JPH04328862A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPH04328862A JPH04328862A JP3097797A JP9779791A JPH04328862A JP H04328862 A JPH04328862 A JP H04328862A JP 3097797 A JP3097797 A JP 3097797A JP 9779791 A JP9779791 A JP 9779791A JP H04328862 A JPH04328862 A JP H04328862A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置の
製造技術に関し、特に多結晶シリコン（Ｓｉ）からなる
下部電極、酸化タンタル（Ｔａ２ Ｏ５）膜および高融
点金属からなる上部電極によって構成されたスタック形
の情報蓄積用容量素子を有するＤＲＡＭに適用して有効
な技術に関するものである。
製造技術に関し、特に多結晶シリコン（Ｓｉ）からなる
下部電極、酸化タンタル（Ｔａ２ Ｏ５）膜および高融
点金属からなる上部電極によって構成されたスタック形
の情報蓄積用容量素子を有するＤＲＡＭに適用して有効
な技術に関するものである。
【０００２】
【従来の技術】６４メガビット（Ｍｂｉｔ）ＤＲＡＭな
どの製造工程では、セルサイズの微細化に伴う蓄積容量
の減少を補うために、情報蓄積用容量素子（キャパシタ
）の絶縁膜材料として、従来の酸化珪素や窒化珪素より
も誘電率の高い酸化タンタルを用いる試みがなされてい
る。
どの製造工程では、セルサイズの微細化に伴う蓄積容量
の減少を補うために、情報蓄積用容量素子（キャパシタ
）の絶縁膜材料として、従来の酸化珪素や窒化珪素より
も誘電率の高い酸化タンタルを用いる試みがなされてい
る。
【０００３】このような報告として、例えば「テクニカ
ル ダイジェスト オブブイ エル エス
アイ シンポジウム（Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅ
ｓｔｏｆ ＶＬＳＩ Ｓｙｍｐｏｓｉｕｍ）、１９９０
」Ｐ１３がある。
ル ダイジェスト オブブイ エル エス
アイ シンポジウム（Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅ
ｓｔｏｆ ＶＬＳＩ Ｓｙｍｐｏｓｉｕｍ）、１９９０
」Ｐ１３がある。
【０００４】上記文献には、多結晶シリコンからなる下
部電極の上に酸化タンタル膜を堆積した後、この酸化タ
ンタル膜の上にスパッタ法を用いてタングステン（Ｗ）
膜を堆積することによって上部電極を形成するスタック
形の情報蓄積用容量素子の製造方法が記載されている。
部電極の上に酸化タンタル膜を堆積した後、この酸化タ
ンタル膜の上にスパッタ法を用いてタングステン（Ｗ）
膜を堆積することによって上部電極を形成するスタック
形の情報蓄積用容量素子の製造方法が記載されている。
【０００５】
【発明が解決しようとする課題】ところが、スパッタ法
を用いて酸化タンタル膜上にタングステン膜を堆積する
従来技術は、タングステン膜のカバレージが悪いために
、酸化タンタル膜とタングステン膜との接着性が低下し
、タングステン膜が部分的に剥離するという問題がある
。
を用いて酸化タンタル膜上にタングステン膜を堆積する
従来技術は、タングステン膜のカバレージが悪いために
、酸化タンタル膜とタングステン膜との接着性が低下し
、タングステン膜が部分的に剥離するという問題がある
。
【０００６】また、前記従来技術は、多結晶シリコンか
らなる下部電極の上に酸化タンタル膜を堆積する際、酸
化タンタルの一部が下地のシリコンによって還元され、
膜中にタンタル（Ｔａ）が生成するために、酸化タンタ
ル膜の絶縁耐圧が低下するという問題がある。
らなる下部電極の上に酸化タンタル膜を堆積する際、酸
化タンタルの一部が下地のシリコンによって還元され、
膜中にタンタル（Ｔａ）が生成するために、酸化タンタ
ル膜の絶縁耐圧が低下するという問題がある。
【０００７】また、タングステン膜のカバレージや、酸
化タンタル膜とタングステン膜との接着性を向上させる
ため、シラン系ガスと六フッ化タングステン（ＷＦ６）
との反応を利用したＣＶＤ法によって酸化タンタル膜の
上にタングステン膜を堆積する方法も考えられるが、こ
の方法は、酸化タンタル膜中にシラン系ガスによって還
元されたタンタルが生成したり、タングステン膜中にシ
リコンが生成したりするために、酸化タンタル膜の絶縁
耐圧が低下するという問題がある。
化タンタル膜とタングステン膜との接着性を向上させる
ため、シラン系ガスと六フッ化タングステン（ＷＦ６）
との反応を利用したＣＶＤ法によって酸化タンタル膜の
上にタングステン膜を堆積する方法も考えられるが、こ
の方法は、酸化タンタル膜中にシラン系ガスによって還
元されたタンタルが生成したり、タングステン膜中にシ
リコンが生成したりするために、酸化タンタル膜の絶縁
耐圧が低下するという問題がある。
【０００８】本発明は、上記した問題点に着目してなさ
れたものであり、その目的は、多結晶シリコンからなる
下部電極、酸化タンタル膜および高融点金属からなる上
部電極によって構成されたスタック形の情報蓄積用容量
素子を有するＤＲＡＭの製造歩留りおよび信頼性を向上
させることのできる技術を提供することにある。
れたものであり、その目的は、多結晶シリコンからなる
下部電極、酸化タンタル膜および高融点金属からなる上
部電極によって構成されたスタック形の情報蓄積用容量
素子を有するＤＲＡＭの製造歩留りおよび信頼性を向上
させることのできる技術を提供することにある。
【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を説明すれば、下記の
とおりである。
発明のうち、代表的なものの概要を説明すれば、下記の
とおりである。
【００１１】本発明によるＤＲＡＭの製造方法は、多結
晶シリコンからなる下部電極、酸化タンタル膜および高
融点金属からなる上部電極によって構成されるスタック
形の情報蓄積用容量素子を形成する際、まず、多結晶シ
リコンからなる下部電極の上に酸化タンタル膜を堆積し
、次に、ＣＶＤ法を用いて前記酸化タンタル膜の上に高
融点金属膜を堆積し、次に、水素と水蒸気との混合ガス
を用い、シリコンおよびタンタルは酸化されるが高融点
金属は酸化されない条件で半導体基板の熱処理を行うも
のである。
晶シリコンからなる下部電極、酸化タンタル膜および高
融点金属からなる上部電極によって構成されるスタック
形の情報蓄積用容量素子を形成する際、まず、多結晶シ
リコンからなる下部電極の上に酸化タンタル膜を堆積し
、次に、ＣＶＤ法を用いて前記酸化タンタル膜の上に高
融点金属膜を堆積し、次に、水素と水蒸気との混合ガス
を用い、シリコンおよびタンタルは酸化されるが高融点
金属は酸化されない条件で半導体基板の熱処理を行うも
のである。
【００１２】
【作用】上記した手段によれば、ＣＶＤ法を用いて酸化
タンタル膜の上に高融点金属膜を堆積することにより、
スパッタ法を用いる場合に比べて高融点金属膜のカバレ
ージが向上し、酸化タンタル膜と高融点金属膜との接着
性が向上する。
タンタル膜の上に高融点金属膜を堆積することにより、
スパッタ法を用いる場合に比べて高融点金属膜のカバレ
ージが向上し、酸化タンタル膜と高融点金属膜との接着
性が向上する。
【００１３】また、酸化タンタル膜の上に高融点金属膜
を堆積した後、水素と水蒸気との混合ガスを用い、シリ
コンおよびタンタルは酸化されるが高融点金属は酸化さ
れない条件で熱処理を行うことにより、酸化タンタル膜
中のタンタルおよび高融点金属膜中のシリコンがそれぞ
れ酸化されるため、酸化タンタル膜の絶縁耐圧が向上す
る。
を堆積した後、水素と水蒸気との混合ガスを用い、シリ
コンおよびタンタルは酸化されるが高融点金属は酸化さ
れない条件で熱処理を行うことにより、酸化タンタル膜
中のタンタルおよび高融点金属膜中のシリコンがそれぞ
れ酸化されるため、酸化タンタル膜の絶縁耐圧が向上す
る。
【００１４】
【実施例】本発明の一実施例であるスタック形の情報蓄
積用容量素子を有するＤＲＡＭの製造方法を図１〜図８
により説明する。
積用容量素子を有するＤＲＡＭの製造方法を図１〜図８
により説明する。
【００１５】図１に示すように、例えばｐ形のシリコン
単結晶からなる半導体基板１のメモリセル領域には、ｐ
形のウエル２が形成されており、このウエル２の表面に
は、酸化珪素からなる素子分離用のフィールド絶縁膜３
が形成されている。また、このフィールド絶縁膜３の下
には、反転防止用のｐ形チャネルストッパ層４が形成さ
れている。
単結晶からなる半導体基板１のメモリセル領域には、ｐ
形のウエル２が形成されており、このウエル２の表面に
は、酸化珪素からなる素子分離用のフィールド絶縁膜３
が形成されている。また、このフィールド絶縁膜３の下
には、反転防止用のｐ形チャネルストッパ層４が形成さ
れている。
【００１６】上記半導体基板１の主面のフィールド絶縁
膜３によって囲まれた活性領域には、ｎ＋ 形の半導体
領域５、例えば酸化珪素からなるゲート絶縁膜６、例え
ば多結晶シリコンからなるゲート電極７によって構成さ
れるメモリセル選択用のｎチャネル形ＭＩＳＦＥＴ（Ｑ
）が形成されている。また、フィールド絶縁膜３の上に
は、一部がｎチャネル形ＭＩＳＦＥＴ（Ｑ）のゲート電
極７を兼ねるワード線（ＷＬ）が形成されている。
膜３によって囲まれた活性領域には、ｎ＋ 形の半導体
領域５、例えば酸化珪素からなるゲート絶縁膜６、例え
ば多結晶シリコンからなるゲート電極７によって構成さ
れるメモリセル選択用のｎチャネル形ＭＩＳＦＥＴ（Ｑ
）が形成されている。また、フィールド絶縁膜３の上に
は、一部がｎチャネル形ＭＩＳＦＥＴ（Ｑ）のゲート電
極７を兼ねるワード線（ＷＬ）が形成されている。
【００１７】上記ゲート電極７（ワード線ＷＬ）の上面
には、例えば酸化珪素からなる絶縁膜８が形成されてい
る。また、ゲート電極７（ワード線ＷＬ）および絶縁膜
８の側壁には、例えば酸化珪素からなるサイドウォール
スペーサ９ａ，９ｂが形成されている。
には、例えば酸化珪素からなる絶縁膜８が形成されてい
る。また、ゲート電極７（ワード線ＷＬ）および絶縁膜
８の側壁には、例えば酸化珪素からなるサイドウォール
スペーサ９ａ，９ｂが形成されている。
【００１８】上記活性領域に形成されたｎチャネル形Ｍ
ＩＳＦＥＴ（Ｑ）の半導体領域５の一部には、ビット線
（ＢＬ）が接続されている。このビット線（ＢＬ）は、
例えば多結晶シリコン膜の上に高融点金属シリサイド（
例えばＷＳｉＸ 、ＭｏＳｉＸ など）膜を積層したポ
リサイド構造を有している。
ＩＳＦＥＴ（Ｑ）の半導体領域５の一部には、ビット線
（ＢＬ）が接続されている。このビット線（ＢＬ）は、
例えば多結晶シリコン膜の上に高融点金属シリサイド（
例えばＷＳｉＸ 、ＭｏＳｉＸ など）膜を積層したポ
リサイド構造を有している。
【００１９】そこでまず、図２に示すように、例えばＣ
ＶＤ法を用いて半導体基板１の上に酸化珪素からなる絶
縁膜１０を堆積した後、この絶縁膜１０をパターニング
してビット線（ＢＬ）の上面および側壁に絶縁膜１０を
残す。
ＶＤ法を用いて半導体基板１の上に酸化珪素からなる絶
縁膜１０を堆積した後、この絶縁膜１０をパターニング
してビット線（ＢＬ）の上面および側壁に絶縁膜１０を
残す。
【００２０】次に、図３に示すように、例えばスピン塗
布法を用いて半導体基板１の上にポリイミドからなる絶
縁膜１１を堆積した後、この絶縁膜１１をパターニング
して絶縁膜１０の上およびフィールド絶縁膜３の上に絶
縁膜１１を残す。
布法を用いて半導体基板１の上にポリイミドからなる絶
縁膜１１を堆積した後、この絶縁膜１１をパターニング
して絶縁膜１０の上およびフィールド絶縁膜３の上に絶
縁膜１１を残す。
【００２１】次に、図４に示すように、例えばＣＶＤ法
を用いて半導体基板１の上に多結晶シリコン膜１２を堆
積し、この多結晶シリコン膜１２に不純物をイオン注入
して低抵抗化した後、その上にフォトレジスト膜１３を
堆積する。
を用いて半導体基板１の上に多結晶シリコン膜１２を堆
積し、この多結晶シリコン膜１２に不純物をイオン注入
して低抵抗化した後、その上にフォトレジスト膜１３を
堆積する。
【００２２】次に、図５に示すように、上記フォトレジ
スト膜１３をエッチバックして絶縁膜１１の上面の多結
晶シリコン膜１２を除去することにより、情報蓄積用容
量素子の下部電極（蓄積電極）１２ａを形成する。
スト膜１３をエッチバックして絶縁膜１１の上面の多結
晶シリコン膜１２を除去することにより、情報蓄積用容
量素子の下部電極（蓄積電極）１２ａを形成する。
【００２３】次に、図６に示すように、フォトレジスト
膜１３および絶縁膜１１を除去した後、半導体基板１の
上に情報蓄積用容量素子の絶縁膜となる酸化タンタル膜
１４を堆積する。酸化タンタル膜１４は、ＣＶＤ法、ス
パッタ法のいずれによって堆積することもできるが、本
実施例ではスパッタ法に比べてカバレージの良好なＣＶ
Ｄ法を用いる。ＣＶＤ法を用いて酸化タンタル膜１４を
堆積するには、例えばＴａ（ＯＣ２ Ｈ５）５ の熱分
解反応を利用する。
膜１３および絶縁膜１１を除去した後、半導体基板１の
上に情報蓄積用容量素子の絶縁膜となる酸化タンタル膜
１４を堆積する。酸化タンタル膜１４は、ＣＶＤ法、ス
パッタ法のいずれによって堆積することもできるが、本
実施例ではスパッタ法に比べてカバレージの良好なＣＶ
Ｄ法を用いる。ＣＶＤ法を用いて酸化タンタル膜１４を
堆積するには、例えばＴａ（ＯＣ２ Ｈ５）５ の熱分
解反応を利用する。
【００２４】ところで、ＣＶＤ法で堆積した酸化タンタ
ル膜１４は、スパッタ法で堆積した酸化タンタル膜に比
べて絶縁耐圧が低い。そこで、本実施例では、酸化タン
タル膜１４を堆積した後、オゾンを含有する雰囲気中で
半導体基板１の表面に紫外線を照射しながら熱処理（Ｕ
Ｖ−Ｏ３ アニール）を行い、次いで乾燥酸素雰囲気中
で熱処理（乾燥−Ｏ２ アニール）を行う。
ル膜１４は、スパッタ法で堆積した酸化タンタル膜に比
べて絶縁耐圧が低い。そこで、本実施例では、酸化タン
タル膜１４を堆積した後、オゾンを含有する雰囲気中で
半導体基板１の表面に紫外線を照射しながら熱処理（Ｕ
Ｖ−Ｏ３ アニール）を行い、次いで乾燥酸素雰囲気中
で熱処理（乾燥−Ｏ２ アニール）を行う。
【００２５】上記ＵＶ−Ｏ３ アニールおよび乾燥−Ｏ
２ アニールを行うことにより、酸化タンタル膜１４の
絶縁耐圧をスパッタ法で堆積した酸化タンタル膜と同等
まで向上させることができる。なお、ＵＶ−Ｏ３ アニ
ールは、例えばオゾンと酸素との混合ガス雰囲気中、半
導体基板１を３００℃程度に加熱しながら、半導体基板
１の表面に低圧水銀光を照射して行う。また、乾燥−Ｏ
２ アニールは、例えば８００℃程度の乾燥酸素雰囲気
中で行う。
２ アニールを行うことにより、酸化タンタル膜１４の
絶縁耐圧をスパッタ法で堆積した酸化タンタル膜と同等
まで向上させることができる。なお、ＵＶ−Ｏ３ アニ
ールは、例えばオゾンと酸素との混合ガス雰囲気中、半
導体基板１を３００℃程度に加熱しながら、半導体基板
１の表面に低圧水銀光を照射して行う。また、乾燥−Ｏ
２ アニールは、例えば８００℃程度の乾燥酸素雰囲気
中で行う。
【００２６】次に、図７に示すように、上記酸化タンタ
ル膜１４の上にタングステン膜１５を堆積することによ
り、多結晶シリコンからなる下部電極１２ａ、酸化タン
タル膜１４およびタングステン膜１５からなる上部電極
によって構成されたスタック形の情報蓄積用容量素子（
Ｃ）が略完成する。
ル膜１４の上にタングステン膜１５を堆積することによ
り、多結晶シリコンからなる下部電極１２ａ、酸化タン
タル膜１４およびタングステン膜１５からなる上部電極
によって構成されたスタック形の情報蓄積用容量素子（
Ｃ）が略完成する。
【００２７】上記タングステン膜１５は、シラン系ガス
（例えばモノシラン、ジシラン、ジフルオロシランなど
）と六フッ化タングステンとの反応を利用したＣＶＤ法
を用いて堆積する。上記反応の条件は、例えば温度３５
０℃、モノシランの分圧１０．６４Ｐａ、六フッ化タン
グステンの分圧５．３２Ｐａである。
（例えばモノシラン、ジシラン、ジフルオロシランなど
）と六フッ化タングステンとの反応を利用したＣＶＤ法
を用いて堆積する。上記反応の条件は、例えば温度３５
０℃、モノシランの分圧１０．６４Ｐａ、六フッ化タン
グステンの分圧５．３２Ｐａである。
【００２８】なお、シラン系ガスと六フッ化タングステ
ンとの反応を利用する上記ＣＶＤ法では、六フッ化タン
グステンの分圧に対するシラン系ガスの分圧の比を１以
上、より好ましくは２以上とすることにより、酸化タン
タル膜１４とタングステン膜１５との接着性が特に向上
することが本発明者の実験により明らかになった。また
、シラン系ガスと六フッ化タングステンとの混合ガス中
におけるシリコンの含有量を１０ａｔｍ．％以上とする
ことにより、接着性が極めて良好になった。
ンとの反応を利用する上記ＣＶＤ法では、六フッ化タン
グステンの分圧に対するシラン系ガスの分圧の比を１以
上、より好ましくは２以上とすることにより、酸化タン
タル膜１４とタングステン膜１５との接着性が特に向上
することが本発明者の実験により明らかになった。また
、シラン系ガスと六フッ化タングステンとの混合ガス中
におけるシリコンの含有量を１０ａｔｍ．％以上とする
ことにより、接着性が極めて良好になった。
【００２９】次に、本実施例では、例えば３０％の水蒸
気を含んだ水素を用い、７００℃、１気圧で３０分の熱
処理を行う。この熱処理は、シリコンおよびタンタルは
酸化されるがタングステンは酸化されない条件で行う必
要がある。この条件を図８に示す。図中の斜線部で示す
範囲では、特に良好な結果が得られた。
気を含んだ水素を用い、７００℃、１気圧で３０分の熱
処理を行う。この熱処理は、シリコンおよびタンタルは
酸化されるがタングステンは酸化されない条件で行う必
要がある。この条件を図８に示す。図中の斜線部で示す
範囲では、特に良好な結果が得られた。
【００３０】以上の工程からなる本実施例の製造方法に
よれば、下記の作用、効果を得ることができる。
よれば、下記の作用、効果を得ることができる。
【００３１】（１）．情報蓄積用容量素子の下部電極１
２ａの上にＣＶＤ法を用いて酸化タンタル膜１４を堆積
することにより、スパッタ法に比べてカバレージの良好
な酸化タンタル膜１４が得られる。また、この酸化タン
タル膜１４に対してＵＶ−Ｏ３ アニールおよび乾燥−
Ｏ２ アニールを行うことにより、酸化タンタル膜１４
の絶縁耐圧がスパッタ法で堆積した酸化タンタル膜と同
等まで向上する。
２ａの上にＣＶＤ法を用いて酸化タンタル膜１４を堆積
することにより、スパッタ法に比べてカバレージの良好
な酸化タンタル膜１４が得られる。また、この酸化タン
タル膜１４に対してＵＶ−Ｏ３ アニールおよび乾燥−
Ｏ２ アニールを行うことにより、酸化タンタル膜１４
の絶縁耐圧がスパッタ法で堆積した酸化タンタル膜と同
等まで向上する。
【００３２】（２）．酸化タンタル膜１４の上にＣＶＤ
法を用いてタングステン膜１５を堆積することにより、
スパッタ法を用いる場合に比べてタングステン膜１５の
カバレージが向上し、酸化タンタル膜１４とタングステ
ン膜１５との接着性が向上する。
法を用いてタングステン膜１５を堆積することにより、
スパッタ法を用いる場合に比べてタングステン膜１５の
カバレージが向上し、酸化タンタル膜１４とタングステ
ン膜１５との接着性が向上する。
【００３３】（３）．酸化タンタル膜１４の上にタング
ステン膜１５を堆積した後、水素と水蒸気との混合ガス
を用い、シリコンおよびタンタルは酸化されるがタング
ステンは酸化されない条件で熱処理を行うことにより、
酸化タンタル膜１４中のタンタルおよびタングステン膜
１５中のシリコンがそれぞれ酸化されるため、酸化タン
タル膜１４の絶縁耐圧が向上する。
ステン膜１５を堆積した後、水素と水蒸気との混合ガス
を用い、シリコンおよびタンタルは酸化されるがタング
ステンは酸化されない条件で熱処理を行うことにより、
酸化タンタル膜１４中のタンタルおよびタングステン膜
１５中のシリコンがそれぞれ酸化されるため、酸化タン
タル膜１４の絶縁耐圧が向上する。
【００３４】（４）．上記（１） 〜（３） により、
多結晶シリコンからなる下部電極１２ａ、酸化タンタル
膜１４およびタングステン膜１５からなる上部電極によ
って構成されたスタック形の情報蓄積用容量素子（Ｃ）
を有するＤＲＡＭの製造歩留りおよび信頼性が向上する
。
多結晶シリコンからなる下部電極１２ａ、酸化タンタル
膜１４およびタングステン膜１５からなる上部電極によ
って構成されたスタック形の情報蓄積用容量素子（Ｃ）
を有するＤＲＡＭの製造歩留りおよび信頼性が向上する
。
【００３５】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【００３６】前記実施例では、情報蓄積用容量素子の上
部電極をタングステンで構成したＤＲＡＭについて説明
したが、この上部電極をモリブデン（Ｍｏ）など、他の
高融点金属で構成したＤＲＡＭに適用することもできる
。
部電極をタングステンで構成したＤＲＡＭについて説明
したが、この上部電極をモリブデン（Ｍｏ）など、他の
高融点金属で構成したＤＲＡＭに適用することもできる
。
【００３７】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００３８】本発明によれば、酸化タンタル膜とタング
ステン膜との接着性および酸化タンタル膜の絶縁耐圧が
それぞれ向上するので、スタック形の情報蓄積用容量素
子を有するＤＲＡＭの製造歩留りおよび信頼性が向上す
る。
ステン膜との接着性および酸化タンタル膜の絶縁耐圧が
それぞれ向上するので、スタック形の情報蓄積用容量素
子を有するＤＲＡＭの製造歩留りおよび信頼性が向上す
る。
【図１】本発明の一実施例である半導体集積回路装置の
製造方法を示す半導体基板の要部断面図である。
製造方法を示す半導体基板の要部断面図である。
【図２】この半導体集積回路装置の製造方法を示す半導
体基板の要部断面図である。
体基板の要部断面図である。
【図３】この半導体集積回路装置の製造方法を示す半導
体基板の要部断面図である。
体基板の要部断面図である。
【図４】この半導体集積回路装置の製造方法を示す半導
体基板の要部断面図である。
体基板の要部断面図である。
【図５】この半導体集積回路装置の製造方法を示す半導
体基板の要部断面図である。
体基板の要部断面図である。
【図６】この半導体集積回路装置の製造方法を示す半導
体基板の要部断面図である。
体基板の要部断面図である。
【図７】この半導体集積回路装置の製造方法を示す半導
体基板の要部断面図である。
体基板の要部断面図である。
【図８】タングステン膜形成後の熱処理条件を説明する
ためのグラフ図である。
ためのグラフ図である。
１ 半導体基板
２ ウエル
３ フィールド絶縁膜
４ チャネルストッパ層
５ 半導体領域
６ ゲート絶縁膜
７ ゲート電極
８ 絶縁膜
９ａ サイドウォールスペーサ
９ｂ サイドウォールスペーサ
１０ 絶縁膜
１１ 絶縁膜
１２ 多結晶シリコン膜
１２ａ 下部電極（蓄積電極）
１３ フォトレジスト膜
１４ 酸化タンタル膜
１５ タングステン膜
ＢＬ ビット線
Ｃ 情報蓄積用容量素子
Ｑ ｎチャネル形ＭＩＳＦＥＴ
ＷＬ ワード線
Claims (5)
- 【請求項１】 多結晶シリコンからなる下部電極、酸
化タンタルからなる絶縁膜および高融点金属からなる上
部電極によって構成されたスタック形の情報蓄積用容量
素子を備えたＤＲＡＭを有する半導体集積回路装置の製
造方法であって、半導体基板上に形成した多結晶シリコ
ンからなる下部電極の上に酸化タンタル膜を堆積した後
、ＣＶＤ法を用いて前記酸化タンタル膜の上に高融点金
属膜を堆積し、次いで水素と水蒸気との混合ガスを用い
、シリコンおよびタンタルは酸化されるが高融点金属は
酸化されない条件で熱処理を行うことを特徴とする半導
体集積回路装置の製造方法。 - 【請求項２】 シラン系ガスと高融点金属フッ化物と
の反応によるＣＶＤ法を用いて酸化タンタル膜の上に高
融点金属膜を堆積することを特徴とする請求項１記載の
半導体集積回路装置の製造方法。 - 【請求項３】 前記高融点金属フッ化物の分圧に対す
る前記シラン系ガスの分圧の比を１以上にすることを特
徴とする請求項２記載の半導体集積回路装置の製造方法
。 - 【請求項４】 ＣＶＤ法を用いて下部電極の上に酸化
タンタル膜を堆積することを特徴とする請求項１記載の
半導体集積回路装置の製造方法。 - 【請求項５】 ＣＶＤ法を用いて下部電極の上に酸化
タンタル膜を堆積した後、オゾンを含有する雰囲気中で
半導体基板の表面に紫外線を照射しながら熱処理を行い
、次いで乾燥酸素雰囲気中で熱処理を行うことを特徴と
する請求項４記載の半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3097797A JPH04328862A (ja) | 1991-04-30 | 1991-04-30 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3097797A JPH04328862A (ja) | 1991-04-30 | 1991-04-30 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04328862A true JPH04328862A (ja) | 1992-11-17 |
Family
ID=14201792
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3097797A Pending JPH04328862A (ja) | 1991-04-30 | 1991-04-30 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04328862A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0910119A3 (en) * | 1997-10-14 | 2001-02-07 | Texas Instruments Incorporated | Method for oxidizing a structure during the fabrication of a semiconductor device |
| JP2019145790A (ja) * | 2018-02-15 | 2019-08-29 | パナソニックＩｐマネジメント株式会社 | 容量素子、及び容量素子の製造方法 |
-
1991
- 1991-04-30 JP JP3097797A patent/JPH04328862A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0910119A3 (en) * | 1997-10-14 | 2001-02-07 | Texas Instruments Incorporated | Method for oxidizing a structure during the fabrication of a semiconductor device |
| JP2019145790A (ja) * | 2018-02-15 | 2019-08-29 | パナソニックＩｐマネジメント株式会社 | 容量素子、及び容量素子の製造方法 |
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