JPS6132476A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6132476A JPS6132476A JP15505284A JP15505284A JPS6132476A JP S6132476 A JPS6132476 A JP S6132476A JP 15505284 A JP15505284 A JP 15505284A JP 15505284 A JP15505284 A JP 15505284A JP S6132476 A JPS6132476 A JP S6132476A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
- H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
- H01L29/4933—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a silicide layer contacting the silicon layer, e.g. Polycide gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈発明の技術分野〉
本発明は安定したＭＯ８界面特性を示すゲートＭＯＳ構
造を有する半導体装置に関するものである。
造を有する半導体装置に関するものである。
〈発明の技術的背景とその問題点〉
従来よりＭＯ３構造の半導体装置において、そのゲート
ＭＯＳとして多結晶シリコンが多く用いられている。し
かし、この多結晶シリコンを用いたゲートＭＯＳでは抵
抗率が大きく、ＬＳＩの大容量化、高速化に対して、主
な制限要素となっている。
ＭＯＳとして多結晶シリコンが多く用いられている。し
かし、この多結晶シリコンを用いたゲートＭＯＳでは抵
抗率が大きく、ＬＳＩの大容量化、高速化に対して、主
な制限要素となっている。
この問題点を解決する為、最近高融点金属ゲート技術の
開発が行なわれているが、高融点金属単層のゲート構造
では高温アニールの工程等によってＭＯ３界面準位密度
が増大する等の問題があり、ＭＯ８ＬＳＩのゲートＭＯ
Ｓとして使用できない等の問題点があった。
開発が行なわれているが、高融点金属単層のゲート構造
では高温アニールの工程等によってＭＯ３界面準位密度
が増大する等の問題があり、ＭＯ８ＬＳＩのゲートＭＯ
Ｓとして使用できない等の問題点があった。
〈発明の目的〉
本発明は上記従来の多結晶シリコンゲート及び高融点金
属単層ゲートの問題点を解決したもので、多結晶シリコ
ンゲートと同様な良好なＭＯ８界面特性を示すと共に、
ゲートＭＯＳの抵抗率は高融点金属単層ゲートと同様で
あり多結晶シリコンゲートより２桁程度小さくすること
が可能な高融点金属を用いた多層グー）ＭＯ８構造の半
導体装置を提供することを目的とし、この目的を達成す
るため、本発明の半導体装置は半導体基板と絶縁膜と多
結晶シリコン膜と高融点シリサイド膜と高融点金属膜と
をこの順に積層して成る高融点多層ゲー）ＭＯ８構造を
有して成るように構成されている。
属単層ゲートの問題点を解決したもので、多結晶シリコ
ンゲートと同様な良好なＭＯ８界面特性を示すと共に、
ゲートＭＯＳの抵抗率は高融点金属単層ゲートと同様で
あり多結晶シリコンゲートより２桁程度小さくすること
が可能な高融点金属を用いた多層グー）ＭＯ８構造の半
導体装置を提供することを目的とし、この目的を達成す
るため、本発明の半導体装置は半導体基板と絶縁膜と多
結晶シリコン膜と高融点シリサイド膜と高融点金属膜と
をこの順に積層して成る高融点多層ゲー）ＭＯ８構造を
有して成るように構成されている。
〈発明の実施例〉
本発明の半導体装置は高融点金属と多結晶シリコン（ｐ
ｏｌｙ Ｓｉ）膜との間に高融点シリサイド膜を挿入し
た高融点多層ゲー）ＭＯ８構造となしたことを特徴とし
ており、以下、多層ゲー）ＭＯ８構造の製造工程を示す
図面を参照して本発明の一実施例を詳細に説明する。
ｏｌｙ Ｓｉ）膜との間に高融点シリサイド膜を挿入し
た高融点多層ゲー）ＭＯ８構造となしたことを特徴とし
ており、以下、多層ゲー）ＭＯ８構造の製造工程を示す
図面を参照して本発明の一実施例を詳細に説明する。
第１図（ａ）〜（ｃ）は本発明に係る多層ゲー）ＭＯＳ
構造の作製工程の一例を示す図である。
構造の作製工程の一例を示す図である。
まず、第１図（ａ）に示すようにｐ型（１００）シよう
に多結晶シリコン（ｐｏｌｙ Ｓｉ）膜４を堆積し、そ
の後、この多結晶シリコン膜４にリンをドープし、続い
てスパッタリング法によりモリブデンシリサイド膜（Ｍ
ｏＳ ｔｘ、 ： Ｘ＝２．４〜２．７ ） ５及びモ
リブデン（Ｍｏ）膜６を堆積する。
に多結晶シリコン（ｐｏｌｙ Ｓｉ）膜４を堆積し、そ
の後、この多結晶シリコン膜４にリンをドープし、続い
てスパッタリング法によりモリブデンシリサイド膜（Ｍ
ｏＳ ｔｘ、 ： Ｘ＝２．４〜２．７ ） ５及びモ
リブデン（Ｍｏ）膜６を堆積する。
次に第１図（ｃ）に示すようにフォトエツチング技術を
用いてＭｏ／Ｍｏシリサイド／多結晶ＳｉのゲートＭＯ
Ｓ９を形成する。次に層間絶縁膜７を堆積後、窒素（Ｎ
２）雰囲気中で１０００℃の熱処理を行ない、続いて層
間絶縁膜７にコンタクト窓を開口しＡｔ／ＳｔＭＯＳ８
を形成する。
用いてＭｏ／Ｍｏシリサイド／多結晶ＳｉのゲートＭＯ
Ｓ９を形成する。次に層間絶縁膜７を堆積後、窒素（Ｎ
２）雰囲気中で１０００℃の熱処理を行ない、続いて層
間絶縁膜７にコンタクト窓を開口しＡｔ／ＳｔＭＯＳ８
を形成する。
以上、第１図（ａ）〜（ｃ）に示した工程によってＭｏ
／Ｍｏシリサイド／多結晶ＳｔＯ高融点多層ゲートＭＯ
Ｓ構造が完成する。
／Ｍｏシリサイド／多結晶ＳｔＯ高融点多層ゲートＭＯ
Ｓ構造が完成する。
次に、第２図を参照してＭｏシリサイド膜をＭｏ／’に
結晶Ｓｉ界面に挿入した場合の利点について説明する。
結晶Ｓｉ界面に挿入した場合の利点について説明する。
第１図（ｃ）に示すＭＯ８素子において、測定周波数Ｉ
Ｍ Ｈｚにおける高周波Ｃ−■特性の測定を行ない、
ＭＯ８界面が充分に蓄積している状態におけるゲート容
量（ＭＯ８容量Ｃｇ ）に対するＭｏＳｉｘの膜厚依頼
性を求めたものを第２図に示している。
Ｍ Ｈｚにおける高周波Ｃ−■特性の測定を行ない、
ＭＯ８界面が充分に蓄積している状態におけるゲート容
量（ＭＯ８容量Ｃｇ ）に対するＭｏＳｉｘの膜厚依頼
性を求めたものを第２図に示している。
従来の多結晶シリコンゲートではゲート容量はゲート酸
化膜容量（Ｃｏｘ）に等しくなっていることを確認した
上で、Ｍｏ／多結晶Ｓｉ、Ｍｏ／Ｍｏシリサイド／多結
晶Ｓｉゲートにてゲート容量の測定を行なった結果、Ｍ
ｏ ／＋結晶Ｓｉゲート（ＭｏＳｉｘの膜厚−〇）で
のゲート容量はゲート酸化膜容量（Ｃｏｘ）より減少し
ている。これは、ＭＯ／多結晶Ｓｉ界面付近に高抵抗成
分が存在している為と推測される。
化膜容量（Ｃｏｘ）に等しくなっていることを確認した
上で、Ｍｏ／多結晶Ｓｉ、Ｍｏ／Ｍｏシリサイド／多結
晶Ｓｉゲートにてゲート容量の測定を行なった結果、Ｍ
ｏ ／＋結晶Ｓｉゲート（ＭｏＳｉｘの膜厚−〇）で
のゲート容量はゲート酸化膜容量（Ｃｏｘ）より減少し
ている。これは、ＭＯ／多結晶Ｓｉ界面付近に高抵抗成
分が存在している為と推測される。
これに対して第１図（ｃ）に示すようにＭ ｏ ／多結
晶Ｓｉの界面に適切な膜厚のＭｏシリサイド膜５を挿入
することによってＭｏ−多結晶Ｓｉ間の反応が効果的に
進み、上記の高抵抗成分が無くなり、Ｍ。
晶Ｓｉの界面に適切な膜厚のＭｏシリサイド膜５を挿入
することによってＭｏ−多結晶Ｓｉ間の反応が効果的に
進み、上記の高抵抗成分が無くなり、Ｍ。
シリサイド膜５の膜厚の増加にしたがってゲート酸化膜
容量（Ｃｏｘ）に一致する方向に変化した。
容量（Ｃｏｘ）に一致する方向に変化した。
この結果より、Ｍｏシリサイド膜５の膜厚は適であった
。なおＭｏシリサイド膜５の膜厚を３００Ａ以上にした
場合には剥離が生じ易い傾向が見られた。
。なおＭｏシリサイド膜５の膜厚を３００Ａ以上にした
場合には剥離が生じ易い傾向が見られた。
第３図は本発明に係るＭｏ多層ゲートの従来の多結晶Ｓ
ｔゲー）、Ｍｏ単層ゲートにおける高周波Ｃ−Ｖ （Ｉ
ＭＨｚ ） 、 Ｑｕａｓｉ−ｓ ｔａｔｉ ｃ Ｃ
−Ｖ特性の測定を行なった結果を示したものである。
ｔゲー）、Ｍｏ単層ゲートにおける高周波Ｃ−Ｖ （Ｉ
ＭＨｚ ） 、 Ｑｕａｓｉ−ｓ ｔａｔｉ ｃ Ｃ
−Ｖ特性の測定を行なった結果を示したものである。
この第３図より明らかなようにＭｏ単層ゲートでは９０
０℃以上の高温熱処理において、フラットバンド電圧Ｖ
ＦＲは負の方向にシフトして界面準位密度が増大したが
、本発明によるＭｏ多層ゲートのＭＯ８界面特性は最下
層の多結晶Ｓｉで決まっているため、１０００℃の熱処
理を行なっても、従来の多結晶シリコンと同様良好なＭ
Ｏ８界面特性を示した。
０℃以上の高温熱処理において、フラットバンド電圧Ｖ
ＦＲは負の方向にシフトして界面準位密度が増大したが
、本発明によるＭｏ多層ゲートのＭＯ８界面特性は最下
層の多結晶Ｓｉで決まっているため、１０００℃の熱処
理を行なっても、従来の多結晶シリコンと同様良好なＭ
Ｏ８界面特性を示した。
また、従来及び本発明に係るゲート構造とバッティング
コンタクトの関係及び界面特性をそれぞれ第１表及び第
２表に示す。
コンタクトの関係及び界面特性をそれぞれ第１表及び第
２表に示す。
第１表
第２表
上記各表からも明らかなようにＭｏ−多結晶Ｓｉの界面
にＭｏＳｉｘ膜を挿入することにより、多結晶Ｓｉゲー
トと同等の特性を得ると共に、Ｍｏ−多結晶Ｓｉの界面
反応を抑制することが出来、低抵抗値を有するゲートＭ
ＯＳ構造が得られることが判明した０ 次に、本発明に係るＭｏ多層ゲートＭＯＳを有するＭＯ
ＳＦＥＴの作製工程の一例を第４図（ａ）〜（ｅ）にし
たがって説明する。
にＭｏＳｉｘ膜を挿入することにより、多結晶Ｓｉゲー
トと同等の特性を得ると共に、Ｍｏ−多結晶Ｓｉの界面
反応を抑制することが出来、低抵抗値を有するゲートＭ
ＯＳ構造が得られることが判明した０ 次に、本発明に係るＭｏ多層ゲートＭＯＳを有するＭＯ
ＳＦＥＴの作製工程の一例を第４図（ａ）〜（ｅ）にし
たがって説明する。
まず、第４図（ａ）に示すようにｐ型（１００）シリコ
ン（Ｓｉ）基板１１の表面に素子分離領域１２及びゲー
ト酸化膜１３を形成し、次にこのゲート酸化膜上に多結
晶シリコン（ｐ６１ｙ Ｓｔ）膜１４を膜厚２５００〜
ａｓｏｏｉに堆積し、次にこの多結晶シリコン膜１４に
リンをドープし、続いてモリブデンシリサイド（ＭｏＳ
ｉｘ）膜１５を膜厚１００〜２００Ａ、モリブデン（Ｍ
ｏ）膜１６を膜厚２５００〜３５００Ａにスパッタリン
グ法により堆積する。
ン（Ｓｉ）基板１１の表面に素子分離領域１２及びゲー
ト酸化膜１３を形成し、次にこのゲート酸化膜上に多結
晶シリコン（ｐ６１ｙ Ｓｔ）膜１４を膜厚２５００〜
ａｓｏｏｉに堆積し、次にこの多結晶シリコン膜１４に
リンをドープし、続いてモリブデンシリサイド（ＭｏＳ
ｉｘ）膜１５を膜厚１００〜２００Ａ、モリブデン（Ｍ
ｏ）膜１６を膜厚２５００〜３５００Ａにスパッタリン
グ法により堆積する。
次に第４図（ｂ）に示すようにフォトエツチング技術を
用いてＭｏ／Ｍｏシリサイド／多結晶ＳｔのゲートＭＯ
Ｓ１９を形成する。次にゲートＭＯＳ１９及び素子分離
領域１２をマスクとして、ソース、ドレイン領域となる
べき部分２０及び２１にヒ素（Ａｓ）イオン注入を行な
う。
用いてＭｏ／Ｍｏシリサイド／多結晶ＳｔのゲートＭＯ
Ｓ１９を形成する。次にゲートＭＯＳ１９及び素子分離
領域１２をマスクとして、ソース、ドレイン領域となる
べき部分２０及び２１にヒ素（Ａｓ）イオン注入を行な
う。
次に第４図（ｃ）に示すように層間絶縁膜１７を堆積し
、その後窒素（Ｎ２）雰囲気中で１０００℃の熱処理を
行なうことによりｎ型ソースドレイン領域１８．１８を
形成する。
、その後窒素（Ｎ２）雰囲気中で１０００℃の熱処理を
行なうことによりｎ型ソースドレイン領域１８．１８を
形成する。
以上第４図（ａ）〜（ｃ）に示しだ工程によってＭｏ／
Ｍ。
Ｍ。
シリサイド／多結晶Ｓｔの高融点多層ゲートＭＯ８ＦＥ
Ｔが形成される。
Ｔが形成される。
この第４図（ｃ）に示すＭｏ多層ゲートＭＯ８ＦＥＴの
電気的特性を第５図に示す。
電気的特性を第５図に示す。
この第５図から明らかなように実測値（実線）は計算値
（ドツト）とは良く一致し、良好なＭＯＳＦＥＴが得ら
れた。
（ドツト）とは良く一致し、良好なＭＯＳＦＥＴが得ら
れた。
なお、上記の説明においては、ＭＯＳを構成する材料と
してモリブデン（Ｍｏ）とそのシリサイドを用いた例に
ついて説明したが、本発明はこれに限定されるものでは
なく、タングステン（Ｗ）等のような他の高融点金属と
そのシリサイドとの組合せを用いても良く、また異種の
金属と金属シリサイドとの組合せであっても同様の効果
が得られるものである。
してモリブデン（Ｍｏ）とそのシリサイドを用いた例に
ついて説明したが、本発明はこれに限定されるものでは
なく、タングステン（Ｗ）等のような他の高融点金属と
そのシリサイドとの組合せを用いても良く、また異種の
金属と金属シリサイドとの組合せであっても同様の効果
が得られるものである。
〈発明の効果〉
以上のように本発明によれば、低抵抗で、従来の多結晶
シリコンと同様、良好かつ安定したＭＯ８界面特性を示
す高融点金属多層ゲートを備えているだめ、高信頼性、
高性能な高融点多層ゲートＭＯＳ構造の半導体装置を得
ることが出来る。
シリコンと同様、良好かつ安定したＭＯ８界面特性を示
す高融点金属多層ゲートを備えているだめ、高信頼性、
高性能な高融点多層ゲートＭＯＳ構造の半導体装置を得
ることが出来る。
【図面の簡単な説明】
第１図は本発明に用いられる多層ゲー）ＭＯＳ構造の作
製工程の一例を示す図、第２図はゲート容量とＭｏシリ
サイド膜厚の関係を示す図、第３図はＱｕａｓｉ−８ｔ
ａｔｉｃＣ−Ｖ特性を示す図、第４図は本発明の一実施
例としてのＭＯＳＦＥＴの作製工程の一例を示す図、第
５図はＭｏ多層ゲー）ＭＯＳＦＥＴの静特性を示す図で
ある。 １・・・ｐ型（１００）基板、３・・・ゲート酸化膜、
４・・・多結晶シリコン膜、５・・・Ｍｏシリサイド膜
、６・・・Ｍｏ膜、７・・・層間絶縁膜、８・・・Ａｔ
／ＳｔＭＯＳ、９・・・Ｍｏ／Ｍｏシリサイド／多結晶
ＳｉゲートＭＯＳ。 代理人 弁理士 福 士 愛 彦（他２名）第１図 第２図 第４図 ｔｔｖ ＝ ｔｓ／３．。 第５図
製工程の一例を示す図、第２図はゲート容量とＭｏシリ
サイド膜厚の関係を示す図、第３図はＱｕａｓｉ−８ｔ
ａｔｉｃＣ−Ｖ特性を示す図、第４図は本発明の一実施
例としてのＭＯＳＦＥＴの作製工程の一例を示す図、第
５図はＭｏ多層ゲー）ＭＯＳＦＥＴの静特性を示す図で
ある。 １・・・ｐ型（１００）基板、３・・・ゲート酸化膜、
４・・・多結晶シリコン膜、５・・・Ｍｏシリサイド膜
、６・・・Ｍｏ膜、７・・・層間絶縁膜、８・・・Ａｔ
／ＳｔＭＯＳ、９・・・Ｍｏ／Ｍｏシリサイド／多結晶
ＳｉゲートＭＯＳ。 代理人 弁理士 福 士 愛 彦（他２名）第１図 第２図 第４図 ｔｔｖ ＝ ｔｓ／３．。 第５図
Claims (1)
- 【特許請求の範囲】 １、半導体基板と絶縁膜と多結晶シリコン膜と高融点シ
リサイド膜と高融点金属膜とをこの順に積層して成る高
融点多層ゲートＭＯＳ構造を備えたことを特徴とする半
導体装置。 ２、前記高融点シリサイド膜は５０乃３００Åの膜厚を
有して成ることを特徴とする特許請求の範囲第１項記載
の半導体装置。 ３、前記多結晶シリコン膜はリンを含んで成ることを特
徴とする特許請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15505284A JPS6132476A (ja) | 1984-07-23 | 1984-07-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15505284A JPS6132476A (ja) | 1984-07-23 | 1984-07-23 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6132476A true JPS6132476A (ja) | 1986-02-15 |
Family
ID=15597616
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15505284A Pending JPS6132476A (ja) | 1984-07-23 | 1984-07-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6132476A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5910271A (ja) * | 1983-06-20 | 1984-01-19 | Hitachi Ltd | 半導体装置 |
-
1984
- 1984-07-23 JP JP15505284A patent/JPS6132476A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5910271A (ja) * | 1983-06-20 | 1984-01-19 | Hitachi Ltd | 半導体装置 |
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