JPH0444415B2 - - Google Patents
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- JPH0444415B2 JPH0444415B2 JP62249667A JP24966787A JPH0444415B2 JP H0444415 B2 JPH0444415 B2 JP H0444415B2 JP 62249667 A JP62249667 A JP 62249667A JP 24966787 A JP24966787 A JP 24966787A JP H0444415 B2 JPH0444415 B2 JP H0444415B2
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路、特に斯る集積回路の
接続用多層メタライゼーシヨン層に関する。
接続用多層メタライゼーシヨン層に関する。
多層メタライゼーシヨン構造については1981年
９月セミコンダクタ・インターナシヨナルの
「VLSI Metallization Problems and Trends」
（VLSI用メタライゼーシヨンの問題点と最近の傾
向）J.L.Vossen著の第91−99頁及び1983年
「VLSI Technology」（VLSI技術）S.M.Sze著の
第360−372頁に説明されている。多くのバリエー
シヨンが提案されている。特に関心のある従来の
多層メタライゼーシヨン構造の１例は金の如き貴
金属導体にタングステンチタン（Ti：Ｗ）等の
耐熱性バリヤ層を導体金属と基板表面間にデポジ
ツト（被着）している。このバリヤメタライゼー
シヨンの目的は金が一般にはシリコン製の基板内
に拡散するのを阻止すること、及び共晶混合物を
形成して基板材料の半導体特性をダメにするのを
阻止することである。従来のメタライゼーシヨン
工程はシリコン基板に酸化物（SiO2）層を形成
し、基板内に形成した半導体デバイス上の酸化物
層中に接続用開口を形成し、基板表面上にTi：
Ｗのスパツタリング層を形成し、バリヤメタライ
ゼーシヨンのパターン化を行い、バリヤ金属上に
金属導体に金メツキを行つていた。斯る工程の詳
細については、1983年12月Solid State
Technologyの第137−141頁のD.Summers著「Ａ
Process fcr Two−Layer Gold IC
Metallization」（２層金ICメタライゼーシヨン工
程）に記載されている。
９月セミコンダクタ・インターナシヨナルの
「VLSI Metallization Problems and Trends」
（VLSI用メタライゼーシヨンの問題点と最近の傾
向）J.L.Vossen著の第91−99頁及び1983年
「VLSI Technology」（VLSI技術）S.M.Sze著の
第360−372頁に説明されている。多くのバリエー
シヨンが提案されている。特に関心のある従来の
多層メタライゼーシヨン構造の１例は金の如き貴
金属導体にタングステンチタン（Ti：Ｗ）等の
耐熱性バリヤ層を導体金属と基板表面間にデポジ
ツト（被着）している。このバリヤメタライゼー
シヨンの目的は金が一般にはシリコン製の基板内
に拡散するのを阻止すること、及び共晶混合物を
形成して基板材料の半導体特性をダメにするのを
阻止することである。従来のメタライゼーシヨン
工程はシリコン基板に酸化物（SiO2）層を形成
し、基板内に形成した半導体デバイス上の酸化物
層中に接続用開口を形成し、基板表面上にTi：
Ｗのスパツタリング層を形成し、バリヤメタライ
ゼーシヨンのパターン化を行い、バリヤ金属上に
金属導体に金メツキを行つていた。斯る工程の詳
細については、1983年12月Solid State
Technologyの第137−141頁のD.Summers著「Ａ
Process fcr Two−Layer Gold IC
Metallization」（２層金ICメタライゼーシヨン工
程）に記載されている。
フイールドスレツシヨルド電圧はフイールド酸
化物に接触する電極とその下方の半導体基板（即
ちフイールド酸化物の反対側）間に必要な静的電
圧であり、ドーピングした半導体基板の下方の領
域を１つのタイプ（例えばｐ形）から他のタイプ
（例えばｎ形）に変換する。MOS技術では、これ
はゲートスレツシヨルド電圧Vtに対応する。上
述したゲートメタライゼーシヨン構造の１つの問
題は回路デバイスがしばしば大きなフイールドス
レツシヨルド電圧シフトを生じることである。フ
イールドスレツシヨルド電圧シフトの測定はフイ
ールド酸化物層厚の1000Å当りのフラツトバンド
電圧シフトをｍＶ単位で表わしていた。ドーピン
グしたシリコン基板（シート抵抗は約4000Ω／
□）上に製造したバイポーラICの反転電圧の典
型値は約1μｍのフイールド酸化物厚につき20乃
至25ボルトのレンジである。モービルナトリウム
イオンでフイールド酸化物が汚染すると、この電
圧は10ボルト以上（1V／100Å）下方にシフトし
て基板内のデバイサアイソレーシヨンを破壊する
ことがあり得る。許容可能な電圧シフトは通常５
ボルト以下（フイールド酸化物層の厚さ100Å当
り500ｍＶ以下）である。
化物に接触する電極とその下方の半導体基板（即
ちフイールド酸化物の反対側）間に必要な静的電
圧であり、ドーピングした半導体基板の下方の領
域を１つのタイプ（例えばｐ形）から他のタイプ
（例えばｎ形）に変換する。MOS技術では、これ
はゲートスレツシヨルド電圧Vtに対応する。上
述したゲートメタライゼーシヨン構造の１つの問
題は回路デバイスがしばしば大きなフイールドス
レツシヨルド電圧シフトを生じることである。フ
イールドスレツシヨルド電圧シフトの測定はフイ
ールド酸化物層厚の1000Å当りのフラツトバンド
電圧シフトをｍＶ単位で表わしていた。ドーピン
グしたシリコン基板（シート抵抗は約4000Ω／
□）上に製造したバイポーラICの反転電圧の典
型値は約1μｍのフイールド酸化物厚につき20乃
至25ボルトのレンジである。モービルナトリウム
イオンでフイールド酸化物が汚染すると、この電
圧は10ボルト以上（1V／100Å）下方にシフトし
て基板内のデバイサアイソレーシヨンを破壊する
ことがあり得る。許容可能な電圧シフトは通常５
ボルト以下（フイールド酸化物層の厚さ100Å当
り500ｍＶ以下）である。
この問題の原因は、ナトリウムイオン（Na+）
がバリヤ金属からフイールド酸化物内に入る為で
ある。Ti：Ｗのターゲツトを従来基板表面上の
金属バリヤ層をスパツタリングでデポジツトする
のに使用しており、これが多量のナトリウムで汚
染していると考えられていた。本発明者等は実験
によりTi：Ｗ製バリヤメタルがフイールド酸化
物のナトリウムイオンの主要因であることをつき
とめた。
がバリヤ金属からフイールド酸化物内に入る為で
ある。Ti：Ｗのターゲツトを従来基板表面上の
金属バリヤ層をスパツタリングでデポジツトする
のに使用しており、これが多量のナトリウムで汚
染していると考えられていた。本発明者等は実験
によりTi：Ｗ製バリヤメタルがフイールド酸化
物のナトリウムイオンの主要因であることをつき
とめた。
珪酸燐ガラス（PSG）の如きゲツタ材料を用
いてバリヤ層からナトリウムイオンをゲツタ（取
り去る）ことが提案された。PSGはシリコン上
のアルミニウムとアルミニウム合金メタライゼー
シヨンとのレベル間誘導体として一般に使用され
ている。１つの提案は絶縁性窒化物及び酸化物層
をメタライゼーシヨン構造上にデポジツトした後
に1000ÅのPSG層をデポジツトすることである
が、窒化物層はナトリウム拡散に対して有効なバ
リヤであることが判つた。その結果、この構造を
用いてゲツタを行うには極めて長いアニール時間
（400℃で７時間以上）でなければ有効でないこと
が判つた。
いてバリヤ層からナトリウムイオンをゲツタ（取
り去る）ことが提案された。PSGはシリコン上
のアルミニウムとアルミニウム合金メタライゼー
シヨンとのレベル間誘導体として一般に使用され
ている。１つの提案は絶縁性窒化物及び酸化物層
をメタライゼーシヨン構造上にデポジツトした後
に1000ÅのPSG層をデポジツトすることである
が、窒化物層はナトリウム拡散に対して有効なバ
リヤであることが判つた。その結果、この構造を
用いてゲツタを行うには極めて長いアニール時間
（400℃で７時間以上）でなければ有効でないこと
が判つた。
この提案の別の問題はPSG層をデバイス構造
の他の材料と十分に接着することが困難であるい
うことである。特に、PSGと金との接着力は悪
く、層が剥離するという問題が生じた。この問題
を避ける為に、D.Summersは第138頁に両者間に
窒化シリコン被着層を使用することを提案してい
る。しかし、これを実効するとPSGを用いてナ
トリウムイオンをバリヤ金属及びフイールド酸化
物からゲツタする機能がなくなるという問題が生
じる。
の他の材料と十分に接着することが困難であるい
うことである。特に、PSGと金との接着力は悪
く、層が剥離するという問題が生じた。この問題
を避ける為に、D.Summersは第138頁に両者間に
窒化シリコン被着層を使用することを提案してい
る。しかし、これを実効するとPSGを用いてナ
トリウムイオンをバリヤ金属及びフイールド酸化
物からゲツタする機能がなくなるという問題が生
じる。
従つて、依然として金属、特にナトリウムイオ
ンで汚染しているTi：Ｗの如きバリヤ金属を用
いることができ、しかもICの動作特性の劣化す
ることがないようにする必要性が存する。
ンで汚染しているTi：Ｗの如きバリヤ金属を用
いることができ、しかもICの動作特性の劣化す
ることがないようにする必要性が存する。
本発明の目的の１つは基板表面に接触するバリ
ヤ金属を使用する従来のメタライゼーシヨンを改
良することである。
ヤ金属を使用する従来のメタライゼーシヨンを改
良することである。
本発明の他の目的はバリヤ金属層を使用するこ
とにより生じるIC動作特性、特にフイールドス
レツシヨルド電圧シフトの影響を最小にすること
である。
とにより生じるIC動作特性、特にフイールドス
レツシヨルド電圧シフトの影響を最小にすること
である。
本発明の更に他の目的はIC製造工程の複雑化
を回避、特に別にフオトリングラフイ工程を使用
するのを避けることである。
を回避、特に別にフオトリングラフイ工程を使用
するのを避けることである。
本発明の更に別の目的は従来のIC製造工程が
使用できるメタライゼーシヨン方法を提供するこ
とである。
使用できるメタライゼーシヨン方法を提供するこ
とである。
本発明はICの多層メタライゼーシヨン構造を
提供するものであり、ナトリウムイオン（Na+）
を有するタングステンチタン（Ti：Ｗ）等の金
属イオン汚染した耐熱性金属を、デバイス特性を
著しく低下することなく使用可能にする。バリヤ
と導電性（好ましくは金）金属層をデポジツトし
た後、好ましくはPSGであるゲツタ層をメタラ
イゼーシヨン構造とフイールド酸化物層上全面に
設ける。次に、ゲツタを例えば反応性イオンエツ
チングにより選択的に取り除き、フイールド酸化
物と導体金属の上面とを露出する。一方、メタラ
イゼーシヨン構造の各側壁にあるゲツタ層は残
す。次に、金属イオンを活性化してバリヤ金属及
び隣接するフイールド酸化物−基板領域からゲツ
タ層へ移動させる温度及び時間でアニーリングを
行う。次に、被（接）着層及び絶縁層（例えば酸
化シリコン）をメタライゼーシヨン構造上に、接
着層が導体金属及びゲツタの露出上面になるよう
にデポジツトする。
提供するものであり、ナトリウムイオン（Na+）
を有するタングステンチタン（Ti：Ｗ）等の金
属イオン汚染した耐熱性金属を、デバイス特性を
著しく低下することなく使用可能にする。バリヤ
と導電性（好ましくは金）金属層をデポジツトし
た後、好ましくはPSGであるゲツタ層をメタラ
イゼーシヨン構造とフイールド酸化物層上全面に
設ける。次に、ゲツタを例えば反応性イオンエツ
チングにより選択的に取り除き、フイールド酸化
物と導体金属の上面とを露出する。一方、メタラ
イゼーシヨン構造の各側壁にあるゲツタ層は残
す。次に、金属イオンを活性化してバリヤ金属及
び隣接するフイールド酸化物−基板領域からゲツ
タ層へ移動させる温度及び時間でアニーリングを
行う。次に、被（接）着層及び絶縁層（例えば酸
化シリコン）をメタライゼーシヨン構造上に、接
着層が導体金属及びゲツタの露出上面になるよう
にデポジツトする。
その結果得られる回路（IC）はフイールドス
レツシヨルド電圧シフト等の電気的特性が金属イ
オンに汚染したバリヤ層を使用しないデバイスの
ものと同等の特性が得られる。更に、得られる構
造はゲツタ層が両者の比較的悪い接着特性にも拘
らずメタライゼーシヨン側壁に接触する。側壁構
造は以前にICに使用されている（例えばパーク
等の米国特許第4477310号明細書）が、その構造
は本発明のものと異なり、本発明の解決課題（又
は目的）及び解決手段とは全く異なるものであ
る。
レツシヨルド電圧シフト等の電気的特性が金属イ
オンに汚染したバリヤ層を使用しないデバイスの
ものと同等の特性が得られる。更に、得られる構
造はゲツタ層が両者の比較的悪い接着特性にも拘
らずメタライゼーシヨン側壁に接触する。側壁構
造は以前にICに使用されている（例えばパーク
等の米国特許第4477310号明細書）が、その構造
は本発明のものと異なり、本発明の解決課題（又
は目的）及び解決手段とは全く異なるものであ
る。
第１図はシリコン基板１０上に従来方法で形成
したICを示す。このICにはフイールド酸化物
（SiO2）層１２がシリコン内に打込み又は拡散に
より回路デバイス領域（図示せず）間のフイール
ド領域の基板を覆う。SiO2層１２は半導体材料
１０を後述する如くその表面１３上に形成される
導体から半導体材料１０を絶縁する作用をする。
基板材料１０に接触する導体用の接点開口（図示
せず）がフイールド酸化物層１２に、各回路デバ
イスのゲート、ソース及びドレイン（又はベー
ス・コレクタ及びエミツタ）領域と整合、即ち位
置合わせされて形成される。このフイールド酸化
物層は好ましくは2000−9000Åの厚さであり、加
熱酸化又はその他の周知のSiO2デポジシヨン技
法により形成される。
したICを示す。このICにはフイールド酸化物
（SiO2）層１２がシリコン内に打込み又は拡散に
より回路デバイス領域（図示せず）間のフイール
ド領域の基板を覆う。SiO2層１２は半導体材料
１０を後述する如くその表面１３上に形成される
導体から半導体材料１０を絶縁する作用をする。
基板材料１０に接触する導体用の接点開口（図示
せず）がフイールド酸化物層１２に、各回路デバ
イスのゲート、ソース及びドレイン（又はベー
ス・コレクタ及びエミツタ）領域と整合、即ち位
置合わせされて形成される。このフイールド酸化
物層は好ましくは2000−9000Åの厚さであり、加
熱酸化又はその他の周知のSiO2デポジシヨン技
法により形成される。
次に、バリヤ金属層１４を基板表面１３にデポ
ジツトする。Ti：Ｗその他の金属を種々の割合
で含む各種耐熱性金属組成物がこのバリヤ金属層
１４として使用される。このバリヤ金属は好まし
くは約1250Åの厚さにデポジツトされる。バリヤ
金属は好ましいTi：Ｗ組成物製とスパツタ用タ
ーゲツトを用いて基板表面にスパツタリングによ
りデポジツトされる。斯るターゲツトは従来例え
ばナトリウム等の汚染金属イオンを少量含んでい
るので、これらイオンもスパツタリング中にデポ
ジシヨン層に運ばれる。本発明によると、このよ
うなターゲツトを使用することができる。バリヤ
金属は汚染金属を避ける必要はなく、市販の
Ti；Ｗバリヤ金属ターゲツトに含まれている程
度の汚染金属イオン（例えばナトリウム濃度３−
10PPM）のものを用いてもよい。
ジツトする。Ti：Ｗその他の金属を種々の割合
で含む各種耐熱性金属組成物がこのバリヤ金属層
１４として使用される。このバリヤ金属は好まし
くは約1250Åの厚さにデポジツトされる。バリヤ
金属は好ましいTi：Ｗ組成物製とスパツタ用タ
ーゲツトを用いて基板表面にスパツタリングによ
りデポジツトされる。斯るターゲツトは従来例え
ばナトリウム等の汚染金属イオンを少量含んでい
るので、これらイオンもスパツタリング中にデポ
ジシヨン層に運ばれる。本発明によると、このよ
うなターゲツトを使用することができる。バリヤ
金属は汚染金属を避ける必要はなく、市販の
Ti；Ｗバリヤ金属ターゲツトに含まれている程
度の汚染金属イオン（例えばナトリウム濃度３−
10PPM）のものを用いてもよい。
次に、従来のフオトリソグラフイ技法を用いて
バリヤ金属層のパターニングを行う。次に、導体
金属層１６をバリヤ金属層１４上に電気メツキに
よりデポジツトする。この電気メツキをした金属
はパターン化した基板のオープン領域（即ちフオ
トレジストで覆われていない）のみにデポジツト
される。よつて、メツキされた金属はIC中の各
種デバイス間の接点及び相互接続の所定回路網を
定める。次に、フオトレジストをはがしてウエハ
をエツチングしてメツキした導体金属間のフイー
ルド領域からバリヤ金属を除去する。このエツチ
ング工程によりバリヤ金属層１４のエツジをエツ
チングし、導体金属層１６の側壁下方に僅かな凹
部（へこみ）１５を生ずる。導体金属１６には各
種金属が使用可能であるが、金等の貴金属が好ま
しい。金属が約8000Åの厚さにデポジツトされ
る。
バリヤ金属層のパターニングを行う。次に、導体
金属層１６をバリヤ金属層１４上に電気メツキに
よりデポジツトする。この電気メツキをした金属
はパターン化した基板のオープン領域（即ちフオ
トレジストで覆われていない）のみにデポジツト
される。よつて、メツキされた金属はIC中の各
種デバイス間の接点及び相互接続の所定回路網を
定める。次に、フオトレジストをはがしてウエハ
をエツチングしてメツキした導体金属間のフイー
ルド領域からバリヤ金属を除去する。このエツチ
ング工程によりバリヤ金属層１４のエツジをエツ
チングし、導体金属層１６の側壁下方に僅かな凹
部（へこみ）１５を生ずる。導体金属１６には各
種金属が使用可能であるが、金等の貴金属が好ま
しい。金属が約8000Åの厚さにデポジツトされ
る。
メタライゼーシヨンの後、ゲツタ組成物層１８
をバリヤ１４の側壁及び導体金属層１４，１６を
含めて基板の全表面上にデポジツトする。このゲ
ツタ層１８はバリヤ層１４にデポジツトしたバリ
ヤ金属中にある好ましくない汚染イオンを除去す
る能力のあるものを選択する。最も好ましくない
汚染金属イオンはナトリウムであり、好ましいゲ
ツタ組成物は重量比４〜８％のPSGガラスであ
る。この目的に使用可能な他のゲツタ組成物には
硫化珪酸ガラスがある。PSGは基板及びメタラ
イゼーシヨン層上に化学的蒸着（CVD）により
設けられる。CVDは線状（line−of−sight）デ
ポジシヨン工程ではないので、露出表面の全体に
比較的均一に設けられ、またPSGの一部はバリ
ヤ金属層１４の側壁と接触して凹部１５にも設け
られる。層１８は約1000Åの厚さにデポジツトさ
れる。
をバリヤ１４の側壁及び導体金属層１４，１６を
含めて基板の全表面上にデポジツトする。このゲ
ツタ層１８はバリヤ層１４にデポジツトしたバリ
ヤ金属中にある好ましくない汚染イオンを除去す
る能力のあるものを選択する。最も好ましくない
汚染金属イオンはナトリウムであり、好ましいゲ
ツタ組成物は重量比４〜８％のPSGガラスであ
る。この目的に使用可能な他のゲツタ組成物には
硫化珪酸ガラスがある。PSGは基板及びメタラ
イゼーシヨン層上に化学的蒸着（CVD）により
設けられる。CVDは線状（line−of−sight）デ
ポジシヨン工程ではないので、露出表面の全体に
比較的均一に設けられ、またPSGの一部はバリ
ヤ金属層１４の側壁と接触して凹部１５にも設け
られる。層１８は約1000Åの厚さにデポジツトさ
れる。
次に第２図を参照して説明する。ゲツタ組成物
層１８を弗化炭素ベースの反応性イオンエツチン
グ（RIE）を用いて異方性エツチングによりゲツ
タ層の一部を基板表面に平行に除去する。これに
より、導体金属１６とフイールド酸化層の表面１
３を選択的に露出する。一方、メタライゼーシヨ
ン構造１４，１６の両側表面に側壁層１８ａを残
す。その結果得られた構造は、メタライゼーシヨ
ン構体の両側に、導体及びバリヤ金属側壁と接し
て、且つ基板表面１３がバリヤ金属層１４の端と
接してPSG側壁層が設けられる。図中では略矩
形で表されているが、実際に製造されるメタライ
ゼーシヨン構体は顕微鏡下で観察すると、断面が
少し丸味を帯びており、PSG側壁層１８ａは三
日月形をしており、その１端はバリヤ金属層１４
の端１５とフイールド酸化物層１２の表面１３の
両方に接触する。
層１８を弗化炭素ベースの反応性イオンエツチン
グ（RIE）を用いて異方性エツチングによりゲツ
タ層の一部を基板表面に平行に除去する。これに
より、導体金属１６とフイールド酸化層の表面１
３を選択的に露出する。一方、メタライゼーシヨ
ン構造１４，１６の両側表面に側壁層１８ａを残
す。その結果得られた構造は、メタライゼーシヨ
ン構体の両側に、導体及びバリヤ金属側壁と接し
て、且つ基板表面１３がバリヤ金属層１４の端と
接してPSG側壁層が設けられる。図中では略矩
形で表されているが、実際に製造されるメタライ
ゼーシヨン構体は顕微鏡下で観察すると、断面が
少し丸味を帯びており、PSG側壁層１８ａは三
日月形をしており、その１端はバリヤ金属層１４
の端１５とフイールド酸化物層１２の表面１３の
両方に接触する。
次に、第３図参照する。第１図及び第２図によ
る製造したIC構造を加熱処理即ちアニーリング
する。このアニーリング処理温度はバリヤ金属層
１４中の汚染ナトリウムイオンが移動可能とな
り、このイオンがゲツタ組成物層を含む隣接材料
中に拡散して出て行くようにする。そこでナトリ
ウムイオンはゲツタ媒体と反応して結合する。相
当量のナトリウムイオンは、この処理がなければ
回路製造中にフイールド酸化物とシリコンの接合
するフイールド酸化物層１２中へ拡散転移してし
まうが、本発明によるとゲツタ組成物中に吸収さ
れる。アニーリング処理温度は回路を破壊する程
高温とすることはできないが、IC処理工程中に
普通に用いられる温度範囲内とするのが好まし
い。この処理温度は金のメタライゼーシヨンの場
合には400℃より大幅に高温とすることはできな
いが、他の導体金属の場合には更に高温にするこ
とが可能である。実験によると、上述した金／
Ti：Ｗ／PSG構造のチツプのアニーリングは約
400℃で約30分間行うと可動汚染金属イオン
（Na+）の十分な量をバリヤ金属層１４及び隣接
するフイールド酸化物質層１２から追い出してフ
イールド電圧をシフトを許容限界（フイールド酸
化物層1000Å当り500ｍｖ未満）に抑えることが
できることが判明した。後続のIC製造工程に約
400℃で約30分間のアニーリング工程が含まれて
いれば、このアニーリング処理を別途行う必要は
ない。
る製造したIC構造を加熱処理即ちアニーリング
する。このアニーリング処理温度はバリヤ金属層
１４中の汚染ナトリウムイオンが移動可能とな
り、このイオンがゲツタ組成物層を含む隣接材料
中に拡散して出て行くようにする。そこでナトリ
ウムイオンはゲツタ媒体と反応して結合する。相
当量のナトリウムイオンは、この処理がなければ
回路製造中にフイールド酸化物とシリコンの接合
するフイールド酸化物層１２中へ拡散転移してし
まうが、本発明によるとゲツタ組成物中に吸収さ
れる。アニーリング処理温度は回路を破壊する程
高温とすることはできないが、IC処理工程中に
普通に用いられる温度範囲内とするのが好まし
い。この処理温度は金のメタライゼーシヨンの場
合には400℃より大幅に高温とすることはできな
いが、他の導体金属の場合には更に高温にするこ
とが可能である。実験によると、上述した金／
Ti：Ｗ／PSG構造のチツプのアニーリングは約
400℃で約30分間行うと可動汚染金属イオン
（Na+）の十分な量をバリヤ金属層１４及び隣接
するフイールド酸化物質層１２から追い出してフ
イールド電圧をシフトを許容限界（フイールド酸
化物層1000Å当り500ｍｖ未満）に抑えることが
できることが判明した。後続のIC製造工程に約
400℃で約30分間のアニーリング工程が含まれて
いれば、このアニーリング処理を別途行う必要は
ない。
最後に第４図を参照して説明する。窒化シリコ
ン（Si3N4）層２２をフイールド酸化物１２、
PSG側壁層１８ａ及び金層１６の上部露出部上
にプラズマ支援CVDによりデポジツトする。層
２２は170−270Åの厚さ、好ましくは約250Åに
デポジツトする。窒化シリコン自体は絶縁性であ
るが、主に接着層として設けられる。次に、絶縁
性酸化物（SiO2）層２４を窒化物層２２上にデ
ポジツトする。この酸化物層２４は好ましくはプ
ラズマ支援CVDにより約7500Åの厚さにデポジ
ツトする。
ン（Si3N4）層２２をフイールド酸化物１２、
PSG側壁層１８ａ及び金層１６の上部露出部上
にプラズマ支援CVDによりデポジツトする。層
２２は170−270Åの厚さ、好ましくは約250Åに
デポジツトする。窒化シリコン自体は絶縁性であ
るが、主に接着層として設けられる。次に、絶縁
性酸化物（SiO2）層２４を窒化物層２２上にデ
ポジツトする。この酸化物層２４は好ましくはプ
ラズマ支援CVDにより約7500Åの厚さにデポジ
ツトする。
上述したとおり、PSGの金への接着力は一般
に良くない。そこで、窒化物層２２をPSG側壁
層１８ａ及び金層１６の露出表面に接してデポジ
ツトすることにより、絶縁酸化物層２４との接着
力が改善される。酸化物層と金への接着層とを一
体に設けることにより、PSGの側壁が先の工程
で製造したICの断面で示した如く、メタライゼ
ーシヨン構造と良好な接触を行う。
に良くない。そこで、窒化物層２２をPSG側壁
層１８ａ及び金層１６の露出表面に接してデポジ
ツトすることにより、絶縁酸化物層２４との接着
力が改善される。酸化物層と金への接着層とを一
体に設けることにより、PSGの側壁が先の工程
で製造したICの断面で示した如く、メタライゼ
ーシヨン構造と良好な接触を行う。
上述した構造のICをテストした結果、同様構
造であるがゲツタ側壁を有しないICと比較して
フイールド電圧のシフトが大幅に低減することを
示した。即ち、一連の比較テストを行つた結果、
ゲツタ構造のないICの平均フイールドスレツシ
ヨルド電圧シフトは層厚1000Å当り1.17乃至2.16
ボルトの範囲で平均値は1.4ボルトであつた。同
じ構造で製造し且つ本発明のゲツタメタライゼー
シヨン構成によるICの場合には酸化物層厚1000
Å当り270乃至480ｍｖであり、平均値は380ｍｖ
であつた。フイールド酸化物層厚が9000Åの場合
にはこの電圧は15ボルト以上にもなる。
造であるがゲツタ側壁を有しないICと比較して
フイールド電圧のシフトが大幅に低減することを
示した。即ち、一連の比較テストを行つた結果、
ゲツタ構造のないICの平均フイールドスレツシ
ヨルド電圧シフトは層厚1000Å当り1.17乃至2.16
ボルトの範囲で平均値は1.4ボルトであつた。同
じ構造で製造し且つ本発明のゲツタメタライゼー
シヨン構成によるICの場合には酸化物層厚1000
Å当り270乃至480ｍｖであり、平均値は380ｍｖ
であつた。フイールド酸化物層厚が9000Åの場合
にはこの電圧は15ボルト以上にもなる。
上述の説明から理解できる如く、本発明の半導
体集積回路に依ると、メタライゼーシヨン層及び
導体金属層の側壁にゲツタ層１８ａを接触して形
成して加熱アニーリング処理し、メタライゼーシ
ヨン層に含まれるNa+等の汚染金属イオンを効果
的にゲツタ層に吸収することにより、これが半導
体基板及びフイールド酸化物層内に拡散すること
を阻止する。従つて、フイールドスレツシヨルド
電圧のシフトを大幅に低減して安定な半導体デバ
イス（IC）を得ることが可能である。ゲツタ層
１８は最終的にはバリヤ金属層及び導体金属層の
側壁部のみに形成されるので、デバイスの各層間
のはく離の問題及びデバイス特性への影響の問題
がない。しかもこのデバイス特性の改善に加え
て、本発明によるとゲツタ材料層は可動イオン汚
染源（即ちバリヤ金属層）と容易に自己整合する
ので、別途のフオトリソグラフイを必要とせず、
従来（既存）のIC製造工程と完全に互換性を有
する。更に、従来のメタライゼーシヨン方法を
CMOS IC等の新しいデバイスにも適用可能であ
るという顕著な効果を有する。
体集積回路に依ると、メタライゼーシヨン層及び
導体金属層の側壁にゲツタ層１８ａを接触して形
成して加熱アニーリング処理し、メタライゼーシ
ヨン層に含まれるNa+等の汚染金属イオンを効果
的にゲツタ層に吸収することにより、これが半導
体基板及びフイールド酸化物層内に拡散すること
を阻止する。従つて、フイールドスレツシヨルド
電圧のシフトを大幅に低減して安定な半導体デバ
イス（IC）を得ることが可能である。ゲツタ層
１８は最終的にはバリヤ金属層及び導体金属層の
側壁部のみに形成されるので、デバイスの各層間
のはく離の問題及びデバイス特性への影響の問題
がない。しかもこのデバイス特性の改善に加え
て、本発明によるとゲツタ材料層は可動イオン汚
染源（即ちバリヤ金属層）と容易に自己整合する
ので、別途のフオトリソグラフイを必要とせず、
従来（既存）のIC製造工程と完全に互換性を有
する。更に、従来のメタライゼーシヨン方法を
CMOS IC等の新しいデバイスにも適用可能であ
るという顕著な効果を有する。
第１図乃至第４図は本発明によるゲツタ層を有
するICの製造工程の一実施例を示す。 １０は半導体基板材料、１２はフイールド酸化
物層、１４はバリヤ金属層、１５は凹部、１６は
導体金属層、１８はゲツタ層、２２は接着
（Si3N4）層、２４は酸化物層である。
するICの製造工程の一実施例を示す。 １０は半導体基板材料、１２はフイールド酸化
物層、１４はバリヤ金属層、１５は凹部、１６は
導体金属層、１８はゲツタ層、２２は接着
（Si3N4）層、２４は酸化物層である。
Claims (1)
- １ 半導体回路の形成された基板のフイールド酸
化物層上にバリヤ金属層を介して接続用導体金属
層を有する半導体集積回路の上記バリヤ金属層と
上記導体金属層との側壁部に上記バリヤ金属層中
の不要金属イオンを吸収するゲツタ層を形成して
成る半導体集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/915,303 US4732865A (en) | 1986-10-03 | 1986-10-03 | Self-aligned internal mobile ion getter for multi-layer metallization on integrated circuits |
| US915303 | 1986-10-03 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63172448A JPS63172448A (ja) | 1988-07-16 |
| JPH0444415B2 true JPH0444415B2 (ja) | 1992-07-21 |
Family
ID=25435531
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62249667A Granted JPS63172448A (ja) | 1986-10-03 | 1987-10-02 | 半導体集積回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4732865A (ja) |
| EP (1) | EP0262575B1 (ja) |
| JP (1) | JPS63172448A (ja) |
| DE (1) | DE3784124T2 (ja) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01109770A (ja) * | 1987-10-22 | 1989-04-26 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| US4880708A (en) * | 1988-07-05 | 1989-11-14 | Motorola, Inc. | Metallization scheme providing adhesion and barrier properties |
| US4927505A (en) * | 1988-07-05 | 1990-05-22 | Motorola Inc. | Metallization scheme providing adhesion and barrier properties |
| US4980301A (en) * | 1988-12-21 | 1990-12-25 | At&T Bell Laboratories | Method for reducing mobile ion contamination in semiconductor integrated circuits |
| US5016081A (en) * | 1989-03-22 | 1991-05-14 | At&T Bell Laboratories | Mobile ion getterer for metal conductors |
| US5227314A (en) * | 1989-03-22 | 1993-07-13 | At&T Bell Laboratories | Method of making metal conductors having a mobile inn getterer therein |
| US5195017A (en) * | 1989-12-13 | 1993-03-16 | Texas Instruments Incorporated | Method for forming a polysilicon to polysilicon capacitor and apparatus formed therefrom |
| US5866937A (en) * | 1990-04-12 | 1999-02-02 | Actel Corporation | Double half via antifuse |
| US5614756A (en) * | 1990-04-12 | 1997-03-25 | Actel Corporation | Metal-to-metal antifuse with conductive |
| US5780323A (en) * | 1990-04-12 | 1998-07-14 | Actel Corporation | Fabrication method for metal-to-metal antifuses incorporating a tungsten via plug |
| US5274270A (en) * | 1990-12-17 | 1993-12-28 | Nchip, Inc. | Multichip module having SiO2 insulating layer |
| US5214844A (en) * | 1990-12-17 | 1993-06-01 | Nchip, Inc. | Method of assembling integrated circuits to a silicon board |
| US5134539A (en) * | 1990-12-17 | 1992-07-28 | Nchip, Inc. | Multichip module having integral decoupling capacitor |
| US5418173A (en) * | 1992-11-24 | 1995-05-23 | At&T Corp. | Method of reducing ionic contamination in integrated circuit fabrication |
| MY115336A (en) | 1994-02-18 | 2003-05-31 | Ericsson Telefon Ab L M | Electromigration resistant metallization structures and process for microcircuit interconnections with rf-reactively sputtered titanium tungsten and gold |
| TW274628B (ja) * | 1994-06-03 | 1996-04-21 | At & T Corp | |
| US5789764A (en) * | 1995-04-14 | 1998-08-04 | Actel Corporation | Antifuse with improved antifuse material |
| EP0774164A1 (en) * | 1995-06-02 | 1997-05-21 | Actel Corporation | Raised tungsten plug antifuse and fabrication process |
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