KR960002067B1 - 반도체장치 및 그의 제조방법 - Google Patents

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내용 없음.

Description

반도체장치 및 그의 제조방법

제1도는 캐핑하지 않고 자유 표면이 노출된 티타늄 실리사이드를 900℃에서 열처리를 실시한 경우 시간에 따른 면저항값(제1a도)과 스트레스 값(제1b도)의 변화를 나타낸 것.

제2도는 본 발명의 실시예 및 비교예에서 수득한 캐핑된 폴리사이드 구조를 900℃에서 열처리를 실시한 경우 시간에 따른 면 저항값(제2a도)과 스트레스 값(제2b도)의 변화를 나타낸 것.

제3도는 상기 실시예 및 비교예에서 수득한 반도체 장치를 900℃에서 열처리한 시간에 따라 변화한 게이트 전극의 면저항 변화 값을 나타낸 것.

본 발명은 반도체 장치 및 그의 제조 방법에 관한 것이다. 보다 구체적으로 본 발명은 반도체 장치의 폴리사이드 구조에서 실리사이드 층의 스트레스를 최적화한 폴리사이드 구조를 포함하는 반도체장치 및 그의 제조방법에 관한 것이다.

VLSI 회로 크기가 1㎛ 이하로 작아짐에 따라 상호 접촉부에서 발생하는 RC를 감소시키는 것이 필요하게 되었다. 이는 특히 MOS형 반도체 장치에서, 상호 접촉부위 RC 지연이 게이트 스위칭에 기인한 지연을 초과할 수 있기 때문에 더욱 그러하다. RC 값이 높을수록, 회로의 동작시간은 이에 의해 제한된다. 밀집하고 고성능의 장치를 제조하기 위하여 저 저항 상호 접촉로(interconnection path)가 필수적이다. 따라서, 비저항이 수천인 폴리실리콘보다 저항 값이 낮은 수의 금속이나 실리사이드에 대한 연구가 많이 행해지고 있다. 폴리실리콘 대신에 알루미늄 구리 등과 같은 금속을 사용할 수도 있지만, 알루미늄 또는 알루미늄합금의 융점이나 공융점(eutectic point) 이 낮기 때문에 후속 공정은 500℃ 보다 낮은 온도에서 수행하여야 한다. 게이트 전극을 형성한 후 많은 후석 공정, 예를 들면 소오스-드레인의 이온 주입 후의 아닐링공정, 산화 공정, 글래스 플로우 또는 리플로우공정 등이 500℃ 이상의 온도에서 수행되기 때문에 알루미늄 또는 알루미늄합금은 적합하지 못하다.

폴리실리콘은 또한 내화 금속(예 ; W, Ta 또는 Mo)이나 내화금속실리사이드(예 ; WSi₂,TiSi₂, MoSi₂, 또는 TaSi₂) 또는 도핑된 폴리실리콘층의 상부에 저저항 물질(예 ; 내화 금속 실리사이드)이 형성되어 있는 복합층(이러한 구조를 '폴리사이드'라 한다)으로 대체될 수 있다. 내화 금속류는 고융점을 갖지만 산소와 친화력이 높고, 그 산화물(예 ; Mo 또는 W의 산화물)은 절연물로서, 산화물의 생성으로 인하여 도전재료로서의 특성 열화가 생길 수 있다. 또한, 내화 금속 원료중에 고용되어 있는 불순물때문에, MOS 트랜지스터에서 일정한 임계전압을 수득하기가 곤란하다. 게이트/상호 접촉층으로서, 내화금속 실리사이드 단독으로 사용하는 것도 또한 중금속 오염으로 인한 게이트 산화막의 열화를 가져오므로 내화 금속을 단독으로 사용하는 것과 유사한 문제점이 있다. 따라서, 폴리사이드 구조가 폴리실리콘을 대신하여 널리 사용되고 있다. 폴리사이드 구조에 사용되는 실리사이드의 제조나 그 특성에 대하여는 수 많은 연구가 되어 왔다. 실리사이드는 1) 실리콘(단결정 및/또는 다결정 실리콘)상에 직접 순수 금속을 증착하거나, 2) 2종류의 소오스로부터, 실리콘과 내화금속을 동시에 증착하거나, 또는 3) 복합 물질 타겟으로부터 또는 공스퍼터링 방법(co-sputtering)에 의해, 실리사이드를 증착한 후, 열처리 단계를 거쳐 안정한 실리사이드를 형성한다. 그 중에서도, 실리콘(단결정 및/또는 다결정 실리콘)상에 직접 금속을 증착하고, RTA(Rapid Thermal Annealing)방법 또는 로(Furnace) 아닐링 방법과 같은 열처리방법에 의해 열처리하여, 실리사이드를 형성하는 방법이 널리 사용되고 있으며, VLSI 기술중 중요한 기술의 하나이다.

이러한 폴리사이드 재료로서 가장 기대되는 재료는 저항이 가장 낮은 TiSi₂,CoSi₂와 저항은 높으나 고온에서의 안정성이 우수한 WSi₂등을 예로 들 수 있다. 그러나, 이와 같은 폴리사이드 구조의 게이트 전극을 포함하는 반도체 장치에서, 가장 큰 문제점은, 800℃ 내지 1000℃ 에서, 후속 열처리 공정시의 열사이클에 의한 내화 금속실리사이드(TiSi₂)막의 응집(agglomeration) 현상이다. 이 응집에 의해 실리콘과 실리사이드 계면에 심한 모폴로지(Morphology) 변화가 일어나서, 실리사이드층의 스트레스를 완화시키고, 게이트 저항은 급격히 증가하여 반도체 장치의 성능에 악영향을 미치게 된다.

이와 같은 문제점을 고려하여, 응집 현상을 규명하고 개선하고자 상기한 방법에 의해 형성된 실리사이드층의 열적안정성에 대하여 연구가 되어 왔다. 티타늄 실리사이드의 경우, 응집 현상의 주원인은 하부 재료인 실리콘으로 부터의 실리콘의 자기 확산(self-diffusion)에 의한 것이라고 알려져 있다. 이러한 확산은 고온에서의 스트레스에 의해 가속될 수 있다.

이러한 가속현상은 소위 "Nabarro-Herring microcreep"으로 알려져 있으며, 스트레스가 클수록 그 효과는 현저하다. 따라서, 얇은 박막에서도 이러한 현상이 적용된 경우 상부 캐핑 재료에 따라 실리사이드에 작용하는 스트레스가 달라질 수 있으므로 실리사이드의 응집 거동이 다른 것으로 예상된다. Rama K.Shulka 등은 여러가지 경우에 있어서, 티타늄 실리사이드 박막의 열적 안정성에 대하여 실험한 결과를 발표한 바 있다(참조 문헌 ; "THERMAL STABILITY OF TITANIUM SILICIDE THIN FILM" by Rama K. Shulka et al., June 15-16, 1987, V-MIC Conf., pp470-479). Rama K. Shulka 등은, 폴리사이드 구조에 절연막을 캐핑함으로써 질소 분위기에서 아닐링시에 면 저항(sheet resistance, 이하 종종 'Rs'라 약칭한다)의 증가를 최소화하여, 실리사이드 박막의 열화를 현저하게 감소할 수 있다고 보고하고 있다. 이때, 상기 절연막으로서는 플라즈마 질화막, LTO막 또는 BPSG막을 들 수 있으나, 어떠한 절연막을 사용하더라도, 내화 금속 실리사이드(TiSi₂)막의 면저항의 변화에 대한 차이는 없다는 것이다. 그렇지만, 상기 Rama K. Shulka 등의 결과는, 고온에서의 열처리시간이 1시간 이내로 짧았기 때문이라고 판단된다.

그렇지만, 본 발명자등의 실험에 의하면, 실리사이드의 상부 절연막의 스트레스가 상부 절연막의 종류에 따라 달라지기 때문에 상부 절연막의 스트레스가 낮은 막일 수록 실리사이드의 면저항이 낮게 유지되고 응집 현상이 적은 것으로 확인되었다. 실리콘 산화막의 경우가 실리콘 질화막에 비해 고온(900℃ 부근)에서 스트레스가 큰 것을 확인할 수 있었다. 따라서, 후속 열처리시에 실리콘 산화막 스트레스가, 실리콘 질화막에 비해 스트레스가 크게 되어, 하부 실리사이드 막의 고온 변형에 크게 영향을 미치게 되어, 응집 현상이 잘 생길 수 있다.

따라서, 본 발명의 목적은 64M DRAM 이상의 DRAM의 게이트 전극이나 소오스 또는 드레인 영역에서 폴리사이드 구조를 적용하는 경우, 후속 열처리 공정에서, 열 사이클에 의한 실리사이드의 응집 현상을 억제시키기 위한 폴리사이드 구조를 포함하는 반도체 장치 및 그의 제조 방법을 제공하는 것이다.

상기한 목적을 달성하기 위하여 본 발명자 등은 예의 연구한 결과, 캐핑층의 스트레스와 실리사이드의 응집 현상이 상관 관계에 있음을 발견하고, 이러한 발견에 근거하여 캐핑층의 후속 열처리 공정시의 스트레스를 최소화 함으로써, 실리사이드의 응집현상을 억제할수 있음을 알았다.

따라서, 상기한 목적을 달성하기 위하여, 본 발명에 의하면, 실리콘층과 실리사이드층이 형성되어 있는 복합 구조를 포함하는 반도체 장치에서, 상기 실리사이드층에서의 응집 현상을 방지하기 위하여 스트레스 완화 방지층을 사용하여 상기 실리사이드층이 캐핑되어 있음을 특징으로 하는 반도체 장치가 제공된다.

또한, 본 발명에 의하면, 반도체 웨이퍼의 실리콘층상에 실리사이드층을 형성하고, 상기 실리사이드층을 스트레스 완화방지층을 사용하여 캐핑하는 것을 포함하는 반도체 장치의 제조 방법이 제공된다.

본 발명에서, 상기 스트레스 완화 방지층은 실리콘질화막 또는 실리콘 산질화막(Silicon Oxynitride)으로 사용하여 형성할 수 있다.

상기 실리사이드층의 두께는, 바람직하게는 300Å 내지 2,000Å이다. 상기 실리콘으로서는 폴리실리콘 또는 무정형 실리콘을 사용할 수 있다. 상기 스트레스 완화 방지층의 두께는 바람직하게는 500Å 내지 3,000Å이다.

상기 실리콘층과 실리사이드층으로 구성된 복합 구조가 게이트 전극 또는 배선층으로서 사용되는 경우에 본 발명의 방법이 유리하게 사용될 수 있다.

상기 복합 구조에서, 상기 실리콘층과 실리사이드층사이에 중간층이 형성될 수도 있다. 예를 들면, 배선층에서는 티타늄 원자가 상기 실리콘층으로 확산되는 것을 방지하기 위해 중간층으로서 내화 금속 실리사이등층 예를 들면, 티타늄 나이트라이드층을 형성할 수도 있다. 또한, 게이트 전극에 있어서는, 게이트 산화막의 고장(failure)을 방지하기 위하여 중간층으로서 다른 내화 금속 실리사이드층 예를 들면 텅스턴 실리사이드층을 형성할 수도 있다.

상기 복합 구조는, 예를 들면, 실리콘층상에 내화 금속층을 형성하거나, 실리콘층의 표면에 형성된 자연 산화막을 제거한 후, 내화 금속을 증착하여 내화 금속층을 형성하고, 상기 내화 금속층을 열처리하여 내화 금속 실리사이드층으로 전환시켜 형성된다. 특히 후자의 방법이 바람직하다. 상기 지연 산화막을 제거하는 공정은 예를 들면, 희석된 불화 수소산을 사용하거나, ECR 에칭, MIE 에칭, RF 에칭 방법에 의해 수행할 수 있다.

상기 본 발명의 실리사이드층은 통상적으로 반도체 장치에서 사용되는 실리사이드를 사용하여 구성할 수 있다. 예를 들면, TiSi₂, CoSi₂, WSi₂, MoSi₂, 또는 TaSi₂등과 같은 내화 금속 실리사이드를 사용하여 구성될 수 있다.

상기 실리콘층이 도전성을 갖기 위하여는, 실리콘층의 형성시 불순물을 도핑하여 형성된, 불순물이 도핑된 실리콘층이거나, 상기 실리사이드층을 형성한 후, 상기 스트레스 완화 방지층을 형성하기 전에, 상기 실리콘층에 불순물을 도핑하여 형성하거나 또는 상기 스트레스 완화 방지층을 형성한 후, 상기 실리콘층에 불순물을 도핑하여 상기 실리콘층에 도전성을 부여할 수 있다.

이하, 실시예 및 비교예를 들어 본 발명을 보다 구체적으로 설명하지만 본 발명은 이에 한정되는 것은 아니다.

[실시예]

[응집 방지층 형성]

P형 6인치 반도체 웨이퍼상에 100 : 1 불화수소산을 사용하여 120초간 습식 세정과 RF에칭을 수행하여 50Å의 자연 산화막을 제거한다. 이때, RF에칭은 파워 60% 조건으로 수행한다. 상기 RF에칭 공정후, 인사이튜(insitu)로 Ti를 500Å의 두께로 스퍼터링 방법에 의해 증착하여 내화 금속층을 형성한다. 다음에, 850℃에서 아르곤 분위기에서, 20초 동안 RTA(Rapid Thermal Annealing) 방법에 의해 열처리를 수행하여, 상기 Ti층을 TiSi₂층으로 변환시켜 실리사이드층을 형성시켜 폴리사이드 구조를 형성시킨다. 상기 내화 금속실리사이드층상에 NH₃와 SiH₄를 소오스 가스로 사용하여 플라즈마 CVD방법에 의해 플라즈마 질화막을 1,500Å의 두께로 형성하여 응집 방지층을 형성한다.

[반도체 장치의 제조]

반도체 기판상에 소자 활성 영역과 소자 분리영역을 한정하기 위하여 상기 반도체 기판상에 필드 산화막을 형성하고, 상기 반도체 기판의 전 표면에 두께 80Å의 게이트 산화막을 형성한다. 이어서, 상기 게이트 절연막상에, 다결정 실리콘을 증착하여 두께, 2000Å의 다결정 실리콘층을 형성한다. 이어서, 상기 다결정 실리콘층상에 상술한 바와 같이 티타늄을 증착하여 내화금속층을 형성시킨 후, 열처리하여 내화금속 실리사이드층으로 전환시키고, 스트레스 완화 방지막으로서 플라즈마 질화막을 형성한다. 다음에, 패터닝을 행하여 게이트 전극의 폭이 0.55㎛ 및 0.70㎛인 게이트 전극을 수득한다. 다음에, 붕소 또는 BF₂를 이온 주입하여 소오스/드레인 영역 및 게이트 전극을 갖는 반도체 장치를 완성한다.

[비교예]

상기 실시예에서, 플라즈마 질화막을 형성한 것 대신에, USG(Undoped Silicated Giass)막을 형성하는 것을 제외하고는 상기 실시예와 동일한 방법으로 수행하여 실리콘층에 실리사이드층이 형성되어 있는 복합구조를 캐핑한다.

또한, 상기 스트레스 완화 방지막 대신에 USG층을 형성하는 것을 제외하고는 실시예와 동일한 방법으로 반도체 장치를 수득한다.

[면저항 값 및 스트레스 값 측정]

상기 실시예 및 비교예에서 수득한 캐핑된 폴리사이드 구조와 캐핑하지 않고 자유 표면이 노출된 티타늄 실리사이드를 900℃에서 N₂분위기에서 시강을 변화시켜 열처리한 후, 면 저항값과 스트레스 값을 측정하였다. 면 저항의 측정은 텐커(tencor)사의 m-게이지(m-gage)를 사용하였고, 스트레스 값은 곡률 반경의 변화로부터 계산하였다.

제1도는 캐핑하지 않고 자유 표면이 노출된 티타늄 실리사이드를 900℃에서 열처리를 실시한 경우 시간에 따른 면저항값(Rs,ohm/sq)(제1a도)과 스트레스 값(E9dyne/㎠)(제1b도)의 변화를 나타낸 것이다. 제1도로 부터, 초기 면저항값(Rs,ohm/sq.)은 1.2ohm/sq.이고, 초기 스트레스 값은 2.5*10¹⁹dyne/㎠를 나타내었지만, 열처리 시간이 길어질수록 면저항값(Rs)은 급격히 증가하고, 티타늄 실리사이드의 스트레스값(E9dyne/㎠)은 감소함을 알 수 있다. 전자 현미경 사진에 의해 관찰한 바에 의하면 티타늄 실리사이드 형성시에는 평탄하고 연속적이던 막이 열처리에 의해 응집하여, 실리콘에 의해 분리영역이 생겨 심한 모폴로지 변화를 가져옴을 알 수 있다.

제2도는 상기 실시예 및 비교예에서 수득한 캐핑된 폴리사이드 구조를 900℃에서 열처리를 실시한 경우 시간에 따른 면 저항값(Rs,ohm/sq.)(제2a도)과 스트레스 값(E9dyne/㎠)(제2b도)의 변화를 나타낸 것이다. 제2도로부터, 상기 실시예 1 및 비교예1에서 수득한 캐핑된 폴리사이드 구조의 실리사이드의 초기 면 저항값(Rs,ohm/sq.)은 1.18ohm/sq.이고, 초기 스트레스 값은 9*10¹⁹dyne/㎠를 나타내었다.

제1도와 제2도를 비교하면, 절연막으로 캐핑하여 열처리를 수행하면, 면 저항값(Rs,ohm/sq.)의 증가 및 스트레스 값(E9dyne/㎠)의 감소가 상당히 억제됨을 알 수 있다. 특히, 플리즈마 질화막의 경우에는 열처리에 따라 저항값의 변화가 거의 없었으며, 비교예 1과 비교하면, 플라즈마 질화막을 사용했을 때, 면 저항값(Rs,ohm/sq.)의 변화가 억제됨을 알 수 있다. 제2b도에서 알 수 있는 바와 같이, 플라즈마 질화막과 티타늄 실리사이드막으로 구성된 복합막의 스트레스 값은 초기에 9.0×E9dyne/㎠ 에서 900℃에서 30분 열처리 후 1.7×E10 dyne/㎞背 급격히 증가하였지만, 그 이후로는 더이상의 변화 없이 일정한 값을 유지하고 있음을 알 수 있다. 이와 같은 초기 스트레스 값의 변화는 플라즈마 질화막의 증착시에 존재하던 수소원자가 열처리에 의해 방출되어 밀집화(densification)되면서 스트레스가 증가하게 되어, 티타늄 실리사이드와의 스트레스가 변환된 것이다.

따라서, 수소 방출후에는 열처리 시간이 길어져도 스트레스는 일정하다. 전자 현미경 사진에 의해 관찰한 바에 의하면 비교예 1에 비해 실시예 1의 티타늄 실리사이드 층이 초기와 같이 평탄하고 연속적이던 막의 상태를 거의 그대로 유지하고 있음을 알 수 있다. 이에 따라, 제2a도에서 알 수 있는 바와 같이, 900℃에서 2시간 동안 열처리를 실시한 경우, 실리콘 산화막을 캐핑층으로 사용한 비교예 1의 경우에는 약30%의 면 저항값의 증가를 보였으나, 플라즈막 질화막을 캐핑층으로 사용한 경우에는 5% 정도의 저항증가를 나타내었다.

제3도는 상기 실시예 및 비교예에서 수득한 반도체 장치를 900℃에서 열처리한 시간에 따라 변화한 게이트 전극의 면저항 변화 값을 나타낸 것이다. 동도에서, 기호 ●로 이루어진 그래프는 USG 막으로 캐핑된 경우에 0.55㎛ 게이트 전극의 시간에 따른 면저항 증가율을 나타내고, 기호 ○로 이루어진 그래프는 플라즈마 질화막으로 캐핑한 경우에 0.55㎛ 게이트 전극의 시간에 따른 면저항 증가율을 나타내고, 기호 ■로 이루어진 그래프는 USG 막으로 캐핑한 경우에 0.70㎛ 게이트 전극의 시간에 따른 면저항 증가율을 나타내고, 기호 □로 이루어진 그래프는 플라즈마 질화막으로 캐핑한 경우에 0.70㎛ 게이트 전극의 시간에 따른 면저항 증가율을 나타낸다. 동도로 부터 알수 있는 바와 같이, 본 발명의 실시예에 따른 반도체 장치는 900℃에서 장시간 열처리하는 경우에 상기 비교예에 따른 반도체 장치에 비해 면저항의 증가율이 현저하게 작은 것을 알 수 있다.

따라서, 본 발명의 방법에 따라서, 폴리사이드 구조를 갖는 반도체 장치를 제조하는 경우, 후속 고온 열처리에서도 응집현상을 방지하여 실리사이드의 안정화를 꾀할 수 있어, 반도체 장치의 신뢰성이 향상된다.

Claims (16)

1. 실리콘층과 실리사이드층이 형성되어 있는 복합 구조를 포함하는 반도체 장치에서, 상기 실리사이드층에서의 응집 현상을 방지하기 위하여 고온에서의 스트레스가 실리콘 산화물보다 작은 물질을 이용한 스트레스 완화 방지층으로 상기 실리사이드층이 캐핑되어 있음을 특징으로 하는 반도체 장치.
2. 제1항에 있어서, 상기 스트레스 완화 방지층은 실리콘질화막 또는 실리콘 산질화막(Silicon Oxynitride)으로 구성됨을 특징으로 하는 반도체 장치.
3. 제1항에 있어서, 상기 실리콘층과 상기 실리사이드층 사이에 중간층이 형성되어 있음을 특징으로 하는 반도체 장치.
4. 제3항에 있어서, 상기 중간층은 티타늄 나이트라이드층 또는 텅스텐 실리사이드층임을 특징으로 하는 반도체 장치.
5. 제1항에 있어서, 상기 실리사이드층의 두께는 300Å 내지 2,000Å임을 특징으로 하는 반도체 장치.
6. 제1항에 있어서, 상기 실리콘이 폴리 실리콘 또는 무정형 실리콘임을 특징으로 하는 반도체 장치.
7. 제1항에 있어서, 상기 스트레스 완화 방지층의 두께는 500Å 내지 3,000Å임을 특징으로 하는 반도체 장치.
8. 제1항에 있어서, 상기 실리콘층이 상기 반도체 장치의 게이트 전극 또는 배선층임을 특징으로 하는 반도체 장치.
9. 제1항에 있어서, 상기 실리사이드층은 TiSi₂, CoSi₂, WSi₂, MoSi₂, 및 TaSi₂로 이루어진 군에서 선택된 어느 하나로 구성됨을 특징으로 하는 반도체 장치.
10. 제1항에 있어서, 상기 실리콘층은 불순물이 도핑된 실리콘층임을 특징으로 하는 반도체 장치.
11. 반도체 기판상에 실리콘층을 형성하고, 상기 실리콘층 상에 실리사이드층을 형성하고, 상기 실리사이드층을 고온에서의 스트레스가 실리콘 산화물보다 작은 물질을 이용한 스트레스 완화 방지층을 사용하여 캐핑하는 것을 포함하는 반도체 장치의 제조 방법.
12. 제11항에 있어서, 상기 실리콘층의 표면에 형성된 자연산화막을 제거한 후, 내화 금속을 증착하여 내화 금속층을 형성하고, 상기 내화 금속층을 열처리하여 내화 금속 실리사이드층으로 전환시켜 상기 실리사이드층을 형성함을 특징으로 하는 반도체 장치의 제조 방법.
13. 제12항에 있어서, 상기 자연 산화막을 제거하는 공정은 희석된 불화 수소산을 사용하거나, ECR 에칭, MIE에칭, RF 에칭 방법에 의해 수행함을 특징으로 하는 반도체 장치의 제조 방법.
14. 제11항에 있어서, 상기 실리사이드층을 형성한 후, 상기 스트레스 완화 방지층을 형성하기 전에, 상기 실리콘층에 불순물을 도핑하는 공정은 더 포함함을 특징으로 하는 반도체 장치의 제조 방법.
15. 제11항에 있어서, 상기 스트레스 완화 방지층을 형성한 후, 상기 실리콘층에 불순물을 도핑하는 공정을 더 포함함을 특징으로 하는 반도체 장치의 제조 방법.
16. 실리콘층과 실리사이드층이 형성되어 있는 복합 구조를 포함하는 반도체 장치에서, 상기 실리사이드층에서의 응집 현상을 방지하기 위하여 실리콘질화막 및 실리콘 산질화막(Silicon Oxynitride)중의 어느 하나를 이용한 스트레스 완화 방지층을 사용하여 상기 실리사이드층이 캐핑되어 있음을 특징으로 하는 반도체 장치.