JPS6190397A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS6190397A JPS6190397A JP59212156A JP21215684A JPS6190397A JP S6190397 A JPS6190397 A JP S6190397A JP 59212156 A JP59212156 A JP 59212156A JP 21215684 A JP21215684 A JP 21215684A JP S6190397 A JPS6190397 A JP S6190397A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈発明の技術分野〉
本発明は高速動作の可能な高集積化に適した半導体記憶
装置に関するものである。
装置に関するものである。
〈発明の技術的背景とその問題点〉
従来より、ＭＯ８構造のダイナミックＲＡＭ等の半導体
記憶装置においては、ゲート電極及びワード線として多
結晶シリコンが多く用いられている。
記憶装置においては、ゲート電極及びワード線として多
結晶シリコンが多く用いられている。
しかし、この多結晶シリコンを用いたワード線及びゲー
ト電極ではその抵抗率が大きいため、素子の高速化を阻
害する大きな要因となっていた。
ト電極ではその抵抗率が大きいため、素子の高速化を阻
害する大きな要因となっていた。
特にワード線にこのような多結晶シリコンを使用した方
式のダイナミックＲＡＭにおいては、ワード線の信号遅
延が問題となり、従来はメモリエリアを分割してワード
線長を短くすることで対応していた。
式のダイナミックＲＡＭにおいては、ワード線の信号遅
延が問題となり、従来はメモリエリアを分割してワード
線長を短くすることで対応していた。
しかし、この方法ではチップサイズが増大すると共に周
辺制御回路が複雑化することになり、大容量化の障害に
なったり、高速化に対する主な制限要素となっていた。
辺制御回路が複雑化することになり、大容量化の障害に
なったり、高速化に対する主な制限要素となっていた。
このような問題点を解決するため、最近高融点金属をゲ
ート電極及びワード線に用いる試みがなされているが、
高融点金属膜１のゲート構造では高温アニールの工程等
によってＭＯＳ界面準位密度が増大する等の問題があり
、上記半導体記憶装置のゲート電極として用いることが
出来ない等の問題点があった。
ート電極及びワード線に用いる試みがなされているが、
高融点金属膜１のゲート構造では高温アニールの工程等
によってＭＯＳ界面準位密度が増大する等の問題があり
、上記半導体記憶装置のゲート電極として用いることが
出来ない等の問題点があった。
〈発明の目的〉
本発明は上記諸点に鑑みて成されたものであり、上記従
来の多結晶シリコンゲート及び高融点金属単層ゲートの
問題点を解決したもので、多結晶シリコンゲートと同様
な良好なＭＯＳ界面特性を示すと共に、ゲート電極の抵
抗率は高融点金属単層ゲートと同様であり多結晶シリコ
ンゲートより２桁程度小さくすることが可能な高融点金
属を用いた多層ゲートＭｏＳ構造を採用することにより
、高速動作及び高集積化を可能にした半導体記憶装置を
提供することを目的としている。
来の多結晶シリコンゲート及び高融点金属単層ゲートの
問題点を解決したもので、多結晶シリコンゲートと同様
な良好なＭＯＳ界面特性を示すと共に、ゲート電極の抵
抗率は高融点金属単層ゲートと同様であり多結晶シリコ
ンゲートより２桁程度小さくすることが可能な高融点金
属を用いた多層ゲートＭｏＳ構造を採用することにより
、高速動作及び高集積化を可能にした半導体記憶装置を
提供することを目的としている。
〈発明の構成〉
この目的を達成するため、本発明は行及び列の配列構造
を有し、複数のメモリセルを備えた半導体記憶装置にお
いて、上記の複数のメモリセルの所望のメモリセルに選
択信号を伝達するためのワード線及びこのメモリセルに
属する選択用ＭＯＳ電界効果トランジスタのゲート電極
を、高融点金属膜、高融点シリサイド膜及び多結晶シリ
コン膜の多層電極構造として一体形成して成るように構
成している。
を有し、複数のメモリセルを備えた半導体記憶装置にお
いて、上記の複数のメモリセルの所望のメモリセルに選
択信号を伝達するためのワード線及びこのメモリセルに
属する選択用ＭＯＳ電界効果トランジスタのゲート電極
を、高融点金属膜、高融点シリサイド膜及び多結晶シリ
コン膜の多層電極構造として一体形成して成るように構
成している。
〈発明の実施例〉
本発明の半導体記憶装置は高融点金属と多結晶シリコン
（ｐｏｌｙ Ｓｉ）膜との間に高融点シリサイド膜を
挿入した高融点多層ゲー）ＭＯ３構造となしたことを特
徴としており、以下、本発明の詳細な説明する。
（ｐｏｌｙ Ｓｉ）膜との間に高融点シリサイド膜を
挿入した高融点多層ゲー）ＭＯ３構造となしたことを特
徴としており、以下、本発明の詳細な説明する。
第３図（ａ）〜（ｄは本発明に用いられる多層ゲートＭ
ＯＳ構造の作製工程の一例を示す図である。
ＯＳ構造の作製工程の一例を示す図である。
まず、第３図軸）に示すようにｐ型（１００）シリ示す
ように多結晶シリコン（ｐｏｌｙ Ｓｉ）［ｔｌｆＥ
４に堆積し、その後、この多結晶シリコン膜４にリンを
ドープし、続いてスパッタリング法によりモリブデンシ
リサイド膜（ＭｏＳｉｘ ：ｘ＝２．４−２．７）５及
びモリブデン（Ｍｏ）膜６を堆積する。
ように多結晶シリコン（ｐｏｌｙ Ｓｉ）［ｔｌｆＥ
４に堆積し、その後、この多結晶シリコン膜４にリンを
ドープし、続いてスパッタリング法によりモリブデンシ
リサイド膜（ＭｏＳｉｘ ：ｘ＝２．４−２．７）５及
びモリブデン（Ｍｏ）膜６を堆積する。
次に第３図（Ｃ）に示すようにフォトエツチング技術を
用いてＭｏ／Ｍｏシリサイド／多結晶Ｓｉのゲート電極
９を形成する。次に層間絶縁膜７を堆積後、窒素（Ｎ２
）雰囲気中で１０００°Ｃの熱処理金・行ない、続いて
眉間絶縁膜７にコンタクト窓を開口しＡｔ／Ｓｉ電極８
を形成する。
用いてＭｏ／Ｍｏシリサイド／多結晶Ｓｉのゲート電極
９を形成する。次に層間絶縁膜７を堆積後、窒素（Ｎ２
）雰囲気中で１０００°Ｃの熱処理金・行ない、続いて
眉間絶縁膜７にコンタクト窓を開口しＡｔ／Ｓｉ電極８
を形成する。
以上、第３図（ａ）〜（Ｃ）に示した工程によってＭｏ
／Ｍｏシリサイド／多結晶Ｓｉの高融点多層ゲート電極
構造が完成する。
／Ｍｏシリサイド／多結晶Ｓｉの高融点多層ゲート電極
構造が完成する。
次に、第４図を参照してＭｏシリサイド膜をＭｏ／多結
晶Ｓｉ界面に挿入した場合の利点について説明する。
晶Ｓｉ界面に挿入した場合の利点について説明する。
第３図（ｃ）に示すＭＯＳ素子において、測定周波数Ｉ
ＭＨｚにおける高周波Ｃ−Ｖ特性の測定を行ない、ＭＯ
８界面が充分に蓄積している状態におけるゲート容量（
ＭＯＳ容量Ｃｇ ）に対するＭｏＳｉｘの膜厚依存゛性
を求めたものを第４図に示している。
ＭＨｚにおける高周波Ｃ−Ｖ特性の測定を行ない、ＭＯ
８界面が充分に蓄積している状態におけるゲート容量（
ＭＯＳ容量Ｃｇ ）に対するＭｏＳｉｘの膜厚依存゛性
を求めたものを第４図に示している。
従来の多結晶シリコンゲートではゲート容量はゲート酸
化膜容量（Ｃｏｘ）Ｋ等しくなっていることを確認した
上で、Ｍ ｏ ／多結晶Ｓ ｉ 、 Ｎｏ、１Ｍｏシリ
サイド／多結晶Ｓｉゲートにて一一ト容量の測定を行な
った結果、Ｍ ｏ ／多結晶Ｓｉゲート（ＭｏＳｉｘの
膜厚＝０）でのゲート容量はゲート酸化膜容量（Ｃｏｘ
）より減少している。これは、Ｍ ｏ ／多結晶Ｓｉ界
面付近に高抵抗成分が存在している為と推測される。
化膜容量（Ｃｏｘ）Ｋ等しくなっていることを確認した
上で、Ｍ ｏ ／多結晶Ｓ ｉ 、 Ｎｏ、１Ｍｏシリ
サイド／多結晶Ｓｉゲートにて一一ト容量の測定を行な
った結果、Ｍ ｏ ／多結晶Ｓｉゲート（ＭｏＳｉｘの
膜厚＝０）でのゲート容量はゲート酸化膜容量（Ｃｏｘ
）より減少している。これは、Ｍ ｏ ／多結晶Ｓｉ界
面付近に高抵抗成分が存在している為と推測される。
これに対して＠３図（Ｃ）に示すようにＭ ｏ ／多結
晶Ｓｉの界面に適切な膜厚のＭｏシリサイド膜５を挿入
することによってＭｏ−多結晶Ｓｉ間の反応が効果的に
進み、上記の高抵抗成分が無くなり、Ｍｏ シリサイド
膜５の膜厚の増加にしたがってゲート酸化膜容量（Ｃｏ
ｘ）に一致する方向に変化したＯ この結果より、Ｍｏシリサイド膜５の膜厚は５０Ｘ以上
必要であり、３００ＣＡまでのものが好適であった。な
おＭｏシリサイド膜５の膜厚を３００Ａ以上にした場合
には剥離が生じ易い傾向が見られた。
晶Ｓｉの界面に適切な膜厚のＭｏシリサイド膜５を挿入
することによってＭｏ−多結晶Ｓｉ間の反応が効果的に
進み、上記の高抵抗成分が無くなり、Ｍｏ シリサイド
膜５の膜厚の増加にしたがってゲート酸化膜容量（Ｃｏ
ｘ）に一致する方向に変化したＯ この結果より、Ｍｏシリサイド膜５の膜厚は５０Ｘ以上
必要であり、３００ＣＡまでのものが好適であった。な
おＭｏシリサイド膜５の膜厚を３００Ａ以上にした場合
には剥離が生じ易い傾向が見られた。
第５図は本発明の半導体記憶装置に用いられるＭｏ多層
ゲートの従来の多結晶Ｓ１ゲート、Ｍ。
ゲートの従来の多結晶Ｓ１ゲート、Ｍ。
単層ゲートにおける高周波Ｃ−Ｖ （ＩＭＨｚ ）、Ｑ
ｕａｓｉ−ｓｔａｔｉｃＣ−Ｖ特性の測定を行なった結
果を示したものである。この第５図より明らかなように
Ｍｏ単層ゲートでは９００°Ｃ以上の高温熱処理におい
て、フラットバンド電圧ＶＦＢＵ負の方向にシフトして
界面準位密度が増大したが、本発明によるＭｏ多層ゲー
トのＭＯＳ界面特性は最下層の多結晶Ｓｉで決まってい
るため、１０００°Ｃの熱処理を行なっても、従来の多
結晶シリコンと同様良好なＭＯＳ界面特性を示した。
ｕａｓｉ−ｓｔａｔｉｃＣ−Ｖ特性の測定を行なった結
果を示したものである。この第５図より明らかなように
Ｍｏ単層ゲートでは９００°Ｃ以上の高温熱処理におい
て、フラットバンド電圧ＶＦＢＵ負の方向にシフトして
界面準位密度が増大したが、本発明によるＭｏ多層ゲー
トのＭＯＳ界面特性は最下層の多結晶Ｓｉで決まってい
るため、１０００°Ｃの熱処理を行なっても、従来の多
結晶シリコンと同様良好なＭＯＳ界面特性を示した。
また、従来及び本発明に用いられるゲート構造の電気的
特性を次表に示す。
特性を次表に示す。
上記表からも明らかなようにＭｏ−多結晶Ｓｉの界面に
ＭｏＳｉｘ膜を挿入することにより、多結晶Ｓｉゲート
と同等の特性を得ると共に、低抵抗値を有するゲート電
極構造が得られ、半導体記憶装置のワード線及び選択用
ＭＯＳ電界効果トランジスタのゲート電極として適用可
能なことが判明した。
ＭｏＳｉｘ膜を挿入することにより、多結晶Ｓｉゲート
と同等の特性を得ると共に、低抵抗値を有するゲート電
極構造が得られ、半導体記憶装置のワード線及び選択用
ＭＯＳ電界効果トランジスタのゲート電極として適用可
能なことが判明した。
次に、本発明の選択用ＭＯ３電界効果トランジスタとし
て用いられるＭｏ多層ゲート電極を有するＭＯＳＦＥＴ
の作製工程の一例を第６図（ａ）〜（ｃ）にしたがって
説明する。
て用いられるＭｏ多層ゲート電極を有するＭＯＳＦＥＴ
の作製工程の一例を第６図（ａ）〜（ｃ）にしたがって
説明する。
まず、第６図（ａ）に示すようにｐ型（１００）シリコ
ン（Ｓｉ）基板１１の表面に素子分離領域１２及びゲー
ト酸化膜１３を形成し、次にこのゲート酸化膜上に多結
晶シリコン（ｐｏｌｙｓｉ）膜１４’ｉｉ−膜厚２５０
０〜８５００Ａに堆積し、次にこの多結晶シリコン膜１
４にリンをドープし、続いてモリブデンシリサイド（Ｍ
ｏＳｉｘ）膜１５を膜厚１００〜２０ ＯＡ、モリブデ
ン（ＭＯ）膜１６を膜厚２５００〜３５００Ａにスパッ
タリング法により堆積する０次に第６図（ｂ）に示すよ
うにフォトエツチング技術を用いてＭ ｏ／Ｍ ｏシリ
サイド／多結晶Ｓｉのゲート電極１９を形成する。次に
ゲート電極１９及び素子分離領域１２’ｔマスクとして
、ソース、ドレイン領域となるべき部分２０及び２１に
ヒ素（Ａｓ ）イオン注入を行なう。
ン（Ｓｉ）基板１１の表面に素子分離領域１２及びゲー
ト酸化膜１３を形成し、次にこのゲート酸化膜上に多結
晶シリコン（ｐｏｌｙｓｉ）膜１４’ｉｉ−膜厚２５０
０〜８５００Ａに堆積し、次にこの多結晶シリコン膜１
４にリンをドープし、続いてモリブデンシリサイド（Ｍ
ｏＳｉｘ）膜１５を膜厚１００〜２０ ＯＡ、モリブデ
ン（ＭＯ）膜１６を膜厚２５００〜３５００Ａにスパッ
タリング法により堆積する０次に第６図（ｂ）に示すよ
うにフォトエツチング技術を用いてＭ ｏ／Ｍ ｏシリ
サイド／多結晶Ｓｉのゲート電極１９を形成する。次に
ゲート電極１９及び素子分離領域１２’ｔマスクとして
、ソース、ドレイン領域となるべき部分２０及び２１に
ヒ素（Ａｓ ）イオン注入を行なう。
次に第６図（ｃ）に示すように層間絶縁膜１７を堆積し
、その後窒素（Ｎ２）雰囲気中で１０００°Ｃの熱処理
を行なうことによりｎ型ソースドレイン領域１８．１８
ｉ形成する。
、その後窒素（Ｎ２）雰囲気中で１０００°Ｃの熱処理
を行なうことによりｎ型ソースドレイン領域１８．１８
ｉ形成する。
以上、第６図（ａ）〜（ｃ）に示した工程によってＭｏ
／Ｍｏシリサイド／多結晶ＳｉＯ高融点多層ゲートＭゲ
ーＦＥＴが形成される。
／Ｍｏシリサイド／多結晶ＳｉＯ高融点多層ゲートＭゲ
ーＦＥＴが形成される。
この第６図（Ｃンに示すＭｏ多層ゲゲーＭＯＳＦＥＴの
電気的特性を＠７図に示す。
電気的特性を＠７図に示す。
この＠７図から明らかなように実測値（実線）は計算値
（ドツト）とは良く一致し、良好なＭＯＳＦＥＴが得ら
れた。
（ドツト）とは良く一致し、良好なＭＯＳＦＥＴが得ら
れた。
次に、上記の如く構成された多層ゲート開Ｏ８構造を備
えた本発明の半導体記憶装置について一実施例を挙げて
説明する。
えた本発明の半導体記憶装置について一実施例を挙げて
説明する。
第１図は、本発明をダイナミックメモリセルに適用した
場合の一実施例を示す図である。
場合の一実施例を示す図である。
第１図において、１００は本発明の実施例における多層
構造電極によるワード線、１０．２はアルミニウムで構
成されるビット線、１０５は拡散層であり、１０３は拡
散層とアルミニウムピット線を接続するためのコンタク
ト窓である。また１０５はメモリキャパシタの電極であ
り１０１はキャパシタ部である。
構造電極によるワード線、１０．２はアルミニウムで構
成されるビット線、１０５は拡散層であり、１０３は拡
散層とアルミニウムピット線を接続するためのコンタク
ト窓である。また１０５はメモリキャパシタの電極であ
り１０１はキャパシタ部である。
このメモリセルを用いてメモリアレイを構成する場合に
は、ワード線！００の抵抗値が問題となる。
は、ワード線！００の抵抗値が問題となる。
従来のようにワード線材料として多結晶シリコン全使用
したメモリセルを用いてメモリアレイを構成する場合に
は、第８図に示すごとく、例えば２５６ＫＤＲＡＭの場
合、メモリエリアを分割してワード線長全知くして素子
の高速化に対応する必要があった。なお、第８図におい
て＋０６は８分割されたメモリエリアであり、１０７は
デコーダ回路等の制御回路、１０８は分割されたワード
線である。
したメモリセルを用いてメモリアレイを構成する場合に
は、第８図に示すごとく、例えば２５６ＫＤＲＡＭの場
合、メモリエリアを分割してワード線長全知くして素子
の高速化に対応する必要があった。なお、第８図におい
て＋０６は８分割されたメモリエリアであり、１０７は
デコーダ回路等の制御回路、１０８は分割されたワード
線である。
このような従来方式の欠点は前述のように必然的にデコ
ーダ等の制御回路が複雑になり素子数が増し、チップサ
イズ全増大させることから、高集積化が困難な点にある
。
ーダ等の制御回路が複雑になり素子数が増し、チップサ
イズ全増大させることから、高集積化が困難な点にある
。
一方、本発明による実施例のメモリアレイ構成を第２図
に示す。本発明の実施例においてはワード線抵抗が従来
の多結晶シリコンの百分の一程度であるため、メモリエ
リアの分割を最小限にすることができる。なお、第２図
において１１０は二分割されたメモリエリア、１０９ｆ
１分割されないワード線、ＩＩ＋はデコーダ等の制御回
路である。
に示す。本発明の実施例においてはワード線抵抗が従来
の多結晶シリコンの百分の一程度であるため、メモリエ
リアの分割を最小限にすることができる。なお、第２図
において１１０は二分割されたメモリエリア、１０９ｆ
１分割されないワード線、ＩＩ＋はデコーダ等の制御回
路である。
なお、上記の説明においては、電極を構成する材料とし
てモリブデン（Ｍｏ）とそのシリサイドを用いた例につ
いて説明したが、本発明はこれに限定されるものでハナ
く、タングステン（Ｗ）等のような他の高融点金属とそ
のシリサイドとの組合せを用いても良く、また異種の金
属と金属シリサイドとの組合せであっても同様の効果が
得られるものである。
てモリブデン（Ｍｏ）とそのシリサイドを用いた例につ
いて説明したが、本発明はこれに限定されるものでハナ
く、タングステン（Ｗ）等のような他の高融点金属とそ
のシリサイドとの組合せを用いても良く、また異種の金
属と金属シリサイドとの組合せであっても同様の効果が
得られるものである。
〈発明の効果〉
以上のように本発明によれば、低抵抗で、従来の多結晶
シリコンと同様、良好かつ安定し矧Ｏ８界面特性を示す
高融点金属多層ゲートを備えているため、同一構造での
ワード線の形成が可能となり高信頼性、高性能な高融点
多層グー）ＭＯＳ構造の高速化及び高集積化に適した半
導体記憶装置を得ることが出来る。
シリコンと同様、良好かつ安定し矧Ｏ８界面特性を示す
高融点金属多層ゲートを備えているため、同一構造での
ワード線の形成が可能となり高信頼性、高性能な高融点
多層グー）ＭＯＳ構造の高速化及び高集積化に適した半
導体記憶装置を得ることが出来る。
第１図は本発明をダイナミックメモリに適用した場合の
メモリセルの一実施例の構成を示す図、第２図は本発明
におけるメモリエリアの分割例を示す図、第３図は本発
明に用いられる多層ゲートＭＯＳ構造の作製工程の一例
を示す図、第４図はゲート容量とＭＯシリサイド膜厚の
関係を示す図、第５図ばＱｕａｓｉ−３ｔａｔｉｃＣ−
Ｖ特性を示す図、第６図は本発明に用いられるＭＯＳＦ
ＥＴの作製工程の一例を示す図、第７図はＭｏ多層ゲゲ
ーＭＯＳＦＥＴの静特性を示す図、第８図は従来方式１
式％ ト酸化膜、４．１４・・・多結晶シリコン膜、５，１５
−Ｍｏシリサイド膜、６ 、 ＋ ６−）Ｍｏ膜、７
，１７・・・層間絶縁膜、９．１９．１０４・・・Ｍｏ
／Ｍｏシリサイド／多結晶Ｓｉゲート電極、１８・・・
ソース、ドレイン領域、１００・・・ワード線、１０８
・・・分割されたワード線、１０９・・・本発明による
分割されないワード線。 代理人 弁理士 福 士 愛 彦（他２名）第 ／ｌＩ ２４２図 第３囚 Ｈａｓ／ｚ す厚 第４Ｉ２Ｉ Ｉｋ−Ｖｎｉ ／ Ｖ） ｖＪ５図 ｔｓ ２０ ｚｔ 第６図 １−／Ｗ■ｔθ／３．０ Ｖｄ（Ｖ） 第７図 第８図
メモリセルの一実施例の構成を示す図、第２図は本発明
におけるメモリエリアの分割例を示す図、第３図は本発
明に用いられる多層ゲートＭＯＳ構造の作製工程の一例
を示す図、第４図はゲート容量とＭＯシリサイド膜厚の
関係を示す図、第５図ばＱｕａｓｉ−３ｔａｔｉｃＣ−
Ｖ特性を示す図、第６図は本発明に用いられるＭＯＳＦ
ＥＴの作製工程の一例を示す図、第７図はＭｏ多層ゲゲ
ーＭＯＳＦＥＴの静特性を示す図、第８図は従来方式１
式％ ト酸化膜、４．１４・・・多結晶シリコン膜、５，１５
−Ｍｏシリサイド膜、６ 、 ＋ ６−）Ｍｏ膜、７
，１７・・・層間絶縁膜、９．１９．１０４・・・Ｍｏ
／Ｍｏシリサイド／多結晶Ｓｉゲート電極、１８・・・
ソース、ドレイン領域、１００・・・ワード線、１０８
・・・分割されたワード線、１０９・・・本発明による
分割されないワード線。 代理人 弁理士 福 士 愛 彦（他２名）第 ／ｌＩ ２４２図 第３囚 Ｈａｓ／ｚ す厚 第４Ｉ２Ｉ Ｉｋ−Ｖｎｉ ／ Ｖ） ｖＪ５図 ｔｓ ２０ ｚｔ 第６図 １−／Ｗ■ｔθ／３．０ Ｖｄ（Ｖ） 第７図 第８図
Claims (1)
- 【特許請求の範囲】 １、行及び列の配列構造を有し、複数のメモリセルを備
えた半導体記憶装置において、 上記複数のメモリセルの所望のメモリセルに選択信号を
伝達するためのワード線及び該メモリセルに属する選択
用ＭＯＳ電界効果型トランジスタのゲート電極を、 高融点金属膜、高融点シリサイド膜及び多結晶シリコン
膜の多層電極構造として一体形成して成ることを特徴と
する半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59212156A JPS6190397A (ja) | 1984-10-09 | 1984-10-09 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59212156A JPS6190397A (ja) | 1984-10-09 | 1984-10-09 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6190397A true JPS6190397A (ja) | 1986-05-08 |
Family
ID=16617820
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59212156A Pending JPS6190397A (ja) | 1984-10-09 | 1984-10-09 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6190397A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6176583A (ja) * | 1985-09-07 | 1986-04-19 | Daikin Ind Ltd | 撥水撥油剤 |
-
1984
- 1984-10-09 JP JP59212156A patent/JPS6190397A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6176583A (ja) * | 1985-09-07 | 1986-04-19 | Daikin Ind Ltd | 撥水撥油剤 |
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