JPH0374868A - キャパシタの製法 - Google Patents
キャパシタの製法Info
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
この発明は集積回路の分野、更に具体的に云えば、集積
回路にキャパシタを形成することに関する。
回路にキャパシタを形成することに関する。
従来の技術及び課題
集積回路の分野では、集積回路の小さなチップ寸法の中
に高度の回路の複雑さを実現して、１つの機能当りのコ
ストを安くする為に、達成し得る最も小さい表面積の中
に回路素子を形成することが好ましい。アナログ・ディ
ジタル変換器（ＡＤＣ〉や、ｉｌｌ ｔｌｌゲート及び
浮動ゲートの間に容積結合を用いる不揮発性メモリの様
なキャパシタを持つ回路では、大規模集積の目標を達成
するには、断面積が小さいが、静電容量の大きいキャパ
シタを設けることが必要である。特にＡＤＣの分野では
、成る範囲の印加電圧並びに所定の温度範囲に亘って静
電容量の値が安定していることが、速度が速くて正確な
変換を行なう上で更に重要なことである。
に高度の回路の複雑さを実現して、１つの機能当りのコ
ストを安くする為に、達成し得る最も小さい表面積の中
に回路素子を形成することが好ましい。アナログ・ディ
ジタル変換器（ＡＤＣ〉や、ｉｌｌ ｔｌｌゲート及び
浮動ゲートの間に容積結合を用いる不揮発性メモリの様
なキャパシタを持つ回路では、大規模集積の目標を達成
するには、断面積が小さいが、静電容量の大きいキャパ
シタを設けることが必要である。特にＡＤＣの分野では
、成る範囲の印加電圧並びに所定の温度範囲に亘って静
電容量の値が安定していることが、速度が速くて正確な
変換を行なう上で更に重要なことである。
集積回路を製造するコストについてもう１つ考えるべき
ことは、製造方法の複雑さである。相互接続レベルの数
を増やすことにより、表面積を節約しようとして、方法
を−＃ｍ複雑にすることができる。例えば、その上に重
ねるメタライズ層の下に、１つのレベルではなく、２つ
のレベルのポリシリコン・ゲート及び相互接続部を使う
ことにより、所定の集積回路の表面積を縮小することが
できる。然し、余分のポリシリコン層のデボジッション
、余分の誘電体層のデボジッション、並びにこの余分の
ポリシリコン層とそれに対する接点のパターンぎめ及び
エツチングと云う方法に付は加えるられる工程の為に、
この余分のポリシリコン層を含めることによって、方法
が複雑化する。
ことは、製造方法の複雑さである。相互接続レベルの数
を増やすことにより、表面積を節約しようとして、方法
を−＃ｍ複雑にすることができる。例えば、その上に重
ねるメタライズ層の下に、１つのレベルではなく、２つ
のレベルのポリシリコン・ゲート及び相互接続部を使う
ことにより、所定の集積回路の表面積を縮小することが
できる。然し、余分のポリシリコン層のデボジッション
、余分の誘電体層のデボジッション、並びにこの余分の
ポリシリコン層とそれに対する接点のパターンぎめ及び
エツチングと云う方法に付は加えるられる工程の為に、
この余分のポリシリコン層を含めることによって、方法
が複雑化する。
更に、拡散接合を形成した後に行なわれる追加の高温の
方法の工程は、集積回路にあるトランジスタの倍率調整
能力にとって有害である。これは、この追加の高温の工
程により、接合を形成するのに使われた拡散ドーパント
が更に拡散し、接合が一層深くなると共に、横方向の拡
散が一層広くなるからである。
方法の工程は、集積回路にあるトランジスタの倍率調整
能力にとって有害である。これは、この追加の高温の工
程により、接合を形成するのに使われた拡散ドーパント
が更に拡散し、接合が一層深くなると共に、横方向の拡
散が一層広くなるからである。
更に、ＡＤＣの４！な集積回路の製造に対する製造方法
の流れが、ディジタル論理回路の様な他の集積回路に対
する製造方法の流れとできる限り両立性を持つことが望
ましい。然し、ＡＤＣに必要とする静電容量が大きくて
電圧係数の小さいキャパシタは、−殻内に今日のディジ
タル論理回路では必要ではない。その方法のうちの早期
にこの様なキｔＩバシタを製造する為の方法の特別の流
れを取入れることは、ＡＤＣを製造する方法とディジタ
ル論理回路を製造する方法との両立性を低ドさせる傾向
を持つ。
の流れが、ディジタル論理回路の様な他の集積回路に対
する製造方法の流れとできる限り両立性を持つことが望
ましい。然し、ＡＤＣに必要とする静電容量が大きくて
電圧係数の小さいキャパシタは、−殻内に今日のディジ
タル論理回路では必要ではない。その方法のうちの早期
にこの様なキｔＩバシタを製造する為の方法の特別の流
れを取入れることは、ＡＤＣを製造する方法とディジタ
ル論理回路を製造する方法との両立性を低ドさせる傾向
を持つ。
更に、キャパシタ・アレイを使うＡＤＣの精度は、この
アレイ内のキャパシタの間の静電容量の比の釣合いの如
何にかかっている。キャパシタの静電容量がその断面積
に比例することが基本である。従って、ＡＤＣでは、集
積回路のキャパシタの面積の管理を強めることが、直接
的にＡＤＣの精度を改善する。１９８８年１２月９日に
出願された係属中の米国特許出願通し番＠第２８２．１
７３号及び１９８８年５月３日に出願された同第１９８
．９３０号では、例えば１０００ｎｌと云う多重レベル
誘電体の厚さの為、多重レベル誘電体層を介してエツチ
ングされた接点バイアの寸法によって断面積が定められ
、静゛岨容量比の大きいキャパシタが得られる。こう云
うキャパシタは非常に正確に形成することができるが、
製造方法の中で、多重レベル誘電体にあける接点バイア
の寸法は変動し得る。
アレイ内のキャパシタの間の静電容量の比の釣合いの如
何にかかっている。キャパシタの静電容量がその断面積
に比例することが基本である。従って、ＡＤＣでは、集
積回路のキャパシタの面積の管理を強めることが、直接
的にＡＤＣの精度を改善する。１９８８年１２月９日に
出願された係属中の米国特許出願通し番＠第２８２．１
７３号及び１９８８年５月３日に出願された同第１９８
．９３０号では、例えば１０００ｎｌと云う多重レベル
誘電体の厚さの為、多重レベル誘電体層を介してエツチ
ングされた接点バイアの寸法によって断面積が定められ
、静゛岨容量比の大きいキャパシタが得られる。こう云
うキャパシタは非常に正確に形成することができるが、
製造方法の中で、多重レベル誘電体にあける接点バイア
の寸法は変動し得る。
従って、この発明の目的は、靜電容囲比が高く、製造方
法でその寸法を一周Ｉ［確にｔｉｌｌｔｌｌすることが
できる様なキャパシタを提供することである。
法でその寸法を一周Ｉ［確にｔｉｌｌｔｌｌすることが
できる様なキャパシタを提供することである。
この発明の別の目的は、このキャパシタを形成する方法
を提供することである。
を提供することである。
この発明の別の目的は、比較的低温の処理を必要とする
この様な方法を提供することである。
この様な方法を提供することである。
この発明の別の目的は、キャパシタを形成するのに単一
レベルのポリシリコンしか必要としない方法を提供する
ことである。
レベルのポリシリコンしか必要としない方法を提供する
ことである。
この発明の別の目的は、ｆａ電容量の電圧係数が小さい
キャパシタを提供することである。
キャパシタを提供することである。
この発明の別の目的は、製造方法の後期に製造すること
ができ、その為、キャパシタを形成する前の集積回路の
製造工程を、キャパシタを持たない集積回路に対する製
造工程と一緒に標準化することができる様なキャパシタ
を提供することである。
ができ、その為、キャパシタを形成する前の集積回路の
製造工程を、キャパシタを持たない集積回路に対する製
造工程と一緒に標準化することができる様なキャパシタ
を提供することである。
この発明の別の目的は、比較的簡単な接点エッチ処理を
用いて製造することができるこの様なキャパシタ提供す
ることである。
用いて製造することができるこの様なキャパシタ提供す
ることである。
この発明のその他の目的並びに利点は、以下図面につい
て説明するところから、当業者に明らかになろう。
て説明するところから、当業者に明らかになろう。
課題を解決する為の び
この発明は下側極板としてのポリシリコン電極と、上側
極板としての分割金属層とを有する集積回路のキャパシ
タに実施することができる。パターンぎめしたポリシリ
コン層は珪化物で被覆することが好ましいが、それを形
成した後、その上にキャパシタの誘電体をデポジットす
る。耐高温金属（例えばＭＯ，Ｗ又は゛「ｉ）、合金（
チタン：タングステン）又は化合物（窒化チタン〉で形
成された第１の金属層をキャパシタ誘電体の上にデポジ
ットする。第１の金属層のパターンを定め、エツチング
して、金属−ポリシリコン／珪化物キャパシタの寸法を
定める。ＰＳＧ又はＢＰＳＧの様な多重レベル誘電体を
第１の金属層の上にデポジットし、その中に接点バイア
を第１の金属層に達するまでエツチングする。希望に応
じて、この時同時に、拡散部及びポリシリコン電極に対
する接点をエツチングする。その後、第２の金属層をデ
ポジットし、パターンを定めて、キャパシタ誘電体の上
でキャパシタの上側極板と接触させ、希望に応じて拡散
部とポリシリコンに対する接点をつける。
極板としての分割金属層とを有する集積回路のキャパシ
タに実施することができる。パターンぎめしたポリシリ
コン層は珪化物で被覆することが好ましいが、それを形
成した後、その上にキャパシタの誘電体をデポジットす
る。耐高温金属（例えばＭＯ，Ｗ又は゛「ｉ）、合金（
チタン：タングステン）又は化合物（窒化チタン〉で形
成された第１の金属層をキャパシタ誘電体の上にデポジ
ットする。第１の金属層のパターンを定め、エツチング
して、金属−ポリシリコン／珪化物キャパシタの寸法を
定める。ＰＳＧ又はＢＰＳＧの様な多重レベル誘電体を
第１の金属層の上にデポジットし、その中に接点バイア
を第１の金属層に達するまでエツチングする。希望に応
じて、この時同時に、拡散部及びポリシリコン電極に対
する接点をエツチングする。その後、第２の金属層をデ
ポジットし、パターンを定めて、キャパシタ誘電体の上
でキャパシタの上側極板と接触させ、希望に応じて拡散
部とポリシリコンに対する接点をつける。
実 施 例
第１図にはこの発明に従って構成された金属−ポリシリ
コン・キャパシタ２の断面図が示されている。キャパシ
タ２が、この実施例ではｐ形基板４の表面に配置された
フィールド酸化物８の上に形成される。キャパシタ２の
下側極板は多結晶シリコンで形成され、この実施例では
、それが耐高温金属珪化物１４で被覆されている。珪化
物１４はキャパシタ２を構成するのに不可欠ではないが
、後で説明する様に、キャパシタ２を持つ集積回路の他
の場所に、珪化物被覆を希望する場合、ポリシリコン１
０の上に形成することができる。こう云う被覆があれば
、キャパシタ２の電圧係数が低くもなる。キャパシタ２
に対するキャパシタ誘電体２１は、７０ｒｖ程度の厚さ
を持つ二酸化シリコン層で構成することが好ましい。こ
の代りに、窒化シリコンとか、二酸化シリコンと窒化シ
リコンの多重層の様なこの他の公知の誘電体材料も集積
回路キャパシタに使うことができる。分解能の高いＡＤ
Ｃではキャパシタ誘電体２１として二酸化シリコンの単
一層が好ましい。これは、二酸化シリコンの単一層の誘
電体の場合の２１１体緩和が二酸化シリコン／窒化シリ
コンの積重ねの場合より減少するからである。然し、処
理のｍ単さと云う観点からは、誘電体緩和にそれ程の問
題がなければ、酸化物／窒化物の積重ねを使うことが好
ましいことがある。二酸化シリコン又はその代りのもの
を使うことにより、この発明に従って、大体１ｒＦ／平
ｈミクロンの比静電容量を持つ様にキャパシタ２を作る
ことができる。
コン・キャパシタ２の断面図が示されている。キャパシ
タ２が、この実施例ではｐ形基板４の表面に配置された
フィールド酸化物８の上に形成される。キャパシタ２の
下側極板は多結晶シリコンで形成され、この実施例では
、それが耐高温金属珪化物１４で被覆されている。珪化
物１４はキャパシタ２を構成するのに不可欠ではないが
、後で説明する様に、キャパシタ２を持つ集積回路の他
の場所に、珪化物被覆を希望する場合、ポリシリコン１
０の上に形成することができる。こう云う被覆があれば
、キャパシタ２の電圧係数が低くもなる。キャパシタ２
に対するキャパシタ誘電体２１は、７０ｒｖ程度の厚さ
を持つ二酸化シリコン層で構成することが好ましい。こ
の代りに、窒化シリコンとか、二酸化シリコンと窒化シ
リコンの多重層の様なこの他の公知の誘電体材料も集積
回路キャパシタに使うことができる。分解能の高いＡＤ
Ｃではキャパシタ誘電体２１として二酸化シリコンの単
一層が好ましい。これは、二酸化シリコンの単一層の誘
電体の場合の２１１体緩和が二酸化シリコン／窒化シリ
コンの積重ねの場合より減少するからである。然し、処
理のｍ単さと云う観点からは、誘電体緩和にそれ程の問
題がなければ、酸化物／窒化物の積重ねを使うことが好
ましいことがある。二酸化シリコン又はその代りのもの
を使うことにより、この発明に従って、大体１ｒＦ／平
ｈミクロンの比静電容量を持つ様にキャパシタ２を作る
ことができる。
キャパシタ２の上鍔極板は、多重レベルｊｉｌｔ電体１
６の下にある第１の金属ＪＩ２４で構成される。
６の下にある第１の金属ＪＩ２４で構成される。
第１の金属Ｗ４２４は、今日の集８１回路製造技術に従
って形成することができる任意の金属層であってよい。
って形成することができる任意の金属層であってよい。
多重レベル酸化物８１６の下と云う場所の為、第１の金
属Ｗ４２４が、チタン、タングステン、白金又はその他
の層８１様な材料の様な耐高温金属を含むことが好まし
い。耐高温金属合金（例えば１９７４年９月３日に付与
された米国特許第３゜８３３．８４２号に記載されてい
る様なチタン・タングステン合金〉又は導電性金属化合
物（例えば耐高温金属珪化物又は窒化チタンの様な化合
物）も使うことができる。好ましい実施例では、第１の
金ｊＩｗ！Ｉ２４はスパッタリングによる窒化チタンで
構成される。窒化チタンが第１の金属層２４として好ま
しいのは、この後の熱処理工程でそれがその下にあるキ
ャパシタ誘電体２１と反応しないからである。こう云う
反応が起こると、キャパシタ誘電体２１の完全さが低下
する憐れがある。
属Ｗ４２４が、チタン、タングステン、白金又はその他
の層８１様な材料の様な耐高温金属を含むことが好まし
い。耐高温金属合金（例えば１９７４年９月３日に付与
された米国特許第３゜８３３．８４２号に記載されてい
る様なチタン・タングステン合金〉又は導電性金属化合
物（例えば耐高温金属珪化物又は窒化チタンの様な化合
物）も使うことができる。好ましい実施例では、第１の
金ｊＩｗ！Ｉ２４はスパッタリングによる窒化チタンで
構成される。窒化チタンが第１の金属層２４として好ま
しいのは、この後の熱処理工程でそれがその下にあるキ
ャパシタ誘電体２１と反応しないからである。こう云う
反応が起こると、キャパシタ誘電体２１の完全さが低下
する憐れがある。
多重レベル誘電体１６を通る接点バイアにより、第１の
金属２４とアルミニウム又はアル互ニウム合金の層３０
との腸の接続ができる。層３０はこの代わりに、純粋な
アルミニウム、ドープされたアルミニウム（例えば銅で
ドープしたアルミニウム及びシリコンでドープしたアル
ミニウム）、或いは綱でドープしたアルミニウム層の下
にあるチタン・タングステン合金層で構成される様な多
層金属系の様に、集積回路のメタライズに使われる多数
の標準的な金属のうちの任意の１つで形成することがで
きる。
金属２４とアルミニウム又はアル互ニウム合金の層３０
との腸の接続ができる。層３０はこの代わりに、純粋な
アルミニウム、ドープされたアルミニウム（例えば銅で
ドープしたアルミニウム及びシリコンでドープしたアル
ミニウム）、或いは綱でドープしたアルミニウム層の下
にあるチタン・タングステン合金層で構成される様な多
層金属系の様に、集積回路のメタライズに使われる多数
の標準的な金属のうちの任意の１つで形成することがで
きる。
第１図に示す様に金属の上側極板及びシリコンで被覆さ
れたポリシリコンのド側極板を持つキャパシタ２は、同
じ寸法のポリ・ポリ・キャパシタよりも、電圧に対する
静電容置の係数が一層小さいことが分かった。下側極板
が珪化していないポリシリコンで構成されている場合、
印加電圧が増加するにつれて、キャパシタ誘電体に隣接
するポリシリコン結晶粒が空乏状態になる為、電圧係数
が一層高くなる。こう云う空乏状態がｌ［容量を減少さ
せ、キャパシタの電圧係数を増加する。キャパシタ２を
形成する方法について後で説明するところから明らかに
なるが、キャパシタ２の誘電体及び上側極板２の形成は
、今Ｅ１のポリ・ポリ・キャパシタを形成する場合に比
べて、相対的に低い温度で行なうことができる。
れたポリシリコンのド側極板を持つキャパシタ２は、同
じ寸法のポリ・ポリ・キャパシタよりも、電圧に対する
静電容置の係数が一層小さいことが分かった。下側極板
が珪化していないポリシリコンで構成されている場合、
印加電圧が増加するにつれて、キャパシタ誘電体に隣接
するポリシリコン結晶粒が空乏状態になる為、電圧係数
が一層高くなる。こう云う空乏状態がｌ［容量を減少さ
せ、キャパシタの電圧係数を増加する。キャパシタ２を
形成する方法について後で説明するところから明らかに
なるが、キャパシタ２の誘電体及び上側極板２の形成は
、今Ｅ１のポリ・ポリ・キャパシタを形成する場合に比
べて、相対的に低い温度で行なうことができる。
第２ａ図乃至第２ｈ図について、第１図のキャパシタ２
を形成する方法を説明する。第２ａ図は、ｐ形基板４に
途中まで作られた集積回路の断面図である。フィールド
酸化物Ｍ４造８が周知の局部酸化（ＬＯＧＯ８）方法の
様な周知の方法で形成される。多結晶層が全体的にデポ
ジットされ、パターンを決めてエツチングして、ポリシ
リコン構造１０及び１２を形成する。前に述べた様に、
ポリシリコン構造１０がキャパシタ２の下側極板として
作用する。ポリシリコン構造１２はキャパシタ２には関
係のない構造であるが、説明の便宜の為に図面に示した
。構造１０及び１２を形成するのに使われるポリシリコ
ン層は、酋通の集積回路に於ける様に、比較的導電性を
持つ様に強くドープすることが好ましい。一般的に、ポ
リシリコン層はｎ形にドープされるか、ｎ形ドーパント
を打込むか、或いはデボジツションの間にその場所でド
ープすることができる。ｎ形拡散部６が、ｐ形基板４の
表面のうち、フィールド酸化物８によって覆われていな
い場所にイオン打込みとその後の拡散によって形成され
る。一般的に拡散部６は、ポリシリコン・ゲート電極と
セルファラインでＭＯＳトランジスタのソース及びドレ
イン領域を形成する為の前述のポリシリコン層の形成及
びパターンぎめの後に形成される。
を形成する方法を説明する。第２ａ図は、ｐ形基板４に
途中まで作られた集積回路の断面図である。フィールド
酸化物Ｍ４造８が周知の局部酸化（ＬＯＧＯ８）方法の
様な周知の方法で形成される。多結晶層が全体的にデポ
ジットされ、パターンを決めてエツチングして、ポリシ
リコン構造１０及び１２を形成する。前に述べた様に、
ポリシリコン構造１０がキャパシタ２の下側極板として
作用する。ポリシリコン構造１２はキャパシタ２には関
係のない構造であるが、説明の便宜の為に図面に示した
。構造１０及び１２を形成するのに使われるポリシリコ
ン層は、酋通の集積回路に於ける様に、比較的導電性を
持つ様に強くドープすることが好ましい。一般的に、ポ
リシリコン層はｎ形にドープされるか、ｎ形ドーパント
を打込むか、或いはデボジツションの間にその場所でド
ープすることができる。ｎ形拡散部６が、ｐ形基板４の
表面のうち、フィールド酸化物８によって覆われていな
い場所にイオン打込みとその後の拡散によって形成され
る。一般的に拡散部６は、ポリシリコン・ゲート電極と
セルファラインでＭＯＳトランジスタのソース及びドレ
イン領域を形成する為の前述のポリシリコン層の形成及
びパターンぎめの後に形成される。
第２ａ図の拡散８１６及びポリシリコン構造１０゜１２
は、何れも耐高温金属珪化物の被１１１４で被覆された
状態が示されている。周知の様に、この後の珪化作用に
よってＭＯＳトランジスタのポリシリコンのゲート電極
がソース及びドレイン拡散部に短絡しない様に、ポリシ
リコン構造１０．１２の側面に側ｘｍ化物フィラメント
１３を形成することが好ましい。珪化物被膜は、チタン
、モリブデンの様な耐高温金属又は珪化物被覆用に業界
で使われている任意の耐高温金属のデボジツションをし
た後、この耐高温金属とその下にあるシリコンとの直接
反応を行なわせて珪化物被膜１１４を形成する為のアニ
ーリングによって形成される。
は、何れも耐高温金属珪化物の被１１１４で被覆された
状態が示されている。周知の様に、この後の珪化作用に
よってＭＯＳトランジスタのポリシリコンのゲート電極
がソース及びドレイン拡散部に短絡しない様に、ポリシ
リコン構造１０．１２の側面に側ｘｍ化物フィラメント
１３を形成することが好ましい。珪化物被膜は、チタン
、モリブデンの様な耐高温金属又は珪化物被覆用に業界
で使われている任意の耐高温金属のデボジツションをし
た後、この耐高温金属とその下にあるシリコンとの直接
反応を行なわせて珪化物被膜１１４を形成する為のアニ
ーリングによって形成される。
この直接反応による珪化作用は周知である。その後、フ
ィールド酸化物８に重なる未反応の耐高温金属又は耐高
温金属化合物が除去され、第２ａ図に示す構造が残るａ
前に述べた様に、下側極板のポリシリコン１０の珪化作
用は不可欠ではないが、電圧係数を小さくするには好ま
しい。第１Ｆ！７４及び第２ａ図に示１様に、下側極板
１０はポリシリコン構造１２及び拡散部６と同時に珪化
することができる。
ィールド酸化物８に重なる未反応の耐高温金属又は耐高
温金属化合物が除去され、第２ａ図に示す構造が残るａ
前に述べた様に、下側極板のポリシリコン１０の珪化作
用は不可欠ではないが、電圧係数を小さくするには好ま
しい。第１Ｆ！７４及び第２ａ図に示１様に、下側極板
１０はポリシリコン構造１２及び拡散部６と同時に珪化
することができる。
珪化の後、キャパシタ誘電体２１を集積回路の表面にデ
ポジットし、第２ｂ図に示す様に、キャパシタ２を形成
しようとする場所で、珪化物被膜１４と接触させる。こ
の実施例では、キャパシタ誘電体２１は、図面では単一
層として示しであるが、厚さ７Ｑｎｌの二酸化シリコン
層で構成することが好ましい。二酸化シリコンのキャパ
シタ誘電体は比較的低い温度（例えば８００℃程度）で
行なうことができる低圧化学反応気相成長によって形成
することが好ましい。ＣｖＤによるキャパシタ誘電体２
１のデボジッションの後、８００’ＣＮ度の温度で、不
活性又は酸素雰囲気内での稠密化を行なうことができる
。ＬＰＧＶＤによってキャパシタ誘電体を形成する温度
が低いことにより、拡散部６の余分の垂直方向及び横方
向の拡散が少なくなる。
ポジットし、第２ｂ図に示す様に、キャパシタ２を形成
しようとする場所で、珪化物被膜１４と接触させる。こ
の実施例では、キャパシタ誘電体２１は、図面では単一
層として示しであるが、厚さ７Ｑｎｌの二酸化シリコン
層で構成することが好ましい。二酸化シリコンのキャパ
シタ誘電体は比較的低い温度（例えば８００℃程度）で
行なうことができる低圧化学反応気相成長によって形成
することが好ましい。ＣｖＤによるキャパシタ誘電体２
１のデボジッションの後、８００’ＣＮ度の温度で、不
活性又は酸素雰囲気内での稠密化を行なうことができる
。ＬＰＧＶＤによってキャパシタ誘電体を形成する温度
が低いことにより、拡散部６の余分の垂直方向及び横方
向の拡散が少なくなる。
熱二酸化シリコン、窒化シリコンの単一層又は酸化窒化
シリコン層の様な別の誘電体材料を−ｔヤバシタ２の１
１体としてこの代わりに使うことができることを承知さ
れたい。やはりＬＰＣＶＤを使って酸化物／窒化物キャ
パシタＩＩ体２１を形成する方法の一例が１９８７年１
０月６日に付与された米国特許Ｍ４，６９７，３３０＠
に記載されている。この代わりにキャパシタ誘電体とし
て、酸化物／窒化物／酸化物層状誘電体とか、１９８８
年３月２９日に出願された係属中の米国特許出願通し番
＠Ｉ’！１７４，７５１号に記載されている窒化物／酸
化物／窒化物層状誘電体の様な余分な誘電体材料の層も
用いることができる。
シリコン層の様な別の誘電体材料を−ｔヤバシタ２の１
１体としてこの代わりに使うことができることを承知さ
れたい。やはりＬＰＣＶＤを使って酸化物／窒化物キャ
パシタＩＩ体２１を形成する方法の一例が１９８７年１
０月６日に付与された米国特許Ｍ４，６９７，３３０＠
に記載されている。この代わりにキャパシタ誘電体とし
て、酸化物／窒化物／酸化物層状誘電体とか、１９８８
年３月２９日に出願された係属中の米国特許出願通し番
＠Ｉ’！１７４，７５１号に記載されている窒化物／酸
化物／窒化物層状誘電体の様な余分な誘電体材料の層も
用いることができる。
この後、第２Ｃ図に示す様に、構造の表面の上に第１の
金属層２４を形成する。前に述べた様に、第１の金属層
２４は、集積回路の従来の製造に使われている公知の金
属並びに合金のうちの任意のもので構成することができ
る。然し、第１の金属層２４に窒化チタンのスパッタリ
ングによる被膜を使うことが好ましいと考えられる。こ
れは、この被膜は、この後の熱処理の間、又は金属層２
４自体を形成する間、その下にあるキャパシタ誘電体２
１の成分と反応しない傾向があるからである。
金属層２４を形成する。前に述べた様に、第１の金属層
２４は、集積回路の従来の製造に使われている公知の金
属並びに合金のうちの任意のもので構成することができ
る。然し、第１の金属層２４に窒化チタンのスパッタリ
ングによる被膜を使うことが好ましいと考えられる。こ
れは、この被膜は、この後の熱処理の間、又は金属層２
４自体を形成する間、その下にあるキャパシタ誘電体２
１の成分と反応しない傾向があるからである。
第１の金属１！２４のＪ９［さの例を挙げれば、１００
乃至２０Ｏｎ指程度である。
乃至２０Ｏｎ指程度である。
この代わりに、窒素雰囲気内で金属チタンの直接反応の
間に形成される窒化チタンを第１の金属層２４に使って
もよい。１９８９年４月１１日に付与された米国特許第
４，８２１．０８５号に記載されている様に、窒化チタ
ンは、直接反応の珪化作用の間、金属チタンがシリコン
と接触していない場所に形成される。局部的な相互接続
部が残る様に窒化チタンをパターンぎめしてエツチング
することができる。キャパシタ２の上側極板は、所望の
場所で窒化チタンを残すことによって形成することがで
きる。窒化チタンをスパッタリングすることは、こうす
ると、金属チタンとその下にあるキャパシタ誘電体２１
の間の反応の惧れが避けられるので、窒素雰囲気内での
直接反応によって窒化チタンを形成するよりも、キャパ
シタ２の上側極板にとって好ましいと考えられる。
間に形成される窒化チタンを第１の金属層２４に使って
もよい。１９８９年４月１１日に付与された米国特許第
４，８２１．０８５号に記載されている様に、窒化チタ
ンは、直接反応の珪化作用の間、金属チタンがシリコン
と接触していない場所に形成される。局部的な相互接続
部が残る様に窒化チタンをパターンぎめしてエツチング
することができる。キャパシタ２の上側極板は、所望の
場所で窒化チタンを残すことによって形成することがで
きる。窒化チタンをスパッタリングすることは、こうす
ると、金属チタンとその下にあるキャパシタ誘電体２１
の間の反応の惧れが避けられるので、窒素雰囲気内での
直接反応によって窒化チタンを形成するよりも、キャパ
シタ２の上側極板にとって好ましいと考えられる。
その後、フォトレジストの様なマスク材料、又はその代
わりに酸化シリコンで形成された硬いマスクを第１の金
属層２４の上に配置し、公知の写真製版に従ってパター
ンぎめして、キャパシタ２の上側極板の場所を定める。
わりに酸化シリコンで形成された硬いマスクを第１の金
属層２４の上に配置し、公知の写真製版に従ってパター
ンぎめして、キャパシタ２の上側極板の場所を定める。
その後、マスク材料を所定位置に残して、第１の金属層
２４をエツチングし、キャパシタ２の下側極板や又はこ
の金属層を利用し得る他の回路素子（図面に示してない
）に使わない部分を除去する。窒化チタン（スバツリン
グによるものであっても直接反応によるものであっても
）で形成された第１の金属層２４に対する好ましいエッ
チは、１９８８年１２月２７日に付与された米国特許第
４，７９３．８９６＠に記載されているＣＣｊ１４の様
な塩素を基本としたエッチャントを用いるプラズマ・エ
ッチである。
２４をエツチングし、キャパシタ２の下側極板や又はこ
の金属層を利用し得る他の回路素子（図面に示してない
）に使わない部分を除去する。窒化チタン（スバツリン
グによるものであっても直接反応によるものであっても
）で形成された第１の金属層２４に対する好ましいエッ
チは、１９８８年１２月２７日に付与された米国特許第
４，７９３．８９６＠に記載されているＣＣｊ１４の様
な塩素を基本としたエッチャントを用いるプラズマ・エ
ッチである。
このエッチの後にできる構造が第２ｄ図に示されている
。
。
キャパシタ２の断面積の寸法が、第１の金属層２４のエ
ッチによって定められることに注意されたい。前に引用
した係属中の米国特許出願に記載される様な従来の方法
では、キャパシタ２の寸法は、多重レベルｌ［体１６を
通る接点バイアの寸法によって定められていた。然し、
多重レベル誘電体１６の様な厚手の誘電体を通る接点バ
イアの底部の寸法を制御する能力は、第１の金属層２４
の様な金属層を定めてエツチングする能力よりもずっと
低い。第１の金１１１１２４で形成された下側極板の寸
法の管理が改善される主な理由は、第１の金属層の厚さ
が１１００ｎ程度であることである。
ッチによって定められることに注意されたい。前に引用
した係属中の米国特許出願に記載される様な従来の方法
では、キャパシタ２の寸法は、多重レベルｌ［体１６を
通る接点バイアの寸法によって定められていた。然し、
多重レベル誘電体１６の様な厚手の誘電体を通る接点バ
イアの底部の寸法を制御する能力は、第１の金属層２４
の様な金属層を定めてエツチングする能力よりもずっと
低い。第１の金１１１１２４で形成された下側極板の寸
法の管理が改善される主な理由は、第１の金属層の厚さ
が１１００ｎ程度であることである。
これに対して、多重レベル誘電体１６の厚さは共形的に
は１ミクロン程度である。その為、被膜の相対的な厚さ
の為に、キャパシタ極板の寸法を正確に限定する能力が
改善される。更に、構造の表面は、第１の金ｇ層２４の
デボジツションの後よりも、多重レベル誘電体１６をデ
ポジットした後はより平面状でなくなるから、第１の金
属１ｉＷ２４のエッチに比べて、多重レベル誘電体１６
のエッチは制御するのが一層困難である。こう云う理由
で、キャパシタの寸法を定めるのに第１の金ｍＨ２４を
狡うことが、キャパシタの寸法の９１６１１作用を改善
し、従って、こう云うキャパシタを使って製造されるＡ
ＤＣの制御をよくすると考えられる。
は１ミクロン程度である。その為、被膜の相対的な厚さ
の為に、キャパシタ極板の寸法を正確に限定する能力が
改善される。更に、構造の表面は、第１の金ｇ層２４の
デボジツションの後よりも、多重レベル誘電体１６をデ
ポジットした後はより平面状でなくなるから、第１の金
属１ｉＷ２４のエッチに比べて、多重レベル誘電体１６
のエッチは制御するのが一層困難である。こう云う理由
で、キャパシタの寸法を定めるのに第１の金ｍＨ２４を
狡うことが、キャパシタの寸法の９１６１１作用を改善
し、従って、こう云うキャパシタを使って製造されるＡ
ＤＣの制御をよくすると考えられる。
その後、第２ｅ図に示す様に、集積回路の表面の上に、
化学反応気相成長又はその他の普通の方法により、多重
レベル誘電体１６をデポジットする。多重レベル誘電体
１６は、それに重なるメタライズ部分から、ポリシリコ
ン層を絶縁する為に使われる普通の誘電体材料であって
よい。普通の多重レベルＸｔ体１６の一例は、燐でドー
プした二酸化シリコン（ＰＳＧ）又は硼素及び燐でドー
プした二酸化シリコン（ＢＰＳＧ）である。この様な多
重レベル誘電体は、ナトリウムの様な移動性イオン汚染
物質に対するゲッタとなって、こう云う汚染物質がその
下にある能動的な構成部品に達しない様にする様にドー
プする。多重レベル誘電体１６のデボジツションにＬＰ
ＧＶＤを使って、温度が高すぎる場合、それを通して第
１の金属層２４のスパイク作用が生ずることによって起
こり得るキャパシタ誘電体２１の損傷を防止することが
好ましい。多重レベル誘電体１６に対する普通のしＰＣ
ＶＤは、８００℃程度で行なうことができる。こう云う
温度は、キャパシタ誘電体２１の損傷を最小限に抑える
位に低いと考えられる。前に述べた様に、多重レベルＭ
電体１６の厚さは１ミクロン程度である。
化学反応気相成長又はその他の普通の方法により、多重
レベル誘電体１６をデポジットする。多重レベル誘電体
１６は、それに重なるメタライズ部分から、ポリシリコ
ン層を絶縁する為に使われる普通の誘電体材料であって
よい。普通の多重レベルＸｔ体１６の一例は、燐でドー
プした二酸化シリコン（ＰＳＧ）又は硼素及び燐でドー
プした二酸化シリコン（ＢＰＳＧ）である。この様な多
重レベル誘電体は、ナトリウムの様な移動性イオン汚染
物質に対するゲッタとなって、こう云う汚染物質がその
下にある能動的な構成部品に達しない様にする様にドー
プする。多重レベル誘電体１６のデボジツションにＬＰ
ＧＶＤを使って、温度が高すぎる場合、それを通して第
１の金属層２４のスパイク作用が生ずることによって起
こり得るキャパシタ誘電体２１の損傷を防止することが
好ましい。多重レベル誘電体１６に対する普通のしＰＣ
ＶＤは、８００℃程度で行なうことができる。こう云う
温度は、キャパシタ誘電体２１の損傷を最小限に抑える
位に低いと考えられる。前に述べた様に、多重レベルＭ
電体１６の厚さは１ミクロン程度である。
その後第２ｒ図に示す様に、キャパシタ２を形成しよう
とする場所で、多重レベル誘電体１６を通って上側極板
２４に達するパイ７１Ｂを形成する。希望によっては、
同じ接点エッチの間、珪化物被膜１４（それがある場合
、そうでなければは、ポリシリコン構造１２及び拡散部
６）に対する接点１８′も形成することができることに
注意されたい。バイ７１８を普通の写真製版に従ってパ
ターンぎめし、多重レベル誘電体１６の特定の材料に対
する普通の湿式エッチ又はプラズマ・エッチによってエ
ツチングする。第１の金属層２４の厚さは、多重レベル
誘電体１６のエッチに耐える位でなければならないから
、第１の金属層２４の材料に対する酸化物エッチの選択
性に関係することに注意されたい。
とする場所で、多重レベル誘電体１６を通って上側極板
２４に達するパイ７１Ｂを形成する。希望によっては、
同じ接点エッチの間、珪化物被膜１４（それがある場合
、そうでなければは、ポリシリコン構造１２及び拡散部
６）に対する接点１８′も形成することができることに
注意されたい。バイ７１８を普通の写真製版に従ってパ
ターンぎめし、多重レベル誘電体１６の特定の材料に対
する普通の湿式エッチ又はプラズマ・エッチによってエ
ツチングする。第１の金属層２４の厚さは、多重レベル
誘電体１６のエッチに耐える位でなければならないから
、第１の金属層２４の材料に対する酸化物エッチの選択
性に関係することに注意されたい。
普通の半導体処理では、例えば接点バイアのエッチの後
、そしてメタライズ部分のデボジツションの前に、プラ
ズマ・スパッタ・エッチ又は弗化水素酸中でのウェーハ
の浸漬で構成された釉薬除去を行なうのが普通である。
、そしてメタライズ部分のデボジツションの前に、プラ
ズマ・スパッタ・エッチ又は弗化水素酸中でのウェーハ
の浸漬で構成された釉薬除去を行なうのが普通である。
この釉薬除去により、接点をつけようとする構造、例え
ばポリシリコン１２及び拡散部６から、接点エッチの後
、そしてメタライズ郡のデボジッションの前に、形成さ
れるかも知れない天然の酸化物が除去される。勿論、こ
う云う天然の酸化物が存在すると、接点が抵抗性になる
。使う釉薬除去剤の種類は、第１の金属層２４の材料に
関係する。成る釉薬除去剤は天然酸化物を除去すると共
に、第１の金属層２４をも侵食することがあるからであ
る。第１の金属層２４として窒化チタン又はチタン・タ
ングステン合金を使う場合、弗化水素酸の湿式釉薬除去
剤又はプラズマ・スパッタ釉薬除去を使うことができる
。
ばポリシリコン１２及び拡散部６から、接点エッチの後
、そしてメタライズ郡のデボジッションの前に、形成さ
れるかも知れない天然の酸化物が除去される。勿論、こ
う云う天然の酸化物が存在すると、接点が抵抗性になる
。使う釉薬除去剤の種類は、第１の金属層２４の材料に
関係する。成る釉薬除去剤は天然酸化物を除去すると共
に、第１の金属層２４をも侵食することがあるからであ
る。第１の金属層２４として窒化チタン又はチタン・タ
ングステン合金を使う場合、弗化水素酸の湿式釉薬除去
剤又はプラズマ・スパッタ釉薬除去を使うことができる
。
更に、第１の金属層２４がアルミニウムか、或いはシリ
コンをドープしたアルミニウムの様なドープされたアル
ミニウム層で形成される場合、プラズマ・スパッタ釉薬
除去が好ましい。
コンをドープしたアルミニウムの様なドープされたアル
ミニウム層で形成される場合、プラズマ・スパッタ釉薬
除去が好ましい。
第１の構造は、ポリシリコン１２及び拡散部１６と共に
、第１の金属！２４に対して接触づる第２の金属層３０
が存在することを示している。金ｉ層３０は、集積回路
を形成するのに適した任意の公知の組成であってよい。
、第１の金属！２４に対して接触づる第２の金属層３０
が存在することを示している。金ｉ層３０は、集積回路
を形成するのに適した任意の公知の組成であってよい。
金属層３０の一例は、厚さ３００ｎ−程度のチタン・タ
ングステン合金であって、７５０ｎ１１程度の厚さにス
パッタリングされた銅でドープされたアルミニウム層の
下にあるものである。第２の金属ｍ３０のスパッタリン
グも、−殻内に（３５０℃程度の）比較的低い温度で行
なわれることに注意されたい。勿論、第２の金属１３０
の厚さは、キャパシタ２がある場所で、第１の金Ｊｉｍ
層２４と共に、ポリシリコン構造１２並びに拡散部６に
接触するのに十分である。マスクを第２の金属Ｍ２Ｏの
上にパターンぎめして、集積回路の金属線の場所を定め
、その後公知の金属エッチによって第２の金属層３０を
エツチングする。その結果、第１図に示す構造ができる
。
ングステン合金であって、７５０ｎ１１程度の厚さにス
パッタリングされた銅でドープされたアルミニウム層の
下にあるものである。第２の金属ｍ３０のスパッタリン
グも、−殻内に（３５０℃程度の）比較的低い温度で行
なわれることに注意されたい。勿論、第２の金属１３０
の厚さは、キャパシタ２がある場所で、第１の金Ｊｉｍ
層２４と共に、ポリシリコン構造１２並びに拡散部６に
接触するのに十分である。マスクを第２の金属Ｍ２Ｏの
上にパターンぎめして、集積回路の金属線の場所を定め
、その後公知の金属エッチによって第２の金属層３０を
エツチングする。その結果、第１図に示す構造ができる
。
第３図及び第４図には、大体上に述べた通りに形成され
たキャパシタ２を用いる浮動ゲート トランジスタが示
している。第３図及び第４図のトランジスタは、前に述
べた珪化物被膜１４を形成していない。勿論、第３図及
び第４図のトランジスタでも、希望によって珪化物被Ｉ
Ｉ！１１４を使ってもよい。第３図及び第４図では、Ｍ
１図及び第２ａ図乃至第２ｈ図と同じ参照数字を用いて
いる。
たキャパシタ２を用いる浮動ゲート トランジスタが示
している。第３図及び第４図のトランジスタは、前に述
べた珪化物被膜１４を形成していない。勿論、第３図及
び第４図のトランジスタでも、希望によって珪化物被Ｉ
Ｉ！１１４を使ってもよい。第３図及び第４図では、Ｍ
１図及び第２ａ図乃至第２ｈ図と同じ参照数字を用いて
いる。
第３図について説明すると、キャパシタ２は大体第１図
に示す通りである。然し、ポリシリコン１０が、モート
領域で薄いゲート酸化物層９に重なる様に、フィールド
酸化物８の縁から、キャパシタ２の下から伸びている。
に示す通りである。然し、ポリシリコン１０が、モート
領域で薄いゲート酸化物層９に重なる様に、フィールド
酸化物８の縁から、キャパシタ２の下から伸びている。
第４図に平面図で示す様に、ポリシリコン１０がｎ形拡
散領域４０゜４２を分離する。拡散部４０はＭＯＳトラ
ンジスタのドレインとして作用し、拡散部４２はソース
として作用する。ポリシリコン１０が、モート領域のキ
ャパシタ２とは反対側でフィールド酸化物８の上を伸び
、電気的に隔離されている。接点バイ７１８が第４図で
は破線で示されており、第２の金ｊＩ層３０とＭｌの金
ｍ層２４の間の接続部の場所を示している。
散領域４０゜４２を分離する。拡散部４０はＭＯＳトラ
ンジスタのドレインとして作用し、拡散部４２はソース
として作用する。ポリシリコン１０が、モート領域のキ
ャパシタ２とは反対側でフィールド酸化物８の上を伸び
、電気的に隔離されている。接点バイ７１８が第４図で
は破線で示されており、第２の金ｊＩ層３０とＭｌの金
ｍ層２４の間の接続部の場所を示している。
この為、第３図及び第４図の浮動ゲート・トランジスタ
のポリシリコン１０は浮動ゲートであり、第１の金属！
２４ （即ち、キャパシタ２の上側極板）が制御ゲート
である。キャパシタ２が金ＷＡ層３０に加えられた信号
をポリシリコン１０に容量結合し、電気的にプログラム
可能な固定メモリ（ＥＰＲＯＭ）装置並びに電気的に消
去可能なプログラム可能な固定メモリ（ＥＥＦＲＯＭ）
装置で普通行なわれる様に、第３図及び第４図の浮動ゲ
ート・トランジスタのプログラミング及び読取ができる
様にしている。
のポリシリコン１０は浮動ゲートであり、第１の金属！
２４ （即ち、キャパシタ２の上側極板）が制御ゲート
である。キャパシタ２が金ＷＡ層３０に加えられた信号
をポリシリコン１０に容量結合し、電気的にプログラム
可能な固定メモリ（ＥＰＲＯＭ）装置並びに電気的に消
去可能なプログラム可能な固定メモリ（ＥＥＦＲＯＭ）
装置で普通行なわれる様に、第３図及び第４図の浮動ゲ
ート・トランジスタのプログラミング及び読取ができる
様にしている。
第５図にはこの発明に従って形成された別の実施例のキ
ャパシタが示されている。この実施例では、キャパシタ
２の下側極板が、前に述べた様に、耐高温金属珪化物１
４で被覆された拡散領域６によって形成されている。キ
ャパシタ誘電体２１が珪化物で被覆された拡散部６の上
に形成され、第１の金属層２４が、これまでの実施例と
同じ様にその上に形成されて、キャパシタの下側極板を
構成する。その後、多重レベル誘電体１６のデボジッシ
ョン、第１の金属層２４に接触する為のその中を通るバ
イアのエツチング、及び第２の金１１．Ｈ３０のデボジ
ッションとパターンぎめとにより、前に述べた様にして
キャパシタ２が完成する。従って、第１の金属ＦＪ２の
エツチングによってキャパシタ２の寸法を定めると云う
利点は、金属と拡散部とで構成されるキャパシタにも、
金属とポリシリコンとで構成されるキャパシタの場合と
同様に適用し得る。
ャパシタが示されている。この実施例では、キャパシタ
２の下側極板が、前に述べた様に、耐高温金属珪化物１
４で被覆された拡散領域６によって形成されている。キ
ャパシタ誘電体２１が珪化物で被覆された拡散部６の上
に形成され、第１の金属層２４が、これまでの実施例と
同じ様にその上に形成されて、キャパシタの下側極板を
構成する。その後、多重レベル誘電体１６のデボジッシ
ョン、第１の金属層２４に接触する為のその中を通るバ
イアのエツチング、及び第２の金１１．Ｈ３０のデボジ
ッションとパターンぎめとにより、前に述べた様にして
キャパシタ２が完成する。従って、第１の金属ＦＪ２の
エツチングによってキャパシタ２の寸法を定めると云う
利点は、金属と拡散部とで構成されるキャパシタにも、
金属とポリシリコンとで構成されるキャパシタの場合と
同様に適用し得る。
前に述べた珪化物で被覆されたポリシリコン及び拡散領
域の他に、キャパシタのド側極板にこの他の材料を使う
ことができることを承知されたい。
域の他に、キャパシタのド側極板にこの他の材料を使う
ことができることを承知されたい。
例えば、耐高温金属の様な他の材料がトランジスタのゲ
ート電極を形成するのに使われる場合、この様な別のゲ
ート材料はキャパシタの下側極板を形成する為にも使う
ことができる。
ート電極を形成するのに使われる場合、この様な別のゲ
ート材料はキャパシタの下側極板を形成する為にも使う
ことができる。
以上説明したキャパシタを完成した後、デツプの縁近く
で第２の金属層３０で形成されたボンド・パッド、又は
別の金属層で形成されたボンド・パッドに対する接続を
普通の方法に従って行なうことができる。その後、個別
のチップを基板４の各部分から分離し、周知の様にワイ
ヤ・ボンディング、直接盛り上げ接続等によって、それ
に対する外部接続を施こすことができる。その後、個別
の回路を二重インライン・パッケージ、チップ支持体又
は別の種類のパッケージに包装することができる。この
様なパッケージの例が、１９８５年１月２２日に付与さ
れた米国特許第４，４９５゜３７６＠に記載されている
。
で第２の金属層３０で形成されたボンド・パッド、又は
別の金属層で形成されたボンド・パッドに対する接続を
普通の方法に従って行なうことができる。その後、個別
のチップを基板４の各部分から分離し、周知の様にワイ
ヤ・ボンディング、直接盛り上げ接続等によって、それ
に対する外部接続を施こすことができる。その後、個別
の回路を二重インライン・パッケージ、チップ支持体又
は別の種類のパッケージに包装することができる。この
様なパッケージの例が、１９８５年１月２２日に付与さ
れた米国特許第４，４９５゜３７６＠に記載されている
。
この発明を好ましい実施例について詳しく説明したが、
この説明が例に過ぎず、この発明を制約するものと解し
てはならないことを承知されたい。
この説明が例に過ぎず、この発明を制約するものと解し
てはならないことを承知されたい。
更に、この発明の実施例の細部に種々の変更を加えるこ
とも、或いはこの発明のこの他の実簾例も、当業者には
、以上の説明がらＷ易に考えられるであろうことを承知
されたい。従って、この様な変更及び追加の実施例も、
この発明の範囲内であることを承知されたい。
とも、或いはこの発明のこの他の実簾例も、当業者には
、以上の説明がらＷ易に考えられるであろうことを承知
されたい。従って、この様な変更及び追加の実施例も、
この発明の範囲内であることを承知されたい。
以上の説明に関連して更に下記の項を開示する。
（１）半導体本体の表面に形成されたキャパシタに於い
て、該表面の近くに形成されたシリコンからなる下側極
板と、該下側極板と接触してその上に配置されたキャパ
シタ誘電体層と、前記下側極板と重なる場所で前記キャ
パシタ誘電体層と接触してその上に配置された、金属か
らなる上側極板と、該上側極板の上に配置された厚手の
絶縁体層と、該厚手の絶縁体層にエツチングされた接点
バイアを介して、前記上側極板と接触する様に前記厚手
の絶縁体層の上に配置された金属線とを有するキャパシ
タ。
て、該表面の近くに形成されたシリコンからなる下側極
板と、該下側極板と接触してその上に配置されたキャパ
シタ誘電体層と、前記下側極板と重なる場所で前記キャ
パシタ誘電体層と接触してその上に配置された、金属か
らなる上側極板と、該上側極板の上に配置された厚手の
絶縁体層と、該厚手の絶縁体層にエツチングされた接点
バイアを介して、前記上側極板と接触する様に前記厚手
の絶縁体層の上に配置された金属線とを有するキャパシ
タ。
（２）（１）項に記載したキャパシタに於いて、下側極
板が金属珪化物で被覆されているキャパシタ。
板が金属珪化物で被覆されているキャパシタ。
（３）（１）項に記載したキャパシタに於いて、下側極
板が多結晶シリコンで構成され、多結晶シリコンが表面
からフィールド酸化物層によって絶縁されているキャパ
シタ。
板が多結晶シリコンで構成され、多結晶シリコンが表面
からフィールド酸化物層によって絶縁されているキャパ
シタ。
（４）（３）項に記載したキャパシタに於いて、多結晶
シリコンが金属珪化物で被覆されているキャパシタ。
シリコンが金属珪化物で被覆されているキャパシタ。
（５）（１）項に記載したキャパシタに於いて、下側極
板が前記表面のドープされた領域であるキャパシタ。
板が前記表面のドープされた領域であるキャパシタ。
（６）（５）項に記載したキャパシタに於いて、ドープ
された領域が金属珪化物で被覆されているキャパシタ。
された領域が金属珪化物で被覆されているキャパシタ。
（７）（１）項に記載したキャパシタに於いて、上側極
板がチタン及びタングステンの合金で構成されるキャパ
シタ。
板がチタン及びタングステンの合金で構成されるキャパ
シタ。
（８）（１）項に記載したキャパシタに於いて、上側極
板が導電性耐高温金属化合物で構成されるキャパシタ。
板が導電性耐高温金属化合物で構成されるキャパシタ。
（９）（８）項に記載したキャパシタに於いて、導電性
耐高温金属化合物が窒化チタンであるキャパシタ。
耐高温金属化合物が窒化チタンであるキャパシタ。
（１０）半導体本体の表面にキャパシタを￥Ｊ造する方
法に於いて、前記表面の近くにシリコンからなる下側極
板を形成し、該下側極板の上にキャパシタ誘電体を形成
し、該キャパシタ誘電体に重なる第１の金ａｍを形成し
、ＷＡＡｒ１金属層の選ばれた部分を除去して、前記キ
ャパシタ誘電体及び下側極板に重なる上側極板を限定し
、全体的に多重レベル誘電体層を形成し、該多重レベル
誘電体層のうち、前記上側極板の上にある一部分を除去
して、その一部分を露出し、前記上側極板と接触して、
第２の金ｊ！層を形成する工程を含む方法。
法に於いて、前記表面の近くにシリコンからなる下側極
板を形成し、該下側極板の上にキャパシタ誘電体を形成
し、該キャパシタ誘電体に重なる第１の金ａｍを形成し
、ＷＡＡｒ１金属層の選ばれた部分を除去して、前記キ
ャパシタ誘電体及び下側極板に重なる上側極板を限定し
、全体的に多重レベル誘電体層を形成し、該多重レベル
誘電体層のうち、前記上側極板の上にある一部分を除去
して、その一部分を露出し、前記上側極板と接触して、
第２の金ｊ！層を形成する工程を含む方法。
（１１）（１０）項に記載した方法に於いて、表面にフ
ィールド誘電体構造を形成し、下側極板を形成する工程
が、フィールド誘電体構造の上に多結晶シリコン層を形
成することを含む方法。
ィールド誘電体構造を形成し、下側極板を形成する工程
が、フィールド誘電体構造の上に多結晶シリコン層を形
成することを含む方法。
（１２）（１１）項に記載した方法に於いて、下側極板
の上に金属珪化物被膜を形成する工程を含む方法。
の上に金属珪化物被膜を形成する工程を含む方法。
（１３）（１０）項に記載した方法に於いて、下側極板
の上に金属珪化物被膜を形成する工程を含む方法。
の上に金属珪化物被膜を形成する工程を含む方法。
（１４）（１０）項に記載した方法に於いて、第１の金
属層を形成する工程が、キャパシタ誘電体の上に窒化チ
タンをスパッタリングすることを含む方法。
属層を形成する工程が、キャパシタ誘電体の上に窒化チ
タンをスパッタリングすることを含む方法。
（１５）（１０）項に記載した方法に於いて、第１の金
属層を形成する工程が全体的にチタン層を形成し、この
構造を窒素雰囲気内で加熱して、チタンが窒素と反応し
て窒化チタンを形成することを含む方法。
属層を形成する工程が全体的にチタン層を形成し、この
構造を窒素雰囲気内で加熱して、チタンが窒素と反応し
て窒化チタンを形成することを含む方法。
（１６）（１０）項に記載した方法に於いて、第１の金
属がチタン及びタングステンの合金で構成される方法。
属がチタン及びタングステンの合金で構成される方法。
（１７〉金属とポリシリコンからなるキャパシタ（２）
、このキャパシタを用いる浮動ゲート・トランジスタ、
及びその製法を説明した。キャパシタの下側極板がフィ
ールド酸化物構造の上に形成され、その上にキャパシタ
’ＪＲＮ体をデポジットする。窒化チタン又はチタン・
タングステン合金の様な第１の金属１１ｉ（２４）がキ
ャパシタ誘電体の上に形成され、パターンぎめされ、エ
ツチングされて、キャパシタの上側極板、従ってキャパ
シタの寸法を定める。その上に多重レベル誘電体（１６
）を形成し、その中に上側極板に達する接点バイアをエ
ッチする。全体的にメタライズ部をスパッタリングし、
上側極板及び回路内の他の場所に対する接点をつける。
、このキャパシタを用いる浮動ゲート・トランジスタ、
及びその製法を説明した。キャパシタの下側極板がフィ
ールド酸化物構造の上に形成され、その上にキャパシタ
’ＪＲＮ体をデポジットする。窒化チタン又はチタン・
タングステン合金の様な第１の金属１１ｉ（２４）がキ
ャパシタ誘電体の上に形成され、パターンぎめされ、エ
ツチングされて、キャパシタの上側極板、従ってキャパ
シタの寸法を定める。その上に多重レベル誘電体（１６
）を形成し、その中に上側極板に達する接点バイアをエ
ッチする。全体的にメタライズ部をスパッタリングし、
上側極板及び回路内の他の場所に対する接点をつける。
第１図はこの発明の好ましい実施例に従って構成された
完成キャパシタの断面図、第２ａ図乃至第２ｆ図は第１
図のキャパシタを形成する種々の工程を示す断面図、第
３図はこの発明に従って構成された浮動ゲート・トラン
ジスタの断面図、第４図は第３図の浮動ゲート・トラン
ジスタの平面図、第５図はこの発明の別の実施例のキャ
パシタの断面図である。 主な符号の説明 ４：基板 １０：ポリシリコン（下側極板） １６：絶縁体層 １８：接点バイア ２１：キャパシタ誘電体 ２４：第１の金属層（上側極板） ３０：金属層 図面の浄書（内容に変更なり °］ 。」 手 続 補 正 書（方式） ％式％ 事件の表示 平成０２年 特許願第 発明の名称 キャパシタとその製法 １３３７２５号 代 理 人 補正命令の臼１寸 平／ＪＥ２年８月２８補正により増
加する請求項の数 補正の対象 図面 日 補正の内容 ９１紙のとおり
完成キャパシタの断面図、第２ａ図乃至第２ｆ図は第１
図のキャパシタを形成する種々の工程を示す断面図、第
３図はこの発明に従って構成された浮動ゲート・トラン
ジスタの断面図、第４図は第３図の浮動ゲート・トラン
ジスタの平面図、第５図はこの発明の別の実施例のキャ
パシタの断面図である。 主な符号の説明 ４：基板 １０：ポリシリコン（下側極板） １６：絶縁体層 １８：接点バイア ２１：キャパシタ誘電体 ２４：第１の金属層（上側極板） ３０：金属層 図面の浄書（内容に変更なり °］ 。」 手 続 補 正 書（方式） ％式％ 事件の表示 平成０２年 特許願第 発明の名称 キャパシタとその製法 １３３７２５号 代 理 人 補正命令の臼１寸 平／ＪＥ２年８月２８補正により増
加する請求項の数 補正の対象 図面 日 補正の内容 ９１紙のとおり
Claims (1)
- 【特許請求の範囲】 １、半導体本体の表面に形成されたキャパシタに於いて
、該表面の近くに、形成されたシリコンからなる下側極
板と、該下側極板と接触してその上に配置されたキャパ
シタ誘電体層と、前記下側極板と重なる場所で前記キャ
パシタ誘電体層と接触してその上に配置された、金属か
ら、なる上側極板と、該上側極板の上に配置された厚手
の絶縁体層と、該厚手の絶縁体層にエッチングされた接
点バイアを介して、前記上側極板と接触する様に前記厚
手の絶縁体層の上に配置された金属線とを有するキャパ
シタ。 ２、半導体本体の表面にキャパシタを製造する方法に於
いて、前記表面の近くにシリコンからなる下側極板を形
成し、該下側極板の上にキャパシタ誘電体を形成し、該
キャパシタ誘電体に重なる第１の金属層を形成し、該第
１の金属層の選ばれた部分を除去して、前記キャパシタ
誘電体及び下側極板に重なる上側極板を限定し、全体的
に多重レベル誘電体層を形成し、該多重レベル誘電体層
のうち、前記上側極板の上にある一部分を除去して、そ
の一部分を露出し、前記上側極板と接触して、第２の金
属層を形成する工程を含む方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US35594189A | 1989-05-23 | 1989-05-23 | |
| US355941 | 1989-05-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0374868A true JPH0374868A (ja) | 1991-03-29 |
| JP3033979B2 JP3033979B2 (ja) | 2000-04-17 |
Family
ID=23399425
Family Applications (1)
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| JPS59214239A (ja) * | 1983-05-16 | 1984-12-04 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS6010644A (ja) * | 1983-06-30 | 1985-01-19 | Toshiba Corp | 半導体装置の製造方法 |
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| US4638400A (en) * | 1985-10-24 | 1987-01-20 | General Electric Company | Refractory metal capacitor structures, particularly for analog integrated circuit devices |
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