JPH03248538A - 電荷結合素子及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は電荷結合素子（Ｃｈａｒｇｅ　Ｃｏｕｐｌｅ
ｄ　Ｄｅｖｉｃｅ：ＣＣＤ）及びその製造方法に係り、
特にＣＯＤのゲート構造及びその製造方法に関するもの
である。

（従来の技術） 文献「電荷転送デバイス、ＣＣＤ、ＢＢＤの基礎と応用
Ｊ　　（１９７８−２−２０）近代科学社Ｐ１７〜Ｐ２
７にて開示されているように、電荷結合素子（以下ＣＣ
Ｄと略す）は、Ｍ　ＯＳ　（Ｍｅｔａｌ−Ｏｘｉｄｅ−
５ｉｌｉｃｏｎ）構造のいわゆるＭＯＳキャパシタを連
続的にシリコン基板上に配列し、各々のキャパシタのゲ
ート電極に印加する電圧によりＳｉ／ＳｉＯ２界面近傍
のＳｉ中に電位の井戸（Ｐｏｔｅｎｔｉａｌ　Ｗｅｌｌ
）を形成することで、信号電荷（通常は移動度の大きい
電子が利用される）の転送を順次行うようにしたもので
ある。従って、信号電荷の転送を行う意味で電荷転送素
子（Ｃｈａｒｇｅ　Ｔｒａｎｓｆｅｒ　Ｄｅｖｉｃｅ　
：　ＣＴ　Ｄ　）とも呼称される。

第３図（ａ）　〜（Ｃ）は、従来のＣＯＤにおけるＭＯ
Ｓキャパシタ列の一部断面図をその製造順に従い示して
おり、特にＭＯＳキャパシタのゲート構造およびその製
造法を説明するためのものである。

まず第３図（ａ）に示すように、Ｐ型不純物を含む半導
体基板１上にＭＯＳキャパシタのゲート絶縁膜（ＳｉＯ
□膜）２を熱酸化法で形成する。さらに、その上に、キ
ャパシタのゲート電極形成用のポリシリコン膜をＣＶＤ
法で形成した後、高濃度のＮ型不純物、例えばリンをポ
リシリコン膜中に拡散させ、該ポリシリコン膜（電極）
の抵抗を下げる。

次に、ホトリソ及びエツチング技術を用いて上記ポリシ
リコン膜をパターニングすることにより、第１層目のゲ
ート電極３を複数個所定間隔に形成する。

次に、第１層目のゲート電極３と半導体基板１に挾まれ
た領域以外のゲート絶縁膜２を希弗酸液にて選択的にエ
ツチング除去した後に、第３図（ｂ）に示すように、第
２層目のゲート絶縁膜（ＳｉＯｘ膜）４を熱酸化法にて
全面に形成する。さらにキャパシタの第２層目のゲート
電極形成用のポリシリコン膜５をＣＶＤ法にて全面に形
成した後、高濃度のＮ型不純物を該ポリシリコン膜５中
に拡散させ、第１層目と同様にポリシリコン膜（電極）
の抵抗を下げる。

次に、ホトリソ及びエツチング技術を用いてポリシリコ
ン膜５をバターニングすることにより、第３図（Ｃ）に
示すように、第１層目のゲート電極３と交互に配列され
るように第２層目のゲート電極６を形成する。このとき
、第１層目と第２層目のゲート電極３．６は、電極の両
端においてわずかな重なり部（図中ので示す部分）を有
するようにすることで、ＣＣＤにおける電荷転送が支障
なく達成されるようにする。

以上、第１及び第２層目のゲート電極３．６を形成した
後、順次中間絶縁膜、配線接続用のコンタクト孔、アル
ミ配線層、パッシベーション膜を形成するが、図では省
略した。

このようにして形成された第１層目のゲート電極３．第
２層目のゲート電極６より成るＭＯＳキャパシタが、そ
れぞれ設定されたバイアス条件にて各々駆動されること
で、前述のように半導体基板１中に電位の分布ができ、
信号電荷の転送を行えるわけである。

（発明が解決しようとする課Ｂ） 上記ＣＯＤは、ＣＣＤ型光センサー　遅延線（Ｄｅｌａ
ｙ　１ｉｎｅ）及びＣＣＤフィルター（Ｆｉｌｔｅｒ）
などの信号処理素子、ＣＣＤメモリ等に応用され使用さ
れているが、近年、他のＭＯＳ及びバイポーラ（Ｂｉｐ
ｏｌａｒ　）などの半導体素子と同様にその要求性能と
して、動作速度の高速化が必要になってきた。

ＣＣＤを高速で駆動する場合、その阻害要因を列挙する
と、先ず、信号電荷の転送の面から見た場合、ＭＯＳキ
ャパシタの電極長、チャネル内の電界の強さが挙げられ
る。一般に、ＭＯ５素子でそのゲート下を電子が移動す
る場合、電子の移動時間は（ゲート長：　Ｌ）”／（移
動度二μｅ）・（電位差：■）の関係にあることが知ら
れており、キャパシタのゲート長が短い程、電界の強い
程、より素子の高速化が達成できることがわかる。ＣＯ
Ｄに於てもほぼ同様の議論が出来、高速化のためには前
述のＭＯＳキャパシタより成る転送電極長を短く、又、
転送のためのチャネル電位は、よりその電界が信号電荷
に印加されるようにすることが必要となる。

その手段として、転送電極長はホトリソ及び工ッチング
技術の微細化により、さらに、チャネル電位はキャパシ
タのゲート電極に印加する電圧を高めることにより達成
できるが、一般に、細化は製造装置の加工精度に、ゲー
ト電圧はＣＣＤの使用電圧によっである値に制限される
。

一方、ＣＣＤを駆動する外部回路（例えばＣＣＤドライ
バー）からＣＣＤの高速化を考えた場合、その阻害要因
としては、ＣＣＤを構成するゲート電極周辺に生ずる寄
生のキャパシタ、及びゲート電極自体の抵抗によるＣＣ
Ｄ駆動パルスの遅延が挙げられる。この寄生容量に関し
ては、転送電極長と同様に素子の微細化によりある程度
の改善は可能である。しかしながら、ゲート電極自体の
抵抗は、その材料を変更しない限り低い値にすることは
至難であり、素子が微細化されても、その抵抗値は改善
されないことは周知の事実である。

ここで、従来構造及び製造方法においては、微細化の面
では充分改良が可能であるが、上記ＣＣＤのゲート電極
の抵抗については、前述のごとく、その材料としてポリ
シリコンのみを使用していることから、抵抗値が３０〜
４０Ω１０もあり、高速化に際して改善が望まれていた
。一方、ポリシリコンにおける不純物の同容限界は、例
えばリンの場合〜６Ｅ２０ＣＩｌ−’程度で飽和し、抵
抗値としては上記の値まで低下させる程度が限界とされ
ており、より一層の低抵抗化への改善策は現状の場合期
待できない状態であった。

この発明は、以上述べたＣＣＤのゲート電極部における
抵抗値による駆動パルスの遅延（ひいてはＣＣＤの性能
限界につながる）を改善するため、ゲート電極を低抵抗
化し、高速駆動の可能なＣＣＤ及びその製造方法を提供
することを目的とする。

（課題を解決するための手段） この発明では、従来のポリシリコン膜に加えて高融点金
属シリサイド膜、さらには第２のポリシリコン膜を順次
形成してこれら３層膜（多層導電膜構造）で、ＣＯＤの
第１層目および第２層目のゲート電極を形成する。さら
に、第１層目ゲート電極においては、その側壁に、ＣＶ
Ｄ絶縁膜によるサイドウオールを形成する。

（作　用） 上記この発明においては、ポリシリコン膜に高融点金属
シリサイド膜を追加した多層導電膜構造で第１層目およ
び第２層目ゲート電極を形成したので、これらゲート電
極の抵抗値は従来の〜１／１０になる。

また、下からポリシリコン膜、高融点金属シリサイド膜
、ポリシリコン膜の多層導電膜構造とし、特に高融点金
属シリサイド膜上を第２のポリシリコン膜で覆うことに
より、高融点金属シリサイド膜を使用したことによる問
題点を除去して、多層ゲート電極構造において、各ゲー
ト電極に上述のように高融点金属シリサイド膜を使用す
ることが可能となる。

また、この発明においては、第１層目ゲート電極の側壁
に、ＣＶＤ絶縁膜によるサイドウオールを形成しており
、このサイドウオールも前記高融点金属シリサイド膜使
用上の問題点除去に貢献する。さらに、このサイドウオ
ールは、第１層目と第２層目ゲート電極間の耐圧向上に
役立つ。

（実施例） 以下この発明の一実施例を図面を参照して説明する。

第１図はこの発明のＣＯＤの一実施例を示す断面図であ
る。この図において、１１はＰ型半導体基板であり、こ
の基板１１上に第１層目ゲート絶縁膜１２を挟んで第１
層目ゲート電極１３が複数個所定間隔に形成される。こ
の第１層目ゲート電極１３は、下からポリシリコン膜１
４．高融点金属シリサイド膜１５．ポリシリコン膜１６
の３層膜からなる。この第１層目ゲート電極１３の側壁
には、ＣＶＤ絶縁膜（例えばＳｉｎ、膜または５ｉＪａ
膜など）からなるサイドウオール１７が形成される。さ
らにそのサイドウオール１７の側面、ポリシリコン膜１
６の上面、第１層目ゲート電極間の基板１１表面、すな
わち全面には第２層目ゲート絶縁膜１８が形成される。

そして、この第２層目ゲート絶縁膜１日を挾んで基板１
１上には、前記第１層目ゲート電極１３と交互に配列さ
れるようにして第２層目ゲート電極１９が形成される。

この第２層目ゲート電極１９は、下からポリシリコン膜
２０．高融点金属シリサイド膜２１．ポリシリコン膜２
２の３層膜からなる。

このようなＣＣＤは第２図（ａ）〜（ｄ）（この発明の
製造方法の一実施例）に示すようにして製造される。

まず第２図（ａ）に示すように、Ｐ型半導体基板１１上
にＭＯＳキャパシタの第１層目ゲート絶縁膜１２を形成
する。この第１層目ゲート絶縁膜１２としては、具体的
には、シリコン酸化膜又はシリコン窒化膜を熱酸化ある
いはＣＶＤ法にて形成する。この第１層目及び後述の第
２層目のゲート絶縁膜厚はキャパシタの容量及び膜の耐
圧等により決定されるが、通常１００〜１０００人程度
の厚さで変時。

この第１層目ゲート絶縁膜１２形成後、その上に同第２
図（ａ）に示すように、１０００〜３０００人の第１層
目のポリシリコン膜１４をＣＶＤ法にて形成し、その後
イオン注入又は拡散法により高濃度（〜１０”ｅｌｌ−
３）のＮ型又はＰ型の不純物を第１層目のポリシリコン
膜１４中に拡散させる。このポリシリコン膜１４は、こ
の後で形成する高融点金属シリサイド膜に対する熱スト
レスの緩和材として、さらには従来のＭＯＳキャパシタ
特性におけるシリコン基板との仕事関数差を維持させる
ことで特性変動を防ぐ、あるいは、金属に含まれるＮａ
の汚染を防ぐ、ゲート耐圧の劣化を防止する、といった
種々の役目をする。

この第１層目のポリシリコン膜１４を形成した後、その
上に高融点金属シリサイド膜１５（例えばｗｓｔＸＩ　
ＭｏＳｉｘ＋　１ｔｓＬ、　ＴａＳｉｘなど）を２００
０〜３０００人の厚さで形成する。形成方法としては蒸
着法、スパッタ法、ＣＶＤ法など種々考えられるが、ス
パッタ法又はＣＶＤ法が一般的である。

また、高融点金属シリサイド膜の特徴としては、高温の
熱処理が可能である、抵抗が２０〜１００μΩ・１とポ
リシリコンより〜１桁小さい、などがあるが、その中で
も耐薬品性（主にＩＩＦに対して）、酸化膜質の面から
考えてｔａｓｉｙとＭｏＳｉｘが比較的安定性があり、
半導体製造工程との互換性が高いとされている。

以上の、ポリシリコン膜と高融点金属シリサイド膜の２
層の積層構造によるゲート電極は、通称ポリサイド（Ｐ
ｏｌｙｃｉｄｅ　）ゲート電極構造として使用されてお
り、単体のゲート電極構造としては一般的になりつつあ
り、ＤＲＡＭ等に適用されている。一方、ＣＣＤやＥＦ
ＲＯＭなどのように多層のゲート電極構造を有する半導
体装置においては、多層ゲート電極すべてにこのポリサ
イド構造を実現させた例は未だ出ていないのが現状であ
る。その理由として、高融点金属シリサイド膜の熱スト
レスが大きく、且つシリコンとの密着性に乏しいことか
ら、非常にはがれ易いこと、さらには高融点金属シリサ
イド上に成長させた５ｉｆｔ腹中に金属が拡散し、その
絶縁耐圧が著しく劣化するなどのために、多層ポリサイ
ドゲート電極構造は採りにくいとされているためである
。この発明では、この点に注目して、その解決策として
次の工程を取り入れた。

すなわち、第２図（ａ）に示すように、上述工程でいわ
ゆる従来のポリサイド構造としてのポリシリコン膜１４
と高融点金属シリサイド膜１５を形成した後、さらにそ
の上に厚さ１０００〜３０００人のポリシリコン膜１６
をＣＶＤ法にて形成する。

その後、第１層目のポリシリコン膜１４と同様に、高濃
度のＮ又はＰ型不純物を〜ｌ　Ｑ　”　’　ｅｌｌ　”
　’の濃度で拡散法にてポリシリコン膜１６に拡散させ
、抵抗値を下げてやる。ここで注目したいのは、ＣＶＤ
法と拡散法の処理温度である。ポリシリコン膜１６の形
成においては６００℃程度が、拡散法では８００〜９０
０°Ｃ程度が用いられることから、いわゆる熱酸化とし
て用いられる１０００°Ｃを超える熱処理に較べ熱的な
ストレスを充分抑えることが可能となる。さらにはこの
ポリシリコン膜１６が存在することで、シリコンと密着
性の弱いシリサイド膜１５を保持する、あるいは、これ
以降に続（熱処理でのストレスを緩和する、さらには金
属シリサイド中の不純物の拡散を阻止する、といった利
点が期待できるわけである。しかしながら、以上の利点
に加えて、本方法の一番の目的とするところは、ポリシ
リコン膜１６上の酸化膜を、第２層目のポリサイドゲー
ト電極間の絶縁膜として使用できることにある。従って
、前述のような従来のポリシリサイド上のＳｉ０ｇ膜の
耐圧の弱さ、あるいは金属酸化物の形成、といった欠点
を解決できることとなる。

以上のポリシリコン膜１４．高融点金属シリサイド膜１
５．ポリシリコン膜１６の３層膜を形成した後、通常の
ホトリソ技術及びエツチング技術を用いて該３層膜をパ
ターニングすることにより、第２図０））に示すように
複数の第１層目ゲート電極１３を所定間隔に形成する。

次に、同第２図（ｂ）に示すように、全面に２０００〜
４０００人厚にＣＶＤ絶縁膜（例えばＳｉＯ□又はＳｉ
、Ｎ、膜等、ここでは１例としてＣＶ　Ｄ　−５ｉＯ２
膜とする。）１７ａを堆積させる。

その後、ＲＩＥ（リアクティブイオンエツチング法）に
てＣＶＤ絶縁膜１７ａをエッチバックすることにより、
残存ＣＶＤ絶縁膜１７ａからなるサイドウオール１７を
第２図（Ｃ）に示すごとく第１層目のゲート電極１３の
側壁に形成する。二〇ＣＶ　Ｄ　　Ｓｔｏｗによるサイ
ドウオール１７の目的は、高融点金属シリサイド膜１５
の側壁部を覆い、第１と第２層目のゲート電極間の絶縁
耐圧を上げること、及び高融点金属シリサイド膜１５の
シリコンへの密着性を保持させること、さらには、金属
シリサイド中に含まれる不純物（前述のようにＮａなと
、高融点金属シリサイド膜の製法によってはフッ素Ｆな
ども含まれて特性変動を引き起す）の拡散を阻止するこ
とにある。

次に、同第２図（Ｃ）に示すように、ゲート電極１３下
およびサイドウオール１７下以外の第１層目のゲート絶
縁膜１２をドライ又はウェットエッチ法によりエツチン
グ除去した後、これにより露出した基板１１表面、サイ
ドウオール１７側面、ポリシリコン膜１６の上面、すな
わち全面に第２層目のゲート絶縁膜１８（例えばＳｉ０
ｇ膜、５ｔ１Ｎ４膜）を１００〜１０００人の厚さで形
成する。この第２層目のゲート絶縁膜１８としては、Ｃ
ＣＤの場合には第１層目のゲート電極１３との重なり容
量（寄生成分となる）を減らすために、できるだけ厚い
ことが望ましい。よって、高濃度の不純物を含むポリシ
リコン上に形成されるＳｉＯ□膜の方が、５ｉＪ４膜に
較べて容易に厚くでき、且つ誘電率も小さいことから有
利である。しかし、基本的にはどちらでも利用できる。

上記第２層目のゲート絶縁膜１８を形成後、第２図（Ｃ
）に示すように、その上に、第１層目のゲート電極１３
の各膜と同程度の膜厚、同程度の不純物濃度、同一の製
法にて、ポリシリコン膜２０゜高融点金属シリサイド膜
２１．ポリシリコン膜２２を順次形成する。

その後、このポリシリコン膜２０．高融点金属シリサイ
ド膜２１．ポリシリコン膜２２の３層膜を通常のホトリ
ソおよびエツチング技術でパターニングすることにより
、第２図（５）に示すように、第１層目のゲート電極１
３と交互に配列されるように第２層目ゲート電極１９を
形成する。

この第２層目ゲート電極１９形成後は従来通りの製法に
て中間絶縁膜、コンタクト孔、メタル配線層、バッシベ
ーシッン膜などを図示しないが形成する。

なお、この製法において、第２層目ゲート電極１９の側
壁に、第１層目ゲート電極１３と同様にサイドウオール
を設けることは勿論可能である。

そのサイドウオール形成は、特に第２層目ゲート電極材
料にＣＣＤ周辺のオンチップされたＭＯＳトランジスタ
回路を同時に形成する場合に、トランジスタの信鎖性を
上げる上で役立つ。

さらに、ＣＯＤには、埋込チャネルＣＣＤ（ＢＣＯＤ）
、表面チャネルＣＯＤ　（ＳＣＯＤ）など種々の方式が
あるが、この発明の構造および製法はＣＣＤ全般の構造
および製法に於いて応用可能である。

（発明の効果） 以上詳細に説明したように、この発明によれば、ポリシ
リコン膜に高融点金属シリサイド膜を追加した多層導電
膜構造で第１層目および第２層目ゲート電極を形成した
ので、これらゲート電極の抵抗値を従来の〜１／１０に
下げることができ、高速駆動が可能となる。しかも、下
からポリシリコン膜。

高融点金属シリサイド膜、ポリシリコン膜の多層導電膜
構造とし、特に高融点金属シリサイド膜上を第２のポリ
シリコン膜で覆うことにより、高融点金属シリサイド膜
を使用したことによる問題点を除去して、多層ゲート電
極構造において、各ゲート電極に高融点金属シリサイド
膜を使用することが可能となり、低抵抗化という上述利
点を得ることができ、かつ上述のように高融点金属シリ
サイド膜使用上の問題点を除去して信軌性の高い多層ゲ
ート電極構造を実現できる。また、この発明によれば、
第１層目ゲート電極の側壁にＣＶＤ絶縁膜によるサイド
ウオールを形成したので、高融点金属シリサイド膜使用
上の問題点をより一層良好に除去でき、多層ゲート電極
構造の信鯨性をより向上させることができるとともに、
このサイドウオールにより第１層目と第２層目のゲート
電極間の絶縁耐圧が上がるので、この点からも多層ゲー
ト電極構造の信軌性を向上させることができる。

このように、この発明によれば高速駆動でき、かつ信較
性の高い電荷結合素子が得られる。

【図面の簡単な説明】

第１図はこの発明の電荷結合素子の一実施例を示す断面
図、第２図はこの発明の電荷結合素子の製造方法の一実
施例を示す断面図、第３図は従来の電荷結合素子の製造
方法を示す断面図である。 １１・・・Ｐ型半導体基板、１２・・・第１層目ゲート
絶縁膜、１３・・・第１層ゲート電極、１４・・・ポリ
シリコン膜、１５・・・高融点金属シリサイド膜、１６
・・・ポリシリコン膜、１７・・・サイドウオール、１
８・・・第２層目ゲート絶縁膜、１９・・・第２層目ゲ
ート電極、２０・・・ポリシリコン膜、２１・・・高融
点金属シリサイド膜、２２・・・ポリシリコン膜。 Ｐ型半導体基板 第１層目ゲートｌ！！、縁膜 篤１層目ゲート電極 ポリシリコン膜 高融点金属シリサイド膜 ポリシリコン膜 サイドウオール 第２層目ゲート絶縁膜 第２層目ゲート電極 ポリシリコン膜 高融点金属シリサイド膜 ポリシリコン膜 本発明の構造の 実施例 第 図 本発明の製造方法の 第２図 実施例

Claims (2)

【特許請求の範囲】
1. （１）半導体基板上に第１層目と第２層目のゲート電極
   を交互に配列した電荷結合素子において、第１層目およ
   び第２層目のゲート電極は、ポリシリコン膜−高融点金
   属シリサイド膜−ポリシリコン膜の３層膜にて形成され
   、 かつ第１層目のゲート電極側壁には、ＣＶＤ絶縁膜によ
   るサイドウォールを有することを特徴とする電荷結合素
   子。
2. （２）半導体基板上に第１層目ゲート絶縁膜を形成後、
   ポリシリコン膜、高融点金属シリサイド膜、ポリシリコ
   ン膜を順次形成し、この３層膜をパターニングすること
   により、第１層目のゲート電極を複数個所定間隔で形成
   する工程と、 その後、全面にＣＶＤ絶縁膜を形成後、このＣＶＤ絶縁
   膜を異方性エッチングでエッチングすることにより、残
   存ＣＶＤ絶縁膜からなるサイドウォールを第１層目ゲー
   ト電極の側壁に形成する工程と、 その後、第１層目ゲート電極下およびサイドウォール下
   以外の第１層目ゲート絶縁膜を除去した後、その除去部
   分の基板表面および第１層目ゲート電極最上層のポリシ
   リコン膜上に第２層目ゲート絶縁膜を形成する工程と、 その後、全面にポリシリコン膜、高融点金属シリサイド
   膜、ポリシリコン膜を順次形成後、この３層膜をパター
   ニングすることにより、第１層目ゲート電極と交互に配
   列されるように複数の第２層目ゲート電極を形成する工
   程とを具備してなる電荷結合素子の製造方法。