JPH04279036A - 電荷転送素子の製造方法 - Google Patents
電荷転送素子の製造方法Info
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- JPH04279036A JPH04279036A JP64791A JP64791A JPH04279036A JP H04279036 A JPH04279036 A JP H04279036A JP 64791 A JP64791 A JP 64791A JP 64791 A JP64791 A JP 64791A JP H04279036 A JPH04279036 A JP H04279036A
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- gate
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は高融点金属あるいはその
シリサイドをゲート電極とする電荷転送素子の構造及び
その製造方法に関する。
シリサイドをゲート電極とする電荷転送素子の構造及び
その製造方法に関する。
【０００２】
【従来の技術】従来の電荷転送素子としては、図２（ｂ
）に示すように電荷転送効率を上げるため第１ゲート電
極８と第２ゲート電極９がオーバーラップした構造を持
ちゲート電極にはＳｉプロセスとの整合性を考えポリシ
リコンが用いられているものと、図３に示すように単層
ゲート構造を持ちゲート電極１０ａ、ｂには高融点金属
が用いられているものがある。製造工程としては、前者
はまず図２（ａ）に示すようにＳｉ基板１表面を酸化し
て第１ゲート酸化膜２を形成し、その上に第１ゲート電
極８形成後リフレッシュし第２ゲート酸化を行い、第１
ゲート電極８と重なるように第２ゲート電極９を形成し
て図２（ｂ）に示す構造とする。後者はエッチングによ
り第１ゲート電極１０ａ、第２ゲート電極１０ｂを同時
に形成する。
）に示すように電荷転送効率を上げるため第１ゲート電
極８と第２ゲート電極９がオーバーラップした構造を持
ちゲート電極にはＳｉプロセスとの整合性を考えポリシ
リコンが用いられているものと、図３に示すように単層
ゲート構造を持ちゲート電極１０ａ、ｂには高融点金属
が用いられているものがある。製造工程としては、前者
はまず図２（ａ）に示すようにＳｉ基板１表面を酸化し
て第１ゲート酸化膜２を形成し、その上に第１ゲート電
極８形成後リフレッシュし第２ゲート酸化を行い、第１
ゲート電極８と重なるように第２ゲート電極９を形成し
て図２（ｂ）に示す構造とする。後者はエッチングによ
り第１ゲート電極１０ａ、第２ゲート電極１０ｂを同時
に形成する。
【０００３】
【発明が解決しようとする課題】図２の構造の場合、ポ
リシリコンの配線抵抗の大きさが原因となり高速転送時
に駆動パルスの波形がなまる等の問題が生じる。このこ
とは現在多画素化が進みポリシリコンの配線の長くなっ
ている固体撮像素子に電荷転送素子を用いた場合特に顕
著な問題となる。
リシリコンの配線抵抗の大きさが原因となり高速転送時
に駆動パルスの波形がなまる等の問題が生じる。このこ
とは現在多画素化が進みポリシリコンの配線の長くなっ
ている固体撮像素子に電荷転送素子を用いた場合特に顕
著な問題となる。
【０００４】また、図３の構造の場合隣接するゲート電
極間にギャップが生じるため、電荷転送時その部分のポ
テンシャルにディップが生じ電荷転送効率の劣化を招く
。
極間にギャップが生じるため、電荷転送時その部分のポ
テンシャルにディップが生じ電荷転送効率の劣化を招く
。
【０００５】しかし、図２（ａ）、（ｂ）で説明したよ
うな従来のプロセスを用いてオーバーラップ構造を持つ
高融点金属またはそのシリサイドをゲート電極とする電
荷転送素子を作成した場合、第２ゲート酸化膜形成時、
高融点金属またはそのシリサイドは酸化されやすいため
、第１ゲート電極が酸化され粉状になりゲートとして機
能しないという問題が生じる。
うな従来のプロセスを用いてオーバーラップ構造を持つ
高融点金属またはそのシリサイドをゲート電極とする電
荷転送素子を作成した場合、第２ゲート酸化膜形成時、
高融点金属またはそのシリサイドは酸化されやすいため
、第１ゲート電極が酸化され粉状になりゲートとして機
能しないという問題が生じる。
【０００６】本発明は、第２ゲート酸化膜の膜質を低下
させることなく、かつ第２ゲート酸化膜形成時第１ゲー
ト電極の酸化を抑制し、オーバーラップ構造を持ち高融
点金属またはそのシリサイドをゲート電極とする電荷転
送素子を作成することを目的とする。
させることなく、かつ第２ゲート酸化膜形成時第１ゲー
ト電極の酸化を抑制し、オーバーラップ構造を持ち高融
点金属またはそのシリサイドをゲート電極とする電荷転
送素子を作成することを目的とする。
【０００７】
【課題を解決するための手段】第１ゲート電極上部と側
壁を低温で形成された絶縁膜により覆った後、第２ゲー
ト酸化膜を形成し、その後第２ゲート電極を一部、第１
ゲート電極にオーバーラップさせて形成することにより
上記問題を解決している。
壁を低温で形成された絶縁膜により覆った後、第２ゲー
ト酸化膜を形成し、その後第２ゲート電極を一部、第１
ゲート電極にオーバーラップさせて形成することにより
上記問題を解決している。
【０００８】
【作用】本発明では第１ゲート電極を高温処理する前に
低温で形成された絶縁膜で覆い第１ゲート電極が酸化さ
れることを抑制している。
低温で形成された絶縁膜で覆い第１ゲート電極が酸化さ
れることを抑制している。
【０００９】
【実施例】図１（ｄ）は本発明に係わる電荷転送素子の
構造の一実施例を説明するための断面図である。ゲート
電極３、７は抵抗低減のためタングステンから成り、第
１ゲート電極３は第２ゲート酸化膜６形成時に酸化され
ないよう４５０℃で形成されたＣＶＤ酸化膜４、５ｂで
覆われている。また、第２ゲート電極７は転送効率を上
げるためその一部が酸化膜を介して第１ゲート電極３に
オーバーラップしている。
構造の一実施例を説明するための断面図である。ゲート
電極３、７は抵抗低減のためタングステンから成り、第
１ゲート電極３は第２ゲート酸化膜６形成時に酸化され
ないよう４５０℃で形成されたＣＶＤ酸化膜４、５ｂで
覆われている。また、第２ゲート電極７は転送効率を上
げるためその一部が酸化膜を介して第１ゲート電極３に
オーバーラップしている。
【００１０】ここで、かかる構成の電荷転送素子を作製
する場合について具体的に説明する。まずＳｉ基板１の
表面に熱酸化で第１ゲート酸化膜２を厚さ７００Ａ形成
し、その後第１ゲート膜（タングステン）を厚さ２００
０Ａ、次いでＣＶＤ酸化膜（形成温度４５０℃）を厚さ
２０００Ａを形成しゲート形状３、４にエッチングする
（図１（ａ））。さらにＣＶＤ酸化膜５ａ（形成温度４
５０℃）を厚さ２０００Ａ全面に形成した（図１（ｂ）
）後エッチバックしサイドウォール５ｂを形成する（図
１（ｃ））。その後第２ゲート酸化膜６（ＨＴＯ、形成
温度８５０℃）を厚さ７００Ａ形成し第２ゲート電極７
（タングステン）を一部、第１ゲート電極３（タングス
テン）にオーバーラップさせて厚さ２０００Ａ形成する
。なお、上記タングステンの代わりに他の高融点金属（
Ｍｏ、Ｔｉ等）またはそのシリサイド（ＷＳｉ等）を用
いた場合、またＣＶＤ酸化膜の代わりに他の低温で形成
可能な絶縁膜（プラズマ窒化膜、形成温度３００℃等）
を用いた場合がある。
する場合について具体的に説明する。まずＳｉ基板１の
表面に熱酸化で第１ゲート酸化膜２を厚さ７００Ａ形成
し、その後第１ゲート膜（タングステン）を厚さ２００
０Ａ、次いでＣＶＤ酸化膜（形成温度４５０℃）を厚さ
２０００Ａを形成しゲート形状３、４にエッチングする
（図１（ａ））。さらにＣＶＤ酸化膜５ａ（形成温度４
５０℃）を厚さ２０００Ａ全面に形成した（図１（ｂ）
）後エッチバックしサイドウォール５ｂを形成する（図
１（ｃ））。その後第２ゲート酸化膜６（ＨＴＯ、形成
温度８５０℃）を厚さ７００Ａ形成し第２ゲート電極７
（タングステン）を一部、第１ゲート電極３（タングス
テン）にオーバーラップさせて厚さ２０００Ａ形成する
。なお、上記タングステンの代わりに他の高融点金属（
Ｍｏ、Ｔｉ等）またはそのシリサイド（ＷＳｉ等）を用
いた場合、またＣＶＤ酸化膜の代わりに他の低温で形成
可能な絶縁膜（プラズマ窒化膜、形成温度３００℃等）
を用いた場合がある。
【００１１】
【発明の効果】本発明によれば配線抵抗が小さく、かつ
転送効率の良い電荷転送素子を形成することができる。
転送効率の良い電荷転送素子を形成することができる。
【００１２】また、第２ゲート酸化膜形成時、第２ゲー
ト酸化膜の膜質を低下させることなく高融点金属または
そのシリサイドからなる第１ゲート電極の酸化を抑制す
ることができる。
ト酸化膜の膜質を低下させることなく高融点金属または
そのシリサイドからなる第１ゲート電極の酸化を抑制す
ることができる。
【００１３】また、本発明の方法を用い、第１ゲート電
極上部及び側壁を低温形成の絶縁膜で覆った時点でイオ
ン注入することにより注入イオンがＣＶＤ酸化膜でスト
ップされるので、高融点金属またはそのシリサイドはイ
オン注入時チャネリングを起こすという欠点が抑えられ
、第２ゲート電極下部にセルフアラインでイオン注入す
ることができる。
極上部及び側壁を低温形成の絶縁膜で覆った時点でイオ
ン注入することにより注入イオンがＣＶＤ酸化膜でスト
ップされるので、高融点金属またはそのシリサイドはイ
オン注入時チャネリングを起こすという欠点が抑えられ
、第２ゲート電極下部にセルフアラインでイオン注入す
ることができる。
【図１】本発明の一実施例の工程を示す断面図。
【図２】従来例を示す断面図。
【図３】従来例を示す断面図。
１ 基板
２ 第１ゲート酸化膜（熱酸化膜）
３ 第１ゲート電極（タングステン）４ ５ａ、５
ｂ、ＣＶＤ酸化膜 ６ 第２ゲート酸化膜（ＨＴＯ）
ｂ、ＣＶＤ酸化膜 ６ 第２ゲート酸化膜（ＨＴＯ）
Claims (2)
- 【請求項１】 隣接するゲート電極の一部が絶縁膜を
介してオーバーラップしている構造を持つ電荷転送素子
において、ゲート電極が高融点金属あるいはそのシリサ
イドから成ることを特徴とする電荷転送素子。 - 【請求項２】 表面に酸化膜が形成された基板上に高
融点金属またはそのシリサイドから成る膜を形成し、そ
の上層に絶縁膜を低温で形成する工程と、前記高融点金
属またはそのシリサイドから成る膜とその上層の絶縁膜
をゲート形状にパターニングする工程と、全面に絶縁膜
を低温で形成しエッチバックする事によりゲート電極側
壁にサイドウォールを形成する工程と、第２ゲート酸化
膜を形成する工程と、第２ゲート酸化膜上に高融点金属
またはそのシリサイドから成る第２ゲート電極を第１ゲ
ート電極にオーバーラップさせて形成する工程とを有す
ることを特徴とする電荷転送素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3000647A JP2817404B2 (ja) | 1991-01-08 | 1991-01-08 | 電荷転送素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3000647A JP2817404B2 (ja) | 1991-01-08 | 1991-01-08 | 電荷転送素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04279036A true JPH04279036A (ja) | 1992-10-05 |
| JP2817404B2 JP2817404B2 (ja) | 1998-10-30 |
Family
ID=11479500
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3000647A Expired - Lifetime JP2817404B2 (ja) | 1991-01-08 | 1991-01-08 | 電荷転送素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2817404B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7098066B2 (en) | 2002-02-01 | 2006-08-29 | Matsushita Electric Industrial Co., Ltd. | Charge coupled device producing method |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS547864A (en) * | 1977-06-21 | 1979-01-20 | Toshiba Corp | Manufacture for semiconductor device |
| JPS5660033A (en) * | 1979-10-22 | 1981-05-23 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Manufacture of semiconductor device |
| JPS57204165A (en) * | 1981-06-09 | 1982-12-14 | Sanyo Electric Co Ltd | Manufacture of charge coupling element |
| JPH03248538A (ja) * | 1990-02-27 | 1991-11-06 | Oki Electric Ind Co Ltd | 電荷結合素子及びその製造方法 |
-
1991
- 1991-01-08 JP JP3000647A patent/JP2817404B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS547864A (en) * | 1977-06-21 | 1979-01-20 | Toshiba Corp | Manufacture for semiconductor device |
| JPS5660033A (en) * | 1979-10-22 | 1981-05-23 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Manufacture of semiconductor device |
| JPS57204165A (en) * | 1981-06-09 | 1982-12-14 | Sanyo Electric Co Ltd | Manufacture of charge coupling element |
| JPH03248538A (ja) * | 1990-02-27 | 1991-11-06 | Oki Electric Ind Co Ltd | 電荷結合素子及びその製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7098066B2 (en) | 2002-02-01 | 2006-08-29 | Matsushita Electric Industrial Co., Ltd. | Charge coupled device producing method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2817404B2 (ja) | 1998-10-30 |
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