JPH04348568A - 半導体集積回路装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に、紫外線消去型又は電気的消去型不揮発性記
憶回路及びアナログ用容量素子を同一半導体基体に搭載
した半導体集積回路装置に適用して有効な技術に関する
ものである。

【０００２】

【従来の技術】通信分野で使用される半導体デバイスに
、紫外線消去型不揮発性記憶回路（ＥＰＲＯＭ：Ｅｒａ
ｓａｂｌｅ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｒｅａｄ　Ｏ
ｎｌｙ　Ｍｅｍｏｒｙ）及び高精度のアナログ・ディジ
タル（Ａ／Ｄ）変換器を同一半導体基板に搭載するマイ
クロプロセッサがある。この種のマイクロプロセッサに
ついては例えばアイ　イー　ディー　エム８９−４１３
（ＩＥＤＭ８９−４１３）において論じられている。

【０００３】前述のＥＰＲＯＭの１［ｂｉｔ　］の情報
を記憶するメモリセルは、電荷蓄積用ゲート電極（フロ
ーティングゲート電極）、制御用ゲート電極（コントロ
ールゲート電極）、ソース領域及びドレイン領域を主体
として構成される。電荷蓄積ゲート電極は製造プロセス
において第１層目の多結晶珪素膜で形成される。制御用
ゲート電極は製造プロセスにおいて第２層目の多結晶珪
素膜、若しくは多結晶珪素膜及びその上層に高融点金属
珪化膜を積層した積層膜で形成される。

【０００４】一方、アナログ・ディジタル変換器は高精
度の容量素子が必要とされる。この容量素子は下層電極
、誘電体膜、上層電極の夫々を順次積層した積層構造（
スタックド構造）で構成される。容量素子は、マイクロ
プロセッサの製造プロセスの工程数を削減するため、Ｅ
ＰＲＯＭの製造プロセスの一部を利用して形成される。 つまり、容量素子の下層電極は電界効果トランジスタの
電荷蓄積用ゲート電極と同一製造工程で形成され、上層
電極は制御用ゲート電極と同一製造工程で形成される。 誘電体膜は、電荷蓄積用ゲート電極と制御用ゲート電極
との間に形成されるゲート絶縁膜を形成する工程が利用
され、このゲート絶縁膜と同一製造工程で形成される。

【０００５】このスタックド構造で構成される容量素子
は、電圧が印加されると、多結晶珪素膜の誘電体膜との
界面近傍に蓄積層及び空乏層が発生し、容量値が変化す
るが、電圧の印加の方向が反転されると、同様に容量値
が変化し、総合的には容量値の変化分が相殺し合うので
、電圧係数が小さく、高精度が得られる。半導体基板の
表面上に誘電体膜、金属の夫々を積層した所謂ＭＯＳ容
量素子、多結晶珪素膜、誘電体膜、金属の夫々を順次積
層した容量素子のいずれも、電圧の印加の方向を変えて
も容量値の変化分を相殺する機能が少なく、アナログ・
ディジタル変換器で使用される容量素子としては適して
いない。

【０００６】

【発明が解決しようとする課題】（１）前記マイクロプ
ロセッサに搭載されるＥＰＲＯＭは高集積化の要求及び
高速動作化の要求に基づいてシュリンク化されるととも
に、アナログ・ディジタル変換器はより一層の高精度化
が要求される。前記アナログ・ディジタル変換器は、容
量素子の電圧係数を小さくすれば、精度を向上できる。 前記容量素子は、下層電極、上層電極の夫々の多結晶珪
素膜中に導入されるリン濃度を高め、金属に近づければ
、蓄積層及び空乏層の発生を抑え、電圧係数を小さくで
きる。

【０００７】ところが、メモリセルの電界効果トランジ
スタの電荷蓄積用ゲート電極と制御用ゲート電極との間
のゲート絶縁膜は、緻密かつ良質が要求され、電荷蓄積
用ゲート電極（多結晶珪素膜）の表面に熱酸化法を施し
た酸化珪素膜で形成され、容量素子の誘電体膜は同様に
下層電極の表面に形成された酸化珪素膜で形成される。 この多結晶珪素膜の表面に成長させた酸化珪素膜は多結
晶珪素膜に導入されるリン濃度が高くなるとリーク特性
が劣化するので、メモリセルである電界効果トランジス
タ、容量素子のいずれの特性もが劣化する。

【０００８】このような弊害を解決するには、第１層目
の多結晶珪素膜つまりメモリセルの電界効果トランジス
タの電荷蓄積用ゲート電極、容量素子の下層電極の夫々
に導入されるリン濃度を少なくせざるおえない。しかし
ながら、この結果、特に、容量素子は、下層電極、上層
電極の夫々の多結晶珪素膜に導入されるリン濃度に差を
生じ、容量値の変化分の相殺効果が低下するので、高精
度化を図れない。

【０００９】（２）また、前記容量素子の電圧係数を小
さくする技術として、誘電体膜を厚膜化する技術が有効
である。しかしながら、容量素子の誘電体膜は、前述の
ように、メモリセルである電界効果トランジスタのゲー
ト絶縁膜と同一製造工程で形成され、このゲート絶縁膜
はシュリンク化で情報書込み特性を高める（維持する）
ために薄膜化の傾向にあるので、厚膜化できない。

【００１０】（３）また、前記容量素子の誘電体膜の厚
膜化を図る技術手段として、メモリセルである電界効果
トランジスタのゲート絶縁膜、容量素子の誘電体膜の夫
々を別々の製造工程で形成する技術が有効である。しか
しながら、前記誘電体膜を形成する工程に相当する分、
マイクロプロセッサの製造プロセスの工程数が単純に増
加する。

【００１１】（４）また、容量素子の電圧係数を単純に
小さくする技術として、容量素子の下層電極、上層電極
のいずれをも金属で形成する技術が有効である。例えば
、メモリセルである電界効果トランジスタの制御用ゲー
ト電極を例えばＷＳｉ２　膜からなる金属で形成し、こ
の製造工程を利用し、容量素子の下層電極をＷＳｉ２　
膜からなる金属で形成する。そして、メモリセルに接続
されるデータ線は例えばアルミニウム膜からなる金属で
形成されるので、この製造工程を利用し、容量素子の上
層電極をアルミニウム膜からなる金属で形成する。しか
しながら、この技術においても、容量素子の誘電体膜は
メモリセルである電界効果トランジスタのゲート絶縁膜
を形成する工程と別の工程で形成されるので、マイクロ
プロセッサの製造プロセスの工程数が増加する。

【００１２】さらに、前記容量素子の下層電極がＷＳｉ
２　膜で形成される場合、この下層電極と上層電極との
間の層間絶縁膜に形成される開口（誘電体膜を形成する
部分）をエッチング特にドライエッチングで形成すると
、エッチングダメージに基づき、下層電極が剥離する。

【００１３】本発明の目的は、不揮発性記憶回路及びア
ナログ用容量素子を有する半導体集積回路装置において
、前記不揮発性記憶回路の高集積化を図るとともに、前
記アナログ用容量素子の高精度化を図ることが可能な技
術を提供することにある。

【００１４】本発明の他の目的は、不揮発性記憶回路及
びアナログ用容量素子を有する半導体集積回路装置にお
いて、製造プロセスの工程数を低減するとともに、前記
不揮発性記憶回路、アナログ用容量素子の夫々の特性の
最適化を図ることが可能な技術を提供することにある。

【００１５】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。

【００１６】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば下
記のとおりである。

【００１７】（１）電荷蓄積用ゲート電極及び制御用ゲ
ート電極を有する電界効果トランジスタでメモリセルが
構成される紫外線消去型又は電気的消去型不揮発性記憶
回路、アナログ用容量素子の夫々を同一半導体基体に搭
載する半導体集積回路装置において、前記不揮発性記憶
回路のメモリセルの電界効果トランジスタのドレイン領
域又はソース領域に、電荷蓄積用ゲート電極、制御用ゲ
ート電極のいずれかに対して自己整合で一部が接続され
、かつ制御用ゲート電極上に絶縁層を介在して他部が延
在し、しかもゲート材で形成される中間導電層を介在し
、データ線又はソース線が電気的に接続され、前記アナ
ログ用容量素子が、前記メモリセルの電界効果トランジ
スタの電荷蓄積用ゲート電極若しくは制御用ゲート電極
と同一導電層で形成される下層電極、前記制御用ゲート
電極と中間導電層との間の絶縁層と同一絶縁層で形成さ
れる誘電体膜、前記中間導電層と同一導電層で形成され
る上層電極の夫々を順次積層した、積層構造で構成され
る。

【００１８】（２）電荷蓄積用ゲート電極及び制御用ゲ
ート電極を有する電界効果トランジスタでメモリセルが
構成される紫外線消去型又は電気的消去型不揮発性記憶
回路、アナログ用容量素子の夫々を同一半導体基体に搭
載する半導体集積回路装置の製造方法において、前記不
揮発性記憶回路のメモリセルの電界効果トランジスタの
電荷蓄積用ゲート電極、制御用ゲート電極、ソース領域
及びドレイン領域を形成するとともに、前記電荷蓄積用
ゲート電極、制御用ゲート電極のいずれかを形成する工
程と同一工程で、前記アナログ用容量素子の下層電極を
形成する工程と、前記メモリセルの電界効果トランジス
タの少なくとも電荷蓄積用ゲート電極及び制御用ゲート
電極上を被覆する絶縁層を形成するとともに、この絶縁
層を形成する工程と同一工程で、前記アナログ用容量素
子の下層電極上に誘電体膜を形成する工程と、前記メモ
リセルの電界効果トランジスタのドレイン領域又はソー
ス領域に、電荷蓄積用ゲート電極、制御用ゲート電極の
いずれかに対して自己整合で一部が接続され、かつ制御
用ゲート電極上に絶縁層を介在して他部が延在し、しか
もゲート材で形成される中間導電層を形成するとともに
、この中間導電層を形成する工程と同一工程で、前記ア
ナログ用容量素子の下層電極上に前記誘電体膜を介在し
て上層電極を形成する工程とを備える。

【００１９】

【作用】上述した手段（１）によれば、前記不揮発性記
憶回路のメモリセルである電界効果トランジスタのドレ
イン領域又はソース領域に接続されるデータ線又はソー
ス線と電荷蓄積用ゲート電極、制御用ゲート電極のいず
れかとの間の離隔寸法（製造プロセス上のマスク合せ余
裕寸法）を中間導電層（ｐａｄ−ｐｏｌｙＳｉ構造）の
採用により低減し、メモリセルの占有面積を縮小できる
ので、不揮発性記憶回路の高集積化を図れるとともに、
前記アナログ用容量素子の誘電体膜が、前記メモリセル
の電荷蓄積用ゲート電極と制御用ゲート電極との間のゲ
ート絶縁膜と別の層に設定され、このメモリセルの情報
書込み特性に対して独立に前記ゲート絶縁膜に比べて厚
い膜厚に設定できるので、このアナログ用容量素子の電
圧係数を小さくし、容量値の変動を低減でき、アナログ
用容量素子の高精度化を図ることができる。このアナロ
グ用容量素子の高精度化は、アナログ用容量素子の占有
面積を縮小でき、このアナログ用容量素子の高集積化を
図れる。

【００２０】上述した手段（２）によれば、前記不揮発
性記憶回路のメモリセルの電界効果トランジスタの電荷
蓄積用ゲート電極、制御用ゲート電極のいずれかを形成
する工程で、アナログ用容量素子の下層電極を形成でき
、前記電界効果トランジスタのドレイン領域又はソース
領域に接続される中間導電層及びそれと制御用ゲート電
極とを分離する絶縁層を形成する工程で、アナログ用容
量素子の上層電極及び誘電体膜を形成できるので、この
アナログ用容量素子の形成工程に相当する分、半導体集
積回路装置の製造プロセスの工程数を低減できるととも
に、前記アナログ用容量素子の誘電体膜を形成する工程
が、メモリセルの電界効果トランジスタの電荷蓄積用ゲ
ート電極と制御用ゲート電極との間に形成されるゲート
絶縁膜に対して独立に形成できかつ厚い膜厚で形成でき
るので、前記メモリセル、アナログ用容量素子の夫々の
特性の最適化が図れる。

【００２１】以下、本発明の構成について、ＥＰＲＯＭ
及びアナログ・ディジタル変換器を搭載するマイクロプ
ロセッサ（半導体集積回路装置）に本発明を適用した、
一実施例とともに説明する。

【００２２】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。

【００２３】

【実施例】本発明の一実施例であるＥＰＲＯＭ及びアナ
ログ・ディジタル変換器を搭載するマイクロプロセッサ
を図１（要部断面図）で示す。

【００２４】図１に示すように、マイクロプロセッサ（
半導体集積回路装置）はＥＰＲＯＭ及びアナログ・ディ
ジタル変換器を搭載する。このマイクロプロセッサは単
結晶珪素からなるｐ−　型半導体基板１を主体に構成さ
れる。前記ＥＰＲＯＭ（横型構造）の１［ｂｉｔ　］の
情報を記憶するメモリセルＱｍは図１中左側に示し、ア
ナログ・ディジタル変換器（Ａ／Ｄ変換器）を構成する
アナログ用容量素子Ｃは同図１中右側に示す。

【００２５】前記ＥＰＲＯＭのメモリセルＱｍは、素子
分離絶縁膜（フィールド絶縁膜）２及びｐ型チャネルス
トッパ領域３で周囲を囲まれ規定された活性領域内にお
いて、ｐ−　型半導体基板１（又はウエル領域でもよい
）の主面に構成される。つまり、メモリセルＱｍは、チ
ャネル形成領域（ｐ−　型半導体基板１）、ゲート絶縁
膜４、６、電荷蓄積用ゲート電極５、制御用ゲート電極
７、ソース領域及びドレイン領域である一対のｎ＋　型
半導体領域９を主体に構成される。つまり、このメモリ
セルＱｍは基本的に電荷蓄積用ゲート電極５を有する電
界効果トランジスタで構成される。メモリセルＱｍは、
この構造に限定されないが、ソース領域、ドレイン領域
のいずれかのｎ＋　型半導体領域９のチャネル形成領域
側が低い不純物濃度に設定され、ＬＤＤ（Ｌｉｇｈｔｌ
ｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）構造で構成される。

【００２６】前記メモリセルＱｍのゲート絶縁膜４は例
えばｐ−　型半導体基板１の主面を熱酸化法で酸化して
形成した酸化珪素膜で形成される。

【００２７】電荷蓄積用ゲート電極５は、製造プロセス
における第１層目ゲート材形成工程において形成され、
例えば多結晶珪素膜で形成される。この多結晶珪素膜は
抵抗値を低減する目的で例えばｎ型不純物としてのリン
が導入される。

【００２８】ゲート絶縁膜６は例えば電荷蓄積用ゲート
電極（多結晶珪素膜）５の表面を熱酸化法で酸化して形
成した酸化珪素膜で形成される。

【００２９】制御用ゲート電極７は、製造プロセスにお
ける第２層目ゲート材形成工程において形成され、例え
ば多結晶珪素膜で形成される。この多結晶珪素膜は同様
に抵抗値を低減する目的で例えばｎ型不純物としてのリ
ンが導入される。また、制御用ゲート電極７は、ＥＰＲ
ＯＭの情報読出し動作速度の高速化を図る目的を主体に
、高融点金属膜若しくは高融点金属珪化膜の単層構造、
又は多結晶珪素膜上に高融点金属膜若しくは高融点金属
珪化膜を積層した積層構造で形成してもよい。

【００３０】このメモリセルＱｍのドレイン領域に相当
するｎ＋　型半導体領域９には中間導電層（ｐａｄ−ｐ
ｏｌｙＳｉ構造）１２を介在してデータ線１５が電気的
に接続される。メモリセルＱｍのソース領域に相当する
ｎ＋　型半導体領域９にはそれに一体に構成されるソー
ス線が電気的に接続される。

【００３１】前記中間導電層１２は、その一部（中央部
分）が電荷蓄積用ゲート電極５及び制御用ゲート電極７
に対して自己整合でドレイン領域に電気的に接続され、
他端部（周辺部分）が制御用ゲート電極７の上部に重な
りかつ延在する。この中間導電層１２の一部は、電荷蓄
積用ゲート電極５及び制御用ゲート電極７の側壁にそれ
らに対して自己整合で形成されるサイドウォールスペー
サ８で周囲を規定された領域内において、前記サイドウ
ォールスペーサ８上及び制御用ゲート電極７の表面上を
被覆する絶縁層１０に形成された接続孔１１を通して、
ドレイン領域に接続される。中間導電層１２の他端部は
前記絶縁層１０の表面上に延在する。

【００３２】中間導電層１２の一部はドレイン領域に自
己整合で接続されるので、この中間導電層１２、データ
線１５の夫々の接続に際し、ドレイン領域とデータ線１
５との間に製造プロセス上のマスク合せずれが発生して
も、このドレイン領域とデータ線１５との接続が見かけ
上自己整合で行われる。この結果、メモリセルＱｍであ
る電界効果トランジスタの電荷蓄積用ゲート電極５、制
御用ゲート電極７の夫々とデータ線１５との間のマスク
合せ余裕寸法を廃止し、このマスク合せ余裕寸法に相当
する分、メモリセルＱｍの占有面積を縮小できる。

【００３３】前記中間導電層１２は、製造工程における
第３層目ゲート材形成工程において形成され、例えば多
結晶珪素膜で形成される。この多結晶珪素膜は抵抗値を
低減する目的で例えばｎ型不純物としてのリンが導入さ
れる。

【００３４】前記絶縁層１０は、ＥＰＲＯＭのメモリセ
ルアレイ内においては、基本的にメモリセルＱｍの制御
用ゲート電極７と中間導電層１２との間を絶縁する目的
で構成される。絶縁層１０は、後述するアナログ用容量
素子Ｃの誘電体膜（１０）としても使用されるので、酸
化珪素膜、窒化珪素膜、タンタルオキサイド膜若しくは
オキシナイトライド膜の単層構造、又は少なくともそれ
らのうち２つの膜を積層した積層構造で構成してもよい
。

【００３５】前記データ線１５は、層間絶縁膜１３上に
延在し、この層間絶縁膜１３に形成された接続孔１４を
通して、中間導電層１２に接続される。データ線１５は
、例えばアルミニウム膜若しくはアルミニウム合金膜の
いずれかの単層構造、又はバリアメタル膜とアルミニウ
ム膜若しくはアルミニウム合金膜とを積層した積層構造
で構成してもよい。

【００３６】前記アナログ・ディジタル変換器のアナロ
グ用容量素子Ｃは、素子分離絶縁膜２上において、下層
電極７、誘電体膜１０、上層電極１２の夫々を順次積層
したスタックド構造で構成される。

【００３７】前記アナログ用容量素子Ｃの下層電極７は
ＥＰＲＯＭのメモリセルＱｍである電界効果トランジス
タの制御用ゲート電極７と同一導電層つまり多結晶珪素
膜等のゲート材で形成される。

【００３８】誘電体膜１０は、前記下層電極７の表面上
に形成され、前記メモリセルＱｍの制御用ゲート電極７
と中間導電層１２との間に形成される絶縁層１０と同一
絶縁層で形成される。

【００３９】上層電極１２は、前記下層電極７の表面上
に誘電体膜１０を介在して形成され、メモリセルＱｍの
ドレイン領域、データ線１５との間に形成される中間導
電層１２と同一導電層つまり多結晶珪素膜等のゲート材
で形成される。

【００４０】このアナログ用容量素子Ｃの下層電極７は
上層電極１２が配置されない領域において配線１５に接
続され、上層電極１２は同様に配線１５に接続される。 これらの配線１５はメモリセルＱｍのドレイン領域に接
続されるデータ線１５と同一導電層で形成される。

【００４１】次に、前記マイクロプロセッサの製造方法
について、図２乃至図４（各製造工程毎に示す要部断面
図）を使用し、簡単に説明する。

【００４２】まず、図２に示すように、ｐ−　型半導体
基板１の主面のＥＰＲＯＭの領域において、電界効果ト
ランジスタからなるメモリセルＱｍを形成するとともに
、アナログ・ディタル変換器の領域において、アナログ
用容量素子Ｃの下層電極７を形成する。

【００４３】前記メモリセルＱｍは、ゲート絶縁膜４、
電荷蓄積用ゲート電極５、ゲート絶縁膜６、制御用ゲー
ト電極７、サイドウォールスペーサ８、ソース領域及ド
レイン領域である一対のｎ＋　型半導体領域９の夫々を
順次形成することで形成される。このメモリセルＱｍの
電荷蓄積用ゲート電極５、制御用ゲート電極７の夫々の
間に形成されるゲート絶縁膜６は、電荷蓄積用ゲート電
極（多結晶珪素膜）５の表面に熱酸化処理を施して形成
される酸化珪素膜で形成され、例えば、情報書込み特性
を向上する目的で２０〜３５［ｎｍ］程度の薄い膜厚で
形成される。

【００４４】アナログ用容量素子Ｃの下層電極７は前記
メモリセルＱｍの制御用ゲート電極７と同一製造工程で
形成される。また、下層電極７はメモリセルＱｍの電荷
蓄積用ゲート電極５と同一製造工程で形成してもよい。

【００４５】また、前記サイドウォールスペーサ８は、
例えば少なくとも制御用ゲート電極７上を含む全域にＣ
ＶＤ法で酸化珪素膜を堆積し、この堆積された膜厚に相
当する分、酸化珪素膜の全域に異方性エッチングを施す
ことで形成される。このサイドウォールスペーサ８は、
メモリセルＱｍの電荷蓄積用ゲート電極５、制御用ゲー
ト電極７の夫々の側壁にいずれに対しても自己整合で形
成される。

【００４６】次に、図３に示すように、ＥＰＲＯＭの領
域において、メモリセルＱｍの制御用ゲート電極７上及
びサイドウォールスペーサ８上を含む領域に絶縁層１０
を形成するとともに、アナログ・ディジタル変換器の領
域において、下層電極７の表面上を含む領域に誘電体膜
１０を形成する。このＥＰＲＯＭの領域の絶縁層１０、
アナログ・ディジタル変換器の領域の誘電体膜１０の夫
々は、同一絶縁層において形成され、例えば熱酸化法で
形成した若しくは低圧ＣＶＤ法で堆積した酸化珪素膜で
形成される。

【００４７】前記絶縁層１０はメモリセルＱｍの制御用
ゲート電極７と後に形成される中間導電層１２との間の
絶縁分離を主目的として形成され、誘電体膜１０はアナ
ログ用容量素子Ｃの電圧係数を小さくすることを主目的
として形成される。しかも、絶縁層１０、誘電体膜１０
の夫々は、メモリセルＱｍのゲート絶縁膜６に対して別
の工程で独立な条件下において形成されるので、厚い膜
厚で形成できる。例えば、絶縁層１０、誘電体膜１０の
夫々は４０〜１００［ｎｍ］の厚い膜厚で形成される。

【００４８】次に、図４に示すように、ＥＰＲＯＭの領
域のメモリセルＱｍのドレイン領域に相当するｎ＋　型
半導体領域９上において、絶縁層１０に接続孔１１を形
成し、この接続孔１１を通してｎ＋　型半導体領域９の
表面に接続される中間導電層１２を絶縁層１０上に形成
する。この工程のうち、前記中間導電層１２を形成する
工程と同一製造工程で、アナログ・ディジタル変換器の
領域のアナログ用容量素子Ｃの下層電極７上において、
上層電極１２を形成する。この上層電極１２を形成する
工程により、スタックド構造のアナログ用容量素子Ｃは
完成する。

【００４９】次に、層間絶縁膜１３を形成し、この後、
前述の図１に示すように、層間絶縁膜１３のＥＰＲＯＭ
の領域に接続孔１４を形成し、データ線１５を形成する
とともに、層間絶縁膜１３のアナログ用容量素子Ｃの領
域に接続孔１４を形成し、配線１５を形成する。

【００５０】前記アナログ用容量素子Ｃの上層電極１２
、配線１５の夫々を接続する接続孔１４は、上層電極１
２の平面々積に比べてそのうちの一部を占有する小さい
面積で形成されるので、例えば上層電極１２をＷＳｉ２
　膜等の高融点金属珪化膜で形成した場合、接続孔１４
を形成する際に使用するドライエッチングのエッチング
ダメージが発生しても、この上層電極１２の剥離には至
らない。

【００５１】これら一連の製造工程を施すことにより、
本実施例のマイクロプロセッサは完成する。

【００５２】このように、電荷蓄積用ゲート電極５及び
制御用ゲート電極７を有する電界効果トランジスタでメ
モリセルＱｍが構成されるＥＰＲＯＭ、アナログ用容量
素子Ｃの夫々を同一のｐ−　型半導体基板１に搭載する
マイクロプロセッサにおいて、前記ＥＰＲＯＭのメモリ
セルＱｍの電界効果トランジスタのドレイン領域（ｎ＋
型半導体領域９）に、電荷蓄積用ゲート電極５、制御用
ゲート電極７のいずれかに対して自己整合で一部が接続
され、かつ制御用ゲート電極７上に絶縁層１０を介在し
て他部が延在し、しかもゲート材で形成される中間導電
層１２を介在し、データ線１５が電気的に接続され、前
記アナログ用容量素子Ｃが、前記メモリセルＱｍの電界
効果トランジスタの制御用ゲート電極７と同一導電層で
形成される下層電極７、前記制御用ゲート電極７と中間
導電層１２との間の絶縁層１０と同一絶縁層で形成され
る誘電体膜１０、前記中間導電層１２と同一導電層で形
成される上層電極１２の夫々を順次積層した、スタック
ド構造で構成される。この構成により、前記ＥＰＲＯＭ
のメモリセルＱｍである電界効果トランジスタのドレイ
ン領域に接続されるデータ線１５と電荷蓄積用ゲート電
極５、制御用ゲート電極７のいずれかとの間の離隔寸法
（製造プロセス上のマスク合せ余裕寸法）を中間導電層
（ｐａｄ−ｐｏｌｙＳｉ構造）１２の採用により低減し
、メモリセルＱｍの占有面積を縮小できるので、ＥＰＲ
ＯＭの高集積化を図れるとともに、前記アナログ用容量
素子Ｃの誘電体膜１０が、前記メモリセルＱｍの電荷蓄
積用ゲート電極５と制御用ゲート電極７との間のゲート
絶縁膜６と別の層に設定され、このメモリセルＱｍの情
報書込み特性に対して独立に前記ゲート絶縁膜６に比べ
て厚い膜厚に設定できるので、このアナログ用容量素子
Ｃの電圧係数を小さくし、容量値の変動を低減でき、ア
ナログ用容量素子Ｃの高精度化を図ることができる。こ
のアナログ用容量素子Ｃの高精度化は、アナログ用容量
素子Ｃの占有面積を縮小でき、このアナログ用容量素子
Ｃの高集積化を図れる。

【００５３】また、前記マイクロプロセッサの製造方法
において、前記ＥＰＲＯＭのメモリセルＱｍの電界効果
トランジスタの電荷蓄積用ゲート電極５、制御用ゲート
電極７、ソース領域及びドレイン領域（ｎ＋　型半導体
領域９）を形成するとともに、前記制御用ゲート電極７
を形成する工程と同一工程で、前記アナログ用容量素子
Ｃの下層電極７を形成する工程と、前記メモリセルＱｍ
の電界効果トランジスタの少なくとも制御用ゲート電極
７上を被覆する絶縁層１０を形成するとともに、この絶
縁層１０を形成する工程と同一工程で、前記アナログ用
容量素子Ｃの下層電極７上に誘電体膜１０を形成する工
程と、前記メモリセルＱｍの電界効果トランジスタのド
レイン領域に、制御用ゲート電極７に対して自己整合で
一部が接続され、かつ制御用ゲート電極７上に絶縁層１
０を介在して他部が延在し、しかもゲート材で形成され
る中間導電層１２を形成するとともに、この中間導電層
１２を形成する工程と同一工程で、前記アナログ用容量
素子Ｃの下層電極７上に前記誘電体膜１０を介在して上
層電極１２を形成する工程とを備える。この構成により
、前記ＥＰＲＯＭのメモリセルＱｍの電界効果トランジ
スタの制御用ゲート電極７を形成する工程で、アナログ
用容量素子Ｃの下層電極７を形成でき、前記電界効果ト
ランジスタのドレイン領域に接続される中間導電層１２
及びそれと制御用ゲート電極７とを分離する絶縁層１０
を形成する工程で、アナログ用容量素子Ｃの上層電極１
２及び誘電体膜１０を形成できるので、このアナログ用
容量素子Ｃの形成工程に相当する分、マイクロプロセッ
サの製造プロセスの工程数を低減できるとともに、前記
アナログ用容量素子Ｃの誘電体膜１０を形成する工程が
、メモリセルＱｍの電界効果トランジスタの電荷蓄積用
ゲート電極５と制御用ゲート電極７との間に形成される
ゲート絶縁膜６に対して独立に形成できかつ厚い膜厚で
形成できるので、前記メモリセルＱｍ、アナログ用容量
素子Ｃの夫々の特性の最適化が図れる。

【００５４】以上、本発明者によってなされた発明を、
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論である
。

【００５５】例えば、本発明は、ＥＰＲＯＭに変えて、
電気的消去型不揮発性記憶回路（ＥＥＰＲＯＭ：Ｅｌｅ
ｃｔｒｉｃａｌｌｙ　Ｅｒａｓａｂｌｅ　Ｐｒｏｇｒａ
ｍｍａｂｌｅ　Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）及
び容量素子を搭載する半導体集積回路装置に適用できる
。

【００５６】また、本発明は、メモリセルである電界効
果トランジスタのソース領域に中間導電層を介在してソ
ース線が接続されるＥＰＲＯＭを搭載する半導体集積回
路装置に適用できる。

【００５７】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。

【００５８】不揮発性記憶回路及びアナログ用容量素子
を有する半導体集積回路装置において、前記不揮発性記
憶回路の高集積化を図れ、かつ前記アナログ用容量素子
の高精度化を図れる。

【００５９】不揮発性記憶回路及びアナログ用容量素子
を有する半導体集積回路装置において、製造プロセスの
工程数を低減でき、前記不揮発性記憶回路、アナログ用
容量素子の夫々の特性の最適化を図れる。

【図面の簡単な説明】

【図１】本発明の一実施例であるＥＰＲＯＭ及びアナロ
グ・ディジタル変換器を搭載するマイクロプロセッサの
要部断面図。

【図２】前記マイクロプロセッサの製造方法を説明する
第１工程での要部断面図。

【図３】第２工程での要部断面図。

【図４】第３工程での要部断面図。

【符号の説明】

１…半導体基板、４，６…ゲート絶縁膜、５…電荷蓄積
用ゲート電極、７…制御用ゲート電極又は下層電極、１
０…絶縁層又は誘電体膜、１２…中間導電層又は上層電
極、１５…データ線又は配線、Ｑｍ…メモリセル、Ｃ…
アナログ用容量素子。

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　電荷蓄積用ゲート電極及び制御用ゲー
   ト電極を有する電界効果トランジスタでメモリセルが構
   成される紫外線消去型又は電気的消去型不揮発性記憶回
   路、アナログ用容量素子の夫々を同一半導体基体に搭載
   する半導体集積回路装置において、前記不揮発性記憶回
   路のメモリセルの電界効果トランジスタのドレイン領域
   又はソース領域に、電荷蓄積用ゲート電極、制御用ゲー
   ト電極のいずれかに対して自己整合で一部が接続され、
   かつ制御用ゲート電極上に絶縁層を介在して他部が延在
   し、しかもゲート材で形成される中間導電層を介在し、
   データ線又はソース線が電気的に接続され、前記アナロ
   グ用容量素子が、前記メモリセルの電界効果トランジス
   タの電荷蓄積用ゲート電極若しくは制御用ゲート電極と
   同一導電層で形成される下層電極、前記制御用ゲート電
   極と中間導電層との間の絶縁層と同一絶縁層で形成され
   る誘電体膜、前記中間導電層と同一導電層で形成される
   上層電極の夫々を順次積層した、積層構造で構成される
   ことを特徴とする半導体集積回路装置。
2. 【請求項２】　　電荷蓄積用ゲート電極及び制御用ゲー
   ト電極を有する電界効果トランジスタでメモリセルが構
   成される紫外線消去型又は電気的消去型不揮発性記憶回
   路、アナログ用容量素子の夫々を同一半導体基体に搭載
   する半導体集積回路装置の製造方法において、前記不揮
   発性記憶回路のメモリセルの電界効果トランジスタの電
   荷蓄積用ゲート電極、制御用ゲート電極、ソース領域及
   びドレイン領域を形成するとともに、前記電荷蓄積用ゲ
   ート電極、制御用ゲート電極のいずれかを形成する工程
   と同一工程で、前記アナログ用容量素子の下層電極を形
   成する工程と、前記メモリセルの電界効果トランジスタ
   の少なくとも電荷蓄積用ゲート電極及び制御用ゲート電
   極上を被覆する絶縁層を形成するとともに、この絶縁層
   を形成する工程と同一工程で、前記アナログ用容量素子
   の下層電極上に誘電体膜を形成する工程と、前記メモリ
   セルの電界効果トランジスタのドレイン領域又はソース
   領域に、電荷蓄積用ゲート電極、制御用ゲート電極のい
   ずれかに対して自己整合で一部が接続され、かつ制御用
   ゲート電極上に絶縁層を介在して他部が延在し、しかも
   ゲート材で形成される中間導電層を形成するとともに、
   この中間導電層を形成する工程と同一工程で、前記アナ
   ログ用容量素子の下層電極上に前記誘電体膜を介在して
   上層電極を形成する工程とを備えたことを特徴とする半
   導体集積回路装置の製造方法。