JPH08274307A - 電荷結合装置およびその製造方法 - Google Patents
電荷結合装置およびその製造方法Info
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- JPH08274307A JPH08274307A JP7095858A JP9585895A JPH08274307A JP H08274307 A JPH08274307 A JP H08274307A JP 7095858 A JP7095858 A JP 7095858A JP 9585895 A JP9585895 A JP 9585895A JP H08274307 A JPH08274307 A JP H08274307A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/762—Charge transfer devices
- H01L29/765—Charge-coupled devices
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- H01L29/76833—Buried channel CCD
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
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Abstract
(57)【要約】
【目的】 転送電極間の結合容量を低くして、消費電力
を削減し高速動作を可能にする。段差を少なくして、固
体撮像素子のスミア特性を改善する。 【構成】 ｐ型シリコン基板１上に埋め込みチャネル層
２、バリア層３を形成し、基板上にゲート酸化膜４を介
して、第１層目の転送電極５と第２層目の転送電極６を
形成する〔図２（ａ）〕。ケミカル・メカニカル・ポリ
ッシング（ＣＭＰ）法により、第２層目の転送電極６
の、第１層目の転送電極５と重なった部分を除去する
〔図２（ｃ）〕。層間絶縁膜を形成し、パルス伝送線の
配線を施す。
を削減し高速動作を可能にする。段差を少なくして、固
体撮像素子のスミア特性を改善する。 【構成】 ｐ型シリコン基板１上に埋め込みチャネル層
２、バリア層３を形成し、基板上にゲート酸化膜４を介
して、第１層目の転送電極５と第２層目の転送電極６を
形成する〔図２（ａ）〕。ケミカル・メカニカル・ポリ
ッシング（ＣＭＰ）法により、第２層目の転送電極６
の、第１層目の転送電極５と重なった部分を除去する
〔図２（ｃ）〕。層間絶縁膜を形成し、パルス伝送線の
配線を施す。
Description
【０００１】
【産業上の利用分野】本発明は、エリア固体撮像素子、
リニア固体撮像素子、メモリ、遅延素子等に用いられる
電荷結合装置（Charge Coupled Device:ＣＣＤ）の構造
およびその製造方法に関し、特に、転送電極間の結合容
量を小さく改善した電荷結合装置およびその製造方法に
関するものである。
リニア固体撮像素子、メモリ、遅延素子等に用いられる
電荷結合装置（Charge Coupled Device:ＣＣＤ）の構造
およびその製造方法に関し、特に、転送電極間の結合容
量を小さく改善した電荷結合装置およびその製造方法に
関するものである。
【０００２】
【従来の技術】例えば、固体撮像素子では近年の高画素
化の傾向に伴い電荷転送の高速化が要求されている。電
荷の高速転送を実現するためには、転送電極間の結合容
量を低減化することが極めて重要である。図９（ａ）
は、従来のＣＣＤを用いたエリア固体撮像素子の平面図
であり、図９（ｂ）はそのＢ−Ｂ線の断面図である。
化の傾向に伴い電荷転送の高速化が要求されている。電
荷の高速転送を実現するためには、転送電極間の結合容
量を低減化することが極めて重要である。図９（ａ）
は、従来のＣＣＤを用いたエリア固体撮像素子の平面図
であり、図９（ｂ）はそのＢ−Ｂ線の断面図である。
【０００３】通常、２層ないし３層のポリシリコン膜を
用いて転送電極を形成するが、ここでは２層のポリシリ
コン膜を用いた例について説明する。図９（ａ）におい
て、１０は、光の強弱に応じた電荷を蓄積する光電変換
部、５はポリシリコンからなる第１層目の転送電極、６
はポリシリコンからなる第２層目の転送電極であり、こ
れら転送電極下には埋め込みチャネル層が設けられてい
る。
用いて転送電極を形成するが、ここでは２層のポリシリ
コン膜を用いた例について説明する。図９（ａ）におい
て、１０は、光の強弱に応じた電荷を蓄積する光電変換
部、５はポリシリコンからなる第１層目の転送電極、６
はポリシリコンからなる第２層目の転送電極であり、こ
れら転送電極下には埋め込みチャネル層が設けられてい
る。
【０００４】光電変換部１０に蓄積された電荷は、一定
時間毎に１０Ｖ以上の高電圧の印加される第２層目の転
送電極６下のチャネル層に読み出され、その後、転送電
極５および６に転送パルスが印加されることにより、転
送チャネル中を図９（ａ）の下方に向けて転送される。
時間毎に１０Ｖ以上の高電圧の印加される第２層目の転
送電極６下のチャネル層に読み出され、その後、転送電
極５および６に転送パルスが印加されることにより、転
送チャネル中を図９（ａ）の下方に向けて転送される。
【０００５】図９（ｂ）に示されるように、ｐ型シリコ
ン基板１上の所定領域には、通常のＣＣＤレジスタで広
く採用されている埋め込みチャネル層２が形成されてい
る。この埋め込みチャネル層２にはｎ型不純物がドーピ
ングされている。この埋め込みチャネル層の形成された
半導体基板１の表面にはゲート酸化膜４を介して第１層
目の転送電極５が一定ピッチで配列され、さらにこれら
の第１層目の転送電極５の間に第２層目の転送電極６が
配列されている。転送効率を低下させないためには、転
送電極同士を極力近づける必要があり、製造工程上の加
工精度関係で第２層目の転送電極６はその端部が第１層
目の転送電極５上にせり出して設けられる。
ン基板１上の所定領域には、通常のＣＣＤレジスタで広
く採用されている埋め込みチャネル層２が形成されてい
る。この埋め込みチャネル層２にはｎ型不純物がドーピ
ングされている。この埋め込みチャネル層の形成された
半導体基板１の表面にはゲート酸化膜４を介して第１層
目の転送電極５が一定ピッチで配列され、さらにこれら
の第１層目の転送電極５の間に第２層目の転送電極６が
配列されている。転送効率を低下させないためには、転
送電極同士を極力近づける必要があり、製造工程上の加
工精度関係で第２層目の転送電極６はその端部が第１層
目の転送電極５上にせり出して設けられる。
【０００６】
【発明が解決しようとする課題】以上説明した従来例の
構造では、２層のポリシリコン電極が端部で重なり合う
ように形成されるため、第１層目の転送電極と第２層目
の転送電極との間の結合容量が大きくなる。結合容量が
大きくなると消費電力が大きくなると同時に、デバイス
を駆動するためのドライバの負担が大きくなり高速駆動
が困難になるという問題が起こる。
構造では、２層のポリシリコン電極が端部で重なり合う
ように形成されるため、第１層目の転送電極と第２層目
の転送電極との間の結合容量が大きくなる。結合容量が
大きくなると消費電力が大きくなると同時に、デバイス
を駆動するためのドライバの負担が大きくなり高速駆動
が困難になるという問題が起こる。
【０００７】また、転送電極の重なり部分ではデバイス
の段差が大きくなり、その表面でのフォトリソグラフィ
工程の加工が困難になりまたその加工精度が低下する。
さらに、固体撮像素子に用いられる場合には、段差によ
って生じる遮光膜下の隙間から光がＣＣＤのチャネル層
内に漏れ込み、スミア特性を劣化させる。
の段差が大きくなり、その表面でのフォトリソグラフィ
工程の加工が困難になりまたその加工精度が低下する。
さらに、固体撮像素子に用いられる場合には、段差によ
って生じる遮光膜下の隙間から光がＣＣＤのチャネル層
内に漏れ込み、スミア特性を劣化させる。
【０００８】これらの問題点を解決するために、例え
ば、ＩＥＤＭ Ｔｅｃｈ．Ｄｉｇ．，pp．７０５〜７０
８、１９９４に示されるように、１層のポリシリコン電
極材料をレジストマスクによりエッチングし、細い間隔
で対向する電極パターンの繰り返しを形成し転送電極を
構成するという方法も提案されている。しかし、ＣＣＤ
レジスタ中を１００％に近い効率で電荷転送するには電
極間隔は０．２μｍ以下にする必要があるところ、現状
の量産に用いられるリソグラフィ技術ではこのような精
度で加工することは困難である。
ば、ＩＥＤＭ Ｔｅｃｈ．Ｄｉｇ．，pp．７０５〜７０
８、１９９４に示されるように、１層のポリシリコン電
極材料をレジストマスクによりエッチングし、細い間隔
で対向する電極パターンの繰り返しを形成し転送電極を
構成するという方法も提案されている。しかし、ＣＣＤ
レジスタ中を１００％に近い効率で電荷転送するには電
極間隔は０．２μｍ以下にする必要があるところ、現状
の量産に用いられるリソグラフィ技術ではこのような精
度で加工することは困難である。
【０００９】本発明は、上述した従来例の問題点に鑑み
てなされたものであって、転送電極間の結合容量を小さ
くして高速転送に適合させるとともに消費電力を小さく
し、同時に、デバイスの段差を低減することによって上
層での加工を容易にしさらに固体撮像素子におけるスミ
ア特性を改善することを目的とする。
てなされたものであって、転送電極間の結合容量を小さ
くして高速転送に適合させるとともに消費電力を小さく
し、同時に、デバイスの段差を低減することによって上
層での加工を容易にしさらに固体撮像素子におけるスミ
ア特性を改善することを目的とする。
【００１０】
【課題を解決するための手段】上記目的を達成するた
め、本発明によれば、半導体基板の表面部に設けられた
チャネル領域上に複数の転送電極が電荷転送方向に沿っ
て狭い間隙を隔てて配列されている電荷結合装置におい
て、前記電荷転送電極は隣接する電極同士が異なる層の
導電層によって構成され、かつ、隣接する電荷転送電極
同士は重なり合う部分を有していないことを特徴とする
電荷結合装置、が提供される。
め、本発明によれば、半導体基板の表面部に設けられた
チャネル領域上に複数の転送電極が電荷転送方向に沿っ
て狭い間隙を隔てて配列されている電荷結合装置におい
て、前記電荷転送電極は隣接する電極同士が異なる層の
導電層によって構成され、かつ、隣接する電荷転送電極
同士は重なり合う部分を有していないことを特徴とする
電荷結合装置、が提供される。
【００１１】また、本発明によれば、（１）半導体基板
の表面部に設けられたチャネル領域上に絶縁膜を介して
第１層の導電層を形成し、これをパターニングして前記
チャネル領域上に第１の電荷転送電極を形成する工程
と、（２）前記第１の電荷転送電極上に絶縁膜を介して
第２層の導電層を形成し、これをパターニングして前記
チャネル領域上に一部領域が前記第１の電荷転送電極と
重なる第２の電荷転送電極を形成する工程と、（３）電
荷転送電極の重なり合う部分の導電層を除去する工程
と、を有する電荷結合装置の製造方法、が提供される。
の表面部に設けられたチャネル領域上に絶縁膜を介して
第１層の導電層を形成し、これをパターニングして前記
チャネル領域上に第１の電荷転送電極を形成する工程
と、（２）前記第１の電荷転送電極上に絶縁膜を介して
第２層の導電層を形成し、これをパターニングして前記
チャネル領域上に一部領域が前記第１の電荷転送電極と
重なる第２の電荷転送電極を形成する工程と、（３）電
荷転送電極の重なり合う部分の導電層を除去する工程
と、を有する電荷結合装置の製造方法、が提供される。
【００１２】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。 ［第１の実施例］図１（ａ）は、本発明の第１の実施例
を示す平面図であり、図１（ｂ）はそのＡ−Ａ線の断面
図である。図１（ｂ）に示されるように、ｐ型シリコン
基板１上に、ｎ型の埋め込みチャネル層２が設けられて
おり、埋め込みチャネル層２の表面領域内には、ボロン
ドープにより形成されたバリア層３が設けられている。
基板上には、ゲート酸化膜４を介してポリシリコンから
なる第１層目の転送電極５と第２層目の転送電極６が形
成されている。第２層目の転送電極６は、第１層目の転
送電極間の凹部に絶縁膜を介して埋め込まれており、第
１層目の転送電極５上に第２層目の転送電極６がせり上
がってはいない。
て説明する。 ［第１の実施例］図１（ａ）は、本発明の第１の実施例
を示す平面図であり、図１（ｂ）はそのＡ−Ａ線の断面
図である。図１（ｂ）に示されるように、ｐ型シリコン
基板１上に、ｎ型の埋め込みチャネル層２が設けられて
おり、埋め込みチャネル層２の表面領域内には、ボロン
ドープにより形成されたバリア層３が設けられている。
基板上には、ゲート酸化膜４を介してポリシリコンから
なる第１層目の転送電極５と第２層目の転送電極６が形
成されている。第２層目の転送電極６は、第１層目の転
送電極間の凹部に絶縁膜を介して埋め込まれており、第
１層目の転送電極５上に第２層目の転送電極６がせり上
がってはいない。
【００１３】転送電極５、６上には層間絶縁膜７を介し
てアルミニウムからなるパルス伝送線９が形成されてい
る。パルス伝送線９はコンタクト８を介して第２層目の
転送電極６に接続されている。第１層目の転送電極５
は、図１（ａ）に示されるように、図の下側に引き出さ
れ相互に接続されている。第１層目の転送電極５と、第
２層目の転送電極６には、互いに逆相の２相の転送パル
スが印加され、これにより信号電荷は図の右側に向かっ
て転送される。
てアルミニウムからなるパルス伝送線９が形成されてい
る。パルス伝送線９はコンタクト８を介して第２層目の
転送電極６に接続されている。第１層目の転送電極５
は、図１（ａ）に示されるように、図の下側に引き出さ
れ相互に接続されている。第１層目の転送電極５と、第
２層目の転送電極６には、互いに逆相の２相の転送パル
スが印加され、これにより信号電荷は図の右側に向かっ
て転送される。
【００１４】次に、図２を参照して本発明の第１の実施
例の製造方法について説明する。なお、図２（ａ）〜
（ｃ）は、この第１の実施例の製造方法を説明するため
の、図１（ａ）のＡ−Ａ線での工程順断面図である。ま
ず、ｐ型シリコン基板１上に、フォトリソグラフィ法や
イオン注入法などを適用して埋め込みチャネル層２、バ
リア層３を形成する。続いて、熱酸化を行ってシリコン
基板１上にゲート酸化膜４を形成し、その上にＣＶＤ法
によりポリシリコンを堆積し、これをフォトリソグラフ
ィ法およびＲＩＥ（Reactive Ion Etching）法を適用し
てパターニングし、第１層目の転送電極５を形成する。
熱酸化を行って、第１層目の転送電極５の表面に酸化膜
を形成した後、同様の方法により、第２層目の転送電極
６を形成する〔図２（ａ）〕。ここまでの工程は従来例
の場合と変わるところはない。
例の製造方法について説明する。なお、図２（ａ）〜
（ｃ）は、この第１の実施例の製造方法を説明するため
の、図１（ａ）のＡ−Ａ線での工程順断面図である。ま
ず、ｐ型シリコン基板１上に、フォトリソグラフィ法や
イオン注入法などを適用して埋め込みチャネル層２、バ
リア層３を形成する。続いて、熱酸化を行ってシリコン
基板１上にゲート酸化膜４を形成し、その上にＣＶＤ法
によりポリシリコンを堆積し、これをフォトリソグラフ
ィ法およびＲＩＥ（Reactive Ion Etching）法を適用し
てパターニングし、第１層目の転送電極５を形成する。
熱酸化を行って、第１層目の転送電極５の表面に酸化膜
を形成した後、同様の方法により、第２層目の転送電極
６を形成する〔図２（ａ）〕。ここまでの工程は従来例
の場合と変わるところはない。
【００１５】次いで、ケミカル・メカニカル・ポリッシ
ング法（ＣＭＰ法）により図２（ｂ）の断面図に示され
る第２層目の転送電極の上部６ａを選択的に除去する。
その結果、図２（ｃ）の断面図に示されるように、転送
電極同士の重なり部のない電極構造を得ることができ
る。次に、全面に層間絶縁膜を堆積し、第２層目の転送
電極６とのコンタクトをとるための開孔を行った後、ス
パッタ法によりアルミニウムを被着しこれをパターニン
グして図１に示す電荷結合装置を得る。
ング法（ＣＭＰ法）により図２（ｂ）の断面図に示され
る第２層目の転送電極の上部６ａを選択的に除去する。
その結果、図２（ｃ）の断面図に示されるように、転送
電極同士の重なり部のない電極構造を得ることができ
る。次に、全面に層間絶縁膜を堆積し、第２層目の転送
電極６とのコンタクトをとるための開孔を行った後、ス
パッタ法によりアルミニウムを被着しこれをパターニン
グして図１に示す電荷結合装置を得る。
【００１６】［第２の実施例］図３は、本発明の第２の
実施例を示す断面図である。本実施例は、基本的に第１
の実施例と同様であるが、本実施例においては、第２層
目の転送電極の下にバリア層３が形成され、隣接する１
対の転送電極を連結して１つの転送電極を構成してい
る。
実施例を示す断面図である。本実施例は、基本的に第１
の実施例と同様であるが、本実施例においては、第２層
目の転送電極の下にバリア層３が形成され、隣接する１
対の転送電極を連結して１つの転送電極を構成してい
る。
【００１７】この実施例の製造するには、第１層目の転
送電極５を形成した後、これをマスクとしてボロンをイ
オン注入してバリア層３を形成する。その後、第２層目
の転送電極６を形成し、第１の実施例の場合と同様にＣ
ＭＰ法により、第２層目の転送電極６の重なり部分を除
去する。本実施例によれば、バリア層を転送電極に対し
て自己整合的に形成することができるため、第１の実施
例の場合よりも転送効率を向上させることができる。
送電極５を形成した後、これをマスクとしてボロンをイ
オン注入してバリア層３を形成する。その後、第２層目
の転送電極６を形成し、第１の実施例の場合と同様にＣ
ＭＰ法により、第２層目の転送電極６の重なり部分を除
去する。本実施例によれば、バリア層を転送電極に対し
て自己整合的に形成することができるため、第１の実施
例の場合よりも転送効率を向上させることができる。
【００１８】［第３の実施例］次に、図４および図５を
参照して本発明の第３の実施例について説明する。本実
施例は本発明を固体撮像素子のＣＣＤレジスタに適用し
た場合に関するものであって、図５はその平面図を、図
４（ａ）、（ｂ）はその製造方法を説明するための工程
順平面図である。図４（ａ）は、光電変換部１０および
埋め込みチャネル層（図示なし）の設けられた半導体基
板上に第１層目、第２層目の転送電極５、６を形成した
後の状態が示されている。この状態でのＡ−Ａ線での断
面図は図２（ａ）に示した断面図と同様である。図４
（ａ）の平面図において、渡し部１１における第２層目
の転送電極６は第１層目の転送電極５上に完全に重なり
合うように形成される。ここまでの製造工程は従来例の
場合と同様である。
参照して本発明の第３の実施例について説明する。本実
施例は本発明を固体撮像素子のＣＣＤレジスタに適用し
た場合に関するものであって、図５はその平面図を、図
４（ａ）、（ｂ）はその製造方法を説明するための工程
順平面図である。図４（ａ）は、光電変換部１０および
埋め込みチャネル層（図示なし）の設けられた半導体基
板上に第１層目、第２層目の転送電極５、６を形成した
後の状態が示されている。この状態でのＡ−Ａ線での断
面図は図２（ａ）に示した断面図と同様である。図４
（ａ）の平面図において、渡し部１１における第２層目
の転送電極６は第１層目の転送電極５上に完全に重なり
合うように形成される。ここまでの製造工程は従来例の
場合と同様である。
【００１９】次いで、ＣＭＰ法により、図４（ｂ）に示
すように、第２層目の転送電極６の第１層目の転送電極
５上に重なった部分を選択的に除去する。この工程によ
り、転送電極どうしの重なり部のない電極構造を得るこ
とができる。このとき、平面形状において、第２層目の
転送電極６は第１層目の転送電極５の凸部に対向して島
状に形成される。なお、この状態での断面形状は図２
（ｃ）に示す断面図と同様の状態となる。
すように、第２層目の転送電極６の第１層目の転送電極
５上に重なった部分を選択的に除去する。この工程によ
り、転送電極どうしの重なり部のない電極構造を得るこ
とができる。このとき、平面形状において、第２層目の
転送電極６は第１層目の転送電極５の凸部に対向して島
状に形成される。なお、この状態での断面形状は図２
（ｃ）に示す断面図と同様の状態となる。
【００２０】次に、層間絶縁膜を被覆したのち、第２層
目の転送電極６とのコンタクト８をとるための開孔を行
い、タングステン（Ｗ）などの金属膜を被着し、これを
パターニングしてチャネル上を覆う遮光膜を兼ねたパル
ス伝送線９ａを形成すれば、図５に示す固体撮像素子を
得ることができる。この遮光膜を兼ねたパルス伝送線９
ａの形成工程において、タングステンなどの金属膜は段
差の少ない半導体基板上に形成されているため、加工が
容易であり、また遮光膜と半導体基板間の隙間を少なく
することができるため、チャネル層に進入する光を減少
させることができ、スミア特性を改善することができ
る。
目の転送電極６とのコンタクト８をとるための開孔を行
い、タングステン（Ｗ）などの金属膜を被着し、これを
パターニングしてチャネル上を覆う遮光膜を兼ねたパル
ス伝送線９ａを形成すれば、図５に示す固体撮像素子を
得ることができる。この遮光膜を兼ねたパルス伝送線９
ａの形成工程において、タングステンなどの金属膜は段
差の少ない半導体基板上に形成されているため、加工が
容易であり、また遮光膜と半導体基板間の隙間を少なく
することができるため、チャネル層に進入する光を減少
させることができ、スミア特性を改善することができ
る。
【００２１】なお、ＣＭＰ法により第１層目の転送電極
の上に設けられた第２層目の転送電極を除去する際に、
周辺部のフィールド酸化膜（図示せず）の表面が光電変
換部１０や埋め込みチャネル層の領域のシリコン基板表
面よりも高いと研磨パッドが装置表面に一様に当たらず
研磨されない領域が生じる。したがって、フィールド酸
化膜を設ける部分は予めシリコン基板表面を０．３〜
０．５μｍ程度除去したのちフィールドを形成し、その
高さが転送電極の表面の高さより低くなるようにするこ
とが好ましい。
の上に設けられた第２層目の転送電極を除去する際に、
周辺部のフィールド酸化膜（図示せず）の表面が光電変
換部１０や埋め込みチャネル層の領域のシリコン基板表
面よりも高いと研磨パッドが装置表面に一様に当たらず
研磨されない領域が生じる。したがって、フィールド酸
化膜を設ける部分は予めシリコン基板表面を０．３〜
０．５μｍ程度除去したのちフィールドを形成し、その
高さが転送電極の表面の高さより低くなるようにするこ
とが好ましい。
【００２２】［第４の実施例］図６は、本発明の第４の
実施例による固体撮像素子の平面図である。本実施例
は、基本的には図５に示した第３の実施例と同様である
が、本実施例の場合には、埋め込みチャネル上に２本の
パルス伝送線９が通されており、そして第２層目の転送
電極は交互に左、右のパルス伝送線に接続されている。
なお、本実施例においては、埋め込みチャネル層内には
バリア層は形成されていない。本実施例のＣＣＤレジス
タにおいては、上記の構成により、４相駆動方式による
電荷転送が可能になる。
実施例による固体撮像素子の平面図である。本実施例
は、基本的には図５に示した第３の実施例と同様である
が、本実施例の場合には、埋め込みチャネル上に２本の
パルス伝送線９が通されており、そして第２層目の転送
電極は交互に左、右のパルス伝送線に接続されている。
なお、本実施例においては、埋め込みチャネル層内には
バリア層は形成されていない。本実施例のＣＣＤレジス
タにおいては、上記の構成により、４相駆動方式による
電荷転送が可能になる。
【００２３】［第５の実施例］図７は、本発明の第５の
実施例による固体撮像素子の製造方法を説明するための
工程順平面図である。第１層目の転送電極を形成するま
での製造工程は図４に示した第３の実施例の場合と同様
であるので説明は省略する。本実施例では、第１層目の
転送電極５を形成し、熱酸化等により第１層目の転送電
極５を絶縁膜で被覆した後、第２層目の転送電極形成材
料（ポリシリコン）を装置表面に被着する。
実施例による固体撮像素子の製造方法を説明するための
工程順平面図である。第１層目の転送電極を形成するま
での製造工程は図４に示した第３の実施例の場合と同様
であるので説明は省略する。本実施例では、第１層目の
転送電極５を形成し、熱酸化等により第１層目の転送電
極５を絶縁膜で被覆した後、第２層目の転送電極形成材
料（ポリシリコン）を装置表面に被着する。
【００２４】その後、ＣＭＰ法により第１層目の転送電
極５上の領域に設けられた第２層目の転送電極形成材料
を除去すると、図７（ａ）に示すように、第１層目の転
送電極５のない部分にのみ第２層目の転送電極形成材料
層６ｂが形成される。次いで、第２層目の転送電極形成
材料層６ｂをパターニングして、図７（ｂ）に示すよう
に、第２層目の転送電極６を形成する。図７（ｂ）に示
す平面構造は、図４（ｂ）に示した第３の実施例の場合
のそれと同様であり、これ以降の工程も第３の実施例
（あるいは、第４の実施例）と同様の工程を行えばよ
い。本実施例においては、第２層目の転送電極６のパタ
ーニング時には、第１層目の転送電極５との重なり部分
は既にＣＭＰ法により除去されているため、この部分に
ついては改めて除去する必要はない。
極５上の領域に設けられた第２層目の転送電極形成材料
を除去すると、図７（ａ）に示すように、第１層目の転
送電極５のない部分にのみ第２層目の転送電極形成材料
層６ｂが形成される。次いで、第２層目の転送電極形成
材料層６ｂをパターニングして、図７（ｂ）に示すよう
に、第２層目の転送電極６を形成する。図７（ｂ）に示
す平面構造は、図４（ｂ）に示した第３の実施例の場合
のそれと同様であり、これ以降の工程も第３の実施例
（あるいは、第４の実施例）と同様の工程を行えばよ
い。本実施例においては、第２層目の転送電極６のパタ
ーニング時には、第１層目の転送電極５との重なり部分
は既にＣＭＰ法により除去されているため、この部分に
ついては改めて除去する必要はない。
【００２５】［第６の実施例］図８は、本発明の第６の
実施例による固体撮像素子の製造方法を示す工程順平面
図である。この第６の実施例においても、図８（ａ）、
（ｂ）の工程におけるＡ−Ａ線に沿った断面構造は、図
２（ａ）、（ｃ）に示した第１の実施例と同様である。
第３の実施例においては、図８（ａ）の平面図に示すと
おり、渡し部１１において第１層目の転送電極５上に第
２層目の転送電極６は完全には重なり合わず、一部分の
みが重なり合うように形成する。
実施例による固体撮像素子の製造方法を示す工程順平面
図である。この第６の実施例においても、図８（ａ）、
（ｂ）の工程におけるＡ−Ａ線に沿った断面構造は、図
２（ａ）、（ｃ）に示した第１の実施例と同様である。
第３の実施例においては、図８（ａ）の平面図に示すと
おり、渡し部１１において第１層目の転送電極５上に第
２層目の転送電極６は完全には重なり合わず、一部分の
みが重なり合うように形成する。
【００２６】次いで、ＣＭＰ法により第２層目の転送電
極の上部を選択的に除去し、図８（ｂ）に示す平面形状
を得る。本実施例においては、第２層目の転送電極６は
島状ではなく、細線でもって接続されるため、パルス伝
送線９とＣＣＤレジスタ直上の領域でコンタクトをとる
必要がなく、プロセスを簡略化できる。また、電荷転送
のためのクロック選択の自由度も高くなる。
極の上部を選択的に除去し、図８（ｂ）に示す平面形状
を得る。本実施例においては、第２層目の転送電極６は
島状ではなく、細線でもって接続されるため、パルス伝
送線９とＣＣＤレジスタ直上の領域でコンタクトをとる
必要がなく、プロセスを簡略化できる。また、電荷転送
のためのクロック選択の自由度も高くなる。
【００２７】
【発明の効果】以上説明したように、本発明による電荷
結合装置は、例えば第１層および第２層目の転送電極の
重なり部を除去したものであるので、転送電極間の結合
容量を小さくすることができる。したがって、本発明に
よれば、消費電力を低減することができるとともに高画
素化等に伴う高速転送に対応することができるようにな
る。さらに、本発明によれば、半導体装置表面の段差を
少なくすることができるので、フォトリソグラフィ工程
の作業を容易にし、加工精度を向上させることができ
る。また、本発明を固体撮像素子に適用する場合には、
チャネル部に侵入する光を少なくしてスミア特性を改善
することができる。
結合装置は、例えば第１層および第２層目の転送電極の
重なり部を除去したものであるので、転送電極間の結合
容量を小さくすることができる。したがって、本発明に
よれば、消費電力を低減することができるとともに高画
素化等に伴う高速転送に対応することができるようにな
る。さらに、本発明によれば、半導体装置表面の段差を
少なくすることができるので、フォトリソグラフィ工程
の作業を容易にし、加工精度を向上させることができ
る。また、本発明を固体撮像素子に適用する場合には、
チャネル部に侵入する光を少なくしてスミア特性を改善
することができる。
【図１】 本発明の第１の実施例を示す平面図と断面
図。
図。
【図２】 本発明の第１の実施例の製造方法を説明する
ための工程順断面図。
ための工程順断面図。
【図３】 本発明の第２の実施例を示す断面図。
【図４】 本発明の第３の実施例の製造方法を説明する
ための工程順平面図。
ための工程順平面図。
【図５】 本発明の第３の実施例を示す平面図。
【図６】 本発明の第４の実施例を示す平面図。
【図７】 本発明の第５の実施例の製造方法を説明する
ための工程順平面図。
ための工程順平面図。
【図８】 本発明の第６の実施例の製造方法を説明する
ための工程順平面図。
ための工程順平面図。
【図９】 従来例の平面図と断面図。
１ ｐ型シリコン基板 ２ 埋め込みチャネル層 ３ バリア層 ４ ゲート酸化膜 ５ 第１層目の転送電極 ６ 第２層目の転送電極 ６ａ 第２層目の転送電極の上部 ６ｂ 第２層目の転送電極形成材料層 ７ 層間絶縁膜 ８ コンタクト ９ パルス伝送線 ９ａ 遮光膜を兼ねたパルス伝送線 １０ 光電変換部 １１ 渡し部
Claims (7)
- 【請求項１】 半導体基板の表面部に設けられたチャネ
ル領域上に複数の転送電極が電荷転送方向に沿って狭い
間隙を隔てて配列されている電荷結合装置において、前
記電荷転送電極は隣接する電極同士が異なる層の導電層
によって構成され、かつ、隣接する電荷転送電極同士は
重なり合う部分を有していないことを特徴とする電荷結
合装置。 - 【請求項２】 半導体基板上の非活性領域に形成された
フィールド酸化膜の表面の高さが、前記電荷転送電極の
表面の高さより低いことを特徴とする請求項１記載の電
荷結合装置。 - 【請求項３】 前記電荷転送電極がポリシリコンにより
形成されていることを特徴とする請求項１記載の電荷結
合装置。 - 【請求項４】 （１）半導体基板の表面部に設けられた
チャネル領域上に絶縁膜を介して第１層の導電層を形成
し、これをパターニングして前記チャネル領域上に第１
の電荷転送電極を形成する工程と、 （２）前記第１の電荷転送電極上に絶縁膜を介して第２
層の導電層を形成し、これをパターニングして前記チャ
ネル領域上に一部領域が前記第１の電荷転送電極と重な
る第２の電荷転送電極を形成する工程と、 （３）電荷転送電極の重なり合う部分の導電層を除去す
る工程と、を備えることを特徴とする電荷結合装置の製
造方法。 - 【請求項５】 前記第（２）の工程と同様の工程が１な
いし複数回繰り返され、既に形成された電荷転送電極に
絶縁膜を介して一部領域が重なる電荷転送電極が必要層
数形成されることを特徴とする請求項４記載の電荷結合
装置の製造方法。 - 【請求項６】 （１）半導体基板の表面部に設けられた
チャネル領域上に絶縁膜を介して第１層の導電層を形成
し、これをパターニングして前記チャネル領域上に第１
の電荷転送電極を形成する工程と、 （２）前記第１の電荷転送電極上に絶縁膜を介して第２
層の導電層を形成する工程と、 （３）前記第１の電荷転送電極上に重なる前記第２の導
電層の部分を除去する工程と、 （４）前記第２層の導電層をパターニングして前記チャ
ネル領域上に第２の導電層からなる第２の電荷転送電極
を形成する工程と、を備えることを特徴とする電荷結合
装置の製造方法。 - 【請求項７】 前記第（３）の工程における導電層の重
なり部分の除去が、ケミカル・メカニカル・ポリッシン
グ法（ＣＭＰ法）を用いて行われることを特徴とする請
求項４または６記載の電荷結合装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09585895A JP3150050B2 (ja) | 1995-03-30 | 1995-03-30 | 電荷結合装置およびその製造方法 |
| US08/617,368 US5917208A (en) | 1995-03-30 | 1996-03-18 | Charge coupled device and electrode structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09585895A JP3150050B2 (ja) | 1995-03-30 | 1995-03-30 | 電荷結合装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08274307A true JPH08274307A (ja) | 1996-10-18 |
| JP3150050B2 JP3150050B2 (ja) | 2001-03-26 |
Family
ID=14149069
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09585895A Expired - Fee Related JP3150050B2 (ja) | 1995-03-30 | 1995-03-30 | 電荷結合装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5917208A (ja) |
| JP (1) | JP3150050B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8154056B2 (en) | 2004-05-07 | 2012-04-10 | Sony Corporation | Solid-state imaging device, method of manufacturing solid-state imaging device and method of driving solid-state imaging device |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US6111279A (en) * | 1997-09-24 | 2000-08-29 | Nec Corporation | CCD type solid state image pick-up device |
| EP1102325A3 (en) * | 1999-11-18 | 2004-08-25 | Eastman Kodak Company | Charge coupled image sensor with u-shaped gates |
| JP4710305B2 (ja) * | 2004-11-15 | 2011-06-29 | ソニー株式会社 | 固体撮像素子 |
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| JPH04350946A (ja) * | 1991-05-28 | 1992-12-04 | Oki Electric Ind Co Ltd | 電荷結合素子 |
| JPH05277908A (ja) * | 1992-01-27 | 1993-10-26 | Micron Technol Inc | マイクロスクラッチのない平滑面を形成するための半導体ウェハの化学機械的平坦化方法 |
| JPH06216095A (ja) * | 1993-01-20 | 1994-08-05 | Matsushita Electron Corp | ウェハ研磨量の検出装置及びウェハ研磨量の検出方法 |
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| DE2314260A1 (de) * | 1972-05-30 | 1973-12-13 | Ibm | Ladungsgekoppelte halbleiteranordnung und verfahren zu ihrer herstellung |
| US4055885A (en) * | 1973-02-28 | 1977-11-01 | Hitachi, Ltd. | Charge transfer semiconductor device with electrodes separated by oxide region therebetween and method for fabricating the same |
| JPS5217771A (en) * | 1975-07-31 | 1977-02-09 | Sony Corp | Charge transfer device |
| JPS5919297A (ja) * | 1982-07-23 | 1984-01-31 | Toshiba Corp | 電荷結合装置の出力回路 |
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| US4847692A (en) * | 1987-01-26 | 1989-07-11 | Fuji Photo Film Co., Ltd. | Solid-state image pickup device with CCDS in an interline transfer system and improved charge transfer electrode structure |
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| JP3123068B2 (ja) * | 1990-09-05 | 2001-01-09 | ソニー株式会社 | 固体撮像装置 |
-
1995
- 1995-03-30 JP JP09585895A patent/JP3150050B2/ja not_active Expired - Fee Related
-
1996
- 1996-03-18 US US08/617,368 patent/US5917208A/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| US5917208A (en) | 1999-06-29 |
| JP3150050B2 (ja) | 2001-03-26 |
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