JPH04188838A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04188838A JPH04188838A JP31879090A JP31879090A JPH04188838A JP H04188838 A JPH04188838 A JP H04188838A JP 31879090 A JP31879090 A JP 31879090A JP 31879090 A JP31879090 A JP 31879090A JP H04188838 A JPH04188838 A JP H04188838A
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Landscapes
- Solid State Image Pick-Up Elements (AREA)
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、固体撮像装置、及び遅延線等に利用されるＣ
ＣＤ（Ｃｈａｒｇｅ ＣｏｕｐｌｅｄＤｅｖｉｃｅ）
型電荷転送装置の製造方法に関する。
ＣＤ（Ｃｈａｒｇｅ ＣｏｕｐｌｅｄＤｅｖｉｃｅ）
型電荷転送装置の製造方法に関する。
［従来の技術］
従来のＣＣＤ型電荷転送装置に於ける電荷転送用ゲート
電極の形成方法は、特公昭５４−４３３５６号公報にあ
るように、第３図の手順に従っており、第１層目の電荷
転送ゲート電極３と同様に２層目の電荷転送ゲート電極
４もレジストを用いたフォトリソグラフィによってパタ
ーニングし、その後レジストで覆われている部分以外の
電極材料７、たとえばポリＳｉを選択的にエツチング除
去する事によって形成されていた。その為、フォトリソ
グラフィに於ける合わせ精度や、その後のエツチング精
度の関係から、第２層電荷転送ゲート電極４は第１層電
荷転送ゲート電極３にまたがって形成せざるを得なかっ
た。そしてこの電極同志の重なり部分の存在は、素子の
集積化の為に、電荷転送ゲート電極の寸法の微細化が進
むにつれて、隣あった第２層電荷転送ゲート電極同志の
分離を困難にしてきた。
電極の形成方法は、特公昭５４−４３３５６号公報にあ
るように、第３図の手順に従っており、第１層目の電荷
転送ゲート電極３と同様に２層目の電荷転送ゲート電極
４もレジストを用いたフォトリソグラフィによってパタ
ーニングし、その後レジストで覆われている部分以外の
電極材料７、たとえばポリＳｉを選択的にエツチング除
去する事によって形成されていた。その為、フォトリソ
グラフィに於ける合わせ精度や、その後のエツチング精
度の関係から、第２層電荷転送ゲート電極４は第１層電
荷転送ゲート電極３にまたがって形成せざるを得なかっ
た。そしてこの電極同志の重なり部分の存在は、素子の
集積化の為に、電荷転送ゲート電極の寸法の微細化が進
むにつれて、隣あった第２層電荷転送ゲート電極同志の
分離を困難にしてきた。
［発明が解決しようとする課Ｍ］
今まで述べてきたように、従来技術によれば、第２層電
荷転送ゲート電極はフォトリソグラフィの精度、エツチ
ング精度の制限から第１層電荷転送ゲート電極にまたが
って形成せざるを得なくなり、また隣り合った第２層電
荷転送ゲート電極同志の分離の為、第１層電荷転送ゲー
ト電極の電荷転送方向の微細化を困難にしており、チッ
プサイズも大きくなるという問題が生じている。また第
１層、及び第２層電荷転送ゲート電極の重なり部分に寄
生容量が発生することから電荷転送速度が上がらない。
荷転送ゲート電極はフォトリソグラフィの精度、エツチ
ング精度の制限から第１層電荷転送ゲート電極にまたが
って形成せざるを得なくなり、また隣り合った第２層電
荷転送ゲート電極同志の分離の為、第１層電荷転送ゲー
ト電極の電荷転送方向の微細化を困難にしており、チッ
プサイズも大きくなるという問題が生じている。また第
１層、及び第２層電荷転送ゲート電極の重なり部分に寄
生容量が発生することから電荷転送速度が上がらない。
本発明は、このような問題を解決するものであり、その
目的とするところは、電荷転送ゲート電極の微細化を可
能□にし、かつ、高速動作を可能にしたＣＣ’Ｄ型電荷
転送装置の製造方法を提供することである。
目的とするところは、電荷転送ゲート電極の微細化を可
能□にし、かつ、高速動作を可能にしたＣＣ’Ｄ型電荷
転送装置の製造方法を提供することである。
［課題を解決するための手段］
本発明によるＣＣＤ電荷転送ゲート電極の製造方法は、
特に第２層目の電荷転送ゲート電極を形成する際、その
電極材料の上にフォトレジストなどの高粘度樹脂を塗布
することにより平坦化し、さらにこの塗布された膜をド
ライエツチング技術により第２層電荷転送ゲート電極が
形成される部分にあたる第１層電荷転送ゲート電極間の
段差部分を残してエツチング除去し、該段差部分に残し
た塗布膜を第２層電荷転送ゲート電極のエツチングマス
クに利用することを特徴としており、第２層電荷転送ゲ
ート電極のエッチバック技術による形成を実現しようと
するものである。
特に第２層目の電荷転送ゲート電極を形成する際、その
電極材料の上にフォトレジストなどの高粘度樹脂を塗布
することにより平坦化し、さらにこの塗布された膜をド
ライエツチング技術により第２層電荷転送ゲート電極が
形成される部分にあたる第１層電荷転送ゲート電極間の
段差部分を残してエツチング除去し、該段差部分に残し
た塗布膜を第２層電荷転送ゲート電極のエツチングマス
クに利用することを特徴としており、第２層電荷転送ゲ
ート電極のエッチバック技術による形成を実現しようと
するものである。
［作 用コ
本発明の前記形成方法によれば、第２層電荷転送ゲート
電極をエッチバック技術を用いて形成することにより、
第２層電荷転送ゲート電極の、第１層電荷転送ゲート電
極との重なり部分を無くすことができ、第１層電荷転送
ゲート電極の寸法に関わらず第２層電荷転送ゲート電極
の形成が可能になる。また、従来の方法では前記の電極
の間の重なり部分に寄生容量が形成され、これが原因で
電荷の転送遅延が避けられなかった。本発明はこの電極
間の重なり部分を無くすことにより寄生容量を減少させ
、ＣＣＤ半導体装置の高速駆動を可能にする。
電極をエッチバック技術を用いて形成することにより、
第２層電荷転送ゲート電極の、第１層電荷転送ゲート電
極との重なり部分を無くすことができ、第１層電荷転送
ゲート電極の寸法に関わらず第２層電荷転送ゲート電極
の形成が可能になる。また、従来の方法では前記の電極
の間の重なり部分に寄生容量が形成され、これが原因で
電荷の転送遅延が避けられなかった。本発明はこの電極
間の重なり部分を無くすことにより寄生容量を減少させ
、ＣＣＤ半導体装置の高速駆動を可能にする。
［実施例］
本発明の実施例を第１図と第２図を参照しながら説明す
る。第１図に於て １ はＳｉ基板、２は第一層目のゲ
ート絶縁膜、３ はポリＳｉを材料とする第１層電荷転
送ゲート電極であり、フォトリングラフィとドライエツ
チングにより形成される。ここで、該第１層電荷転送ゲ
ート電極の厚みは４０００Å以上を有することを特徴と
している。４ は第２層電荷転送ゲート電極である。こ
こで第２層電荷転送ゲート電極をエッチバックによって
形成する手段を第２図に示す。
る。第１図に於て １ はＳｉ基板、２は第一層目のゲ
ート絶縁膜、３ はポリＳｉを材料とする第１層電荷転
送ゲート電極であり、フォトリングラフィとドライエツ
チングにより形成される。ここで、該第１層電荷転送ゲ
ート電極の厚みは４０００Å以上を有することを特徴と
している。４ は第２層電荷転送ゲート電極である。こ
こで第２層電荷転送ゲート電極をエッチバックによって
形成する手段を第２図に示す。
第２図（ａ）は従来の方法によって形成された第１層電
荷転送ゲート電極と第２層目のゲート絶縁膜である。第
２図（ｂ）は、第２図（ａ）の構造の上に第２層電荷転
送ゲート電極材料であるポリＳｉ ７をＣＶＤ法によ
って３０００人堆積させたものであり、第２図（Ｃ）は
第２図（ｂ）のポリＳｉ上に、周期的に形成された第１
層電荷転送ゲート電極の段差部分を埋める様、ポジ型レ
ジストを１．５μｍ以上塗布し、更に１３０°Ｃ〜１６
０°Ｃのベーキングを行なうことにより該レジスト表面
を平坦化する。第２図（ｄ）は、第２図（Ｃ）で形成さ
れたレジストを酸素を原料ガスとするドライエツチング
によって第２層電荷転送ゲート電極４が形成される部分
にあたる、隣合った第１層電荷転送ゲート電極間の段差
部分を残して工ッチング除去する。
荷転送ゲート電極と第２層目のゲート絶縁膜である。第
２図（ｂ）は、第２図（ａ）の構造の上に第２層電荷転
送ゲート電極材料であるポリＳｉ ７をＣＶＤ法によ
って３０００人堆積させたものであり、第２図（Ｃ）は
第２図（ｂ）のポリＳｉ上に、周期的に形成された第１
層電荷転送ゲート電極の段差部分を埋める様、ポジ型レ
ジストを１．５μｍ以上塗布し、更に１３０°Ｃ〜１６
０°Ｃのベーキングを行なうことにより該レジスト表面
を平坦化する。第２図（ｄ）は、第２図（Ｃ）で形成さ
れたレジストを酸素を原料ガスとするドライエツチング
によって第２層電荷転送ゲート電極４が形成される部分
にあたる、隣合った第１層電荷転送ゲート電極間の段差
部分を残して工ッチング除去する。
第２図（ｅ）は、第２図（ｄ）の処理で該段差部分に残
されたレジストをエツチングマスクとして、ＣＦ ４．
またはＣ２ＣｌＦ５等を原料ガスとするドライエツ
チング技術により、ポリＳｉ７を該段差部分を残して選
択的にエツチング除去したものである。
されたレジストをエツチングマスクとして、ＣＦ ４．
またはＣ２ＣｌＦ５等を原料ガスとするドライエツ
チング技術により、ポリＳｉ７を該段差部分を残して選
択的にエツチング除去したものである。
第２図（ｆ）で該ポリＳｉの段差部分に残されたレジス
トを除去することにより第２層電荷転送ゲート電極を形
成する。
トを除去することにより第２層電荷転送ゲート電極を形
成する。
以上の行程を経てＣＣＤ電荷転送ゲート電極を作成する
。
。
［発明の効果］
以上、述べてきたように本発明によれば、ＣＣＤ電荷転
送ゲート電極の、特に第２層目の電荷転送ゲート電極を
エッチバック法を用いて形成することにより第１層電荷
転送ゲート電極の幅を短くする事ができ、素子全体の微
細化が可能になる。
送ゲート電極の、特に第２層目の電荷転送ゲート電極を
エッチバック法を用いて形成することにより第１層電荷
転送ゲート電極の幅を短くする事ができ、素子全体の微
細化が可能になる。
また、エッチバック法を用いると、第１層、第２層電荷
転送ゲート電極間の重なり部分を無くすことができ、Ｃ
ＣＤの駆動周波数特性を向上させることができる。第５
図はＣＣＤ駆動周波数（クロック周波数）に対する信号
電荷の転送効率の特性を示している。ここで、図中の１
０の特性曲線は電荷転送ゲート電極を従来の方法で作成
したＣＣＤラインセンサのものであり、１１の特性曲線
は今回発明したエッチバック法を用いて作成したもので
ある。
転送ゲート電極間の重なり部分を無くすことができ、Ｃ
ＣＤの駆動周波数特性を向上させることができる。第５
図はＣＣＤ駆動周波数（クロック周波数）に対する信号
電荷の転送効率の特性を示している。ここで、図中の１
０の特性曲線は電荷転送ゲート電極を従来の方法で作成
したＣＣＤラインセンサのものであり、１１の特性曲線
は今回発明したエッチバック法を用いて作成したもので
ある。
このグラフからも解るように、電荷転送ゲート電極をエ
ッチバック法で作成したＣＣＤラインセンサの方が電荷
転送効率の周波数特性が改善されている。
ッチバック法で作成したＣＣＤラインセンサの方が電荷
転送効率の周波数特性が改善されている。
第１図は本発明の製造方法による断面図である。
第２図（ａ）〜（ｆ）は本発明の実施例による半導体装
置の製造行程に於ける断面図である。 第３図（ａ）
〜（ｅ）は従来の半導体装置の製造行程に於ける断面図
である。 第４図は従来の製造方法による半導体装置
の断面図である。 第５図は本発明の効果を示したＣＣＤラインセンサの駆
動周波数に対する電荷転送効率の特性を示したグラフで
ある。 １−一半導体基板、２−一第１層ゲート絶縁膜、３−一
第１層電荷転送ゲート電極、４−一第２層電荷転送ゲー
ト電極、５−一平坦化膜、６−−フオトレジスト、７一
一第２層電荷転送ゲート電極材料、８−一第２層ゲート
絶縁膜、９−一第１層、及び第２層電荷転送ゲート電極
の間の重なり部分、 １０．１ｌ−−ＣＣＤラインセン
サ電荷転送効率の周波数特性 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴木喜三部（化１名）′Ｎ１２ 図 第４日 扇 ダ 咽
置の製造行程に於ける断面図である。 第３図（ａ）
〜（ｅ）は従来の半導体装置の製造行程に於ける断面図
である。 第４図は従来の製造方法による半導体装置
の断面図である。 第５図は本発明の効果を示したＣＣＤラインセンサの駆
動周波数に対する電荷転送効率の特性を示したグラフで
ある。 １−一半導体基板、２−一第１層ゲート絶縁膜、３−一
第１層電荷転送ゲート電極、４−一第２層電荷転送ゲー
ト電極、５−一平坦化膜、６−−フオトレジスト、７一
一第２層電荷転送ゲート電極材料、８−一第２層ゲート
絶縁膜、９−一第１層、及び第２層電荷転送ゲート電極
の間の重なり部分、 １０．１ｌ−−ＣＣＤラインセン
サ電荷転送効率の周波数特性 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴木喜三部（化１名）′Ｎ１２ 図 第４日 扇 ダ 咽
Claims (4)
- （１）ａ）第１層ゲート絶縁膜、ｂ）該ゲート絶縁膜上
に、ポリＳｉ等を材料とする第１層ゲート電極を形成、
ｃ）該第１層ゲート電極上に形成された第２層ゲート絶
縁膜、ｄ）該第２層ゲート絶縁膜上に形成された第２層
ゲート電極、ｅ）該第２層ゲート電極をエッチバックに
より形成することを特徴とする半導体装置の製造方法。 - （２）前記の第１層ゲート電極が５０００Å以上の厚み
を有することを特徴とする請求項１記載の半導体装置の
製造方法。 - （３）前記の第２層ゲート電極が２０００〜４０００Å
の厚みを有することを特徴とする請求項１記載の半導体
装置の製造方法。 - （４）前記第１層ゲート電極の厚みが５０００Å以上で
、かつ前記第２層ゲート電極の厚みが２０００〜４００
０Åであることを特徴とする請求項１記載の半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31879090A JPH04188838A (ja) | 1990-11-22 | 1990-11-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31879090A JPH04188838A (ja) | 1990-11-22 | 1990-11-22 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04188838A true JPH04188838A (ja) | 1992-07-07 |
Family
ID=18102974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31879090A Pending JPH04188838A (ja) | 1990-11-22 | 1990-11-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04188838A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08274307A (ja) * | 1995-03-30 | 1996-10-18 | Nec Corp | 電荷結合装置およびその製造方法 |
-
1990
- 1990-11-22 JP JP31879090A patent/JPH04188838A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08274307A (ja) * | 1995-03-30 | 1996-10-18 | Nec Corp | 電荷結合装置およびその製造方法 |
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