JPS6252954B2 - - Google Patents
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- JPS6252954B2 JPS6252954B2 JP55154123A JP15412380A JPS6252954B2 JP S6252954 B2 JPS6252954 B2 JP S6252954B2 JP 55154123 A JP55154123 A JP 55154123A JP 15412380 A JP15412380 A JP 15412380A JP S6252954 B2 JPS6252954 B2 JP S6252954B2
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- JP
- Japan
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- electrode
- polycrystalline silicon
- layer
- film
- forming
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 26
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 18
- 230000003647 oxidation Effects 0.000 claims description 8
- 238000007254 oxidation reaction Methods 0.000 claims description 8
- 239000000758 substrate Substances 0.000 claims description 8
- 238000005530 etching Methods 0.000 claims description 7
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- 239000002184 metal Substances 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 3
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- 229910052710 silicon Inorganic materials 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
Landscapes
- Engineering & Computer Science (AREA)
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- Computer Hardware Design (AREA)
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- Solid State Image Pick-Up Elements (AREA)
Description
【発明の詳細な説明】
本発明は、CCD固体撮像素子に適用して好適
な電荷転送装置の製法に係わる。
な電荷転送装置の製法に係わる。
従来、ゲート電極が２層重合せ構造とされた一
般的な２相駆動の電荷転送装置は、第１図に示す
如く、第１導電形のシリコン半導体基体１の一面
にゲート絶縁層２を介してゲート電極３の一部と
なる第１層目の多結晶シリコン層（所謂第１電
極）４を形成し、この層４表面をSiO2膜６で絶
縁すると共に、隣り合う多結晶シリコン層４間に
之と重合う如く第２層目の多結晶シリコン層又は
金属層からなる第２電極５を形成し、これら第１
電極４と第２電極５とを装置の動作領域（チヤン
ネル領域、チヤンネルストツプ領域のある領域
部）外のバスラインで金属配線にてクロツク電圧
φ１及びφ２が印加される同志毎に接続して構成
される。従つて、このようなゲート電極構造を有
する電荷転送装置に於ては、クロツク走査インピ
ーダンスの高い多結晶シリコン電極により走査周
波数が限定され、高速動作の面で不利であつた。
般的な２相駆動の電荷転送装置は、第１図に示す
如く、第１導電形のシリコン半導体基体１の一面
にゲート絶縁層２を介してゲート電極３の一部と
なる第１層目の多結晶シリコン層（所謂第１電
極）４を形成し、この層４表面をSiO2膜６で絶
縁すると共に、隣り合う多結晶シリコン層４間に
之と重合う如く第２層目の多結晶シリコン層又は
金属層からなる第２電極５を形成し、これら第１
電極４と第２電極５とを装置の動作領域（チヤン
ネル領域、チヤンネルストツプ領域のある領域
部）外のバスラインで金属配線にてクロツク電圧
φ１及びφ２が印加される同志毎に接続して構成
される。従つて、このようなゲート電極構造を有
する電荷転送装置に於ては、クロツク走査インピ
ーダンスの高い多結晶シリコン電極により走査周
波数が限定され、高速動作の面で不利であつた。
一方、本発明では、高周波動作を可能にするた
めにゲート電極を構成する第１電極４と第２電極
５との接続を動作領域内で行い、走査インピーダ
ンスを下げるようにした構成の電荷転送装置が考
えられている。すなわち、第２図に示すように第
１導電形の半導体基体１の一面上にゲート絶縁層
２を介して第１層目の多結晶シリコン層による第
１電極４を形成し、この第１電極４の表面を
SiO2等の絶縁膜６で絶縁すると共に、一部の絶
縁膜６を除去して各第１電極３の一部に露呈した
ケンタクト部分７を形成し、このコンクタト部分
７で接続するように金属による第２電極５を各隣
り合う第１電極４間に形成し、第１及び第２電極
４及び５からなるゲート電極３を形成する。尚、
電荷転送領域にその電荷転送方向に関して第１電
極４下と第２電極５下とで非対称のポテンシヤル
を形成するために、一般的な構成として電極下の
ゲート絶縁層２の厚さを異ならしめるとか、電極
下の半導体表面の不純物濃度を異ならしめるなど
の構成が採られる。ところで、かかる第２図の構
成では、多結晶シリコン層による第１電極４を形
成して後、マスク合せによつて第１電極４のコン
タクト部分７に対応する絶縁膜６の選択エツチン
グを行う場合、マスクずれ又は集積度が高くなる
と広範囲にコンタクトエツチングを行なわなけれ
ばならず、基体若しくはクロツク間のシヨートが
多くなり易い。
めにゲート電極を構成する第１電極４と第２電極
５との接続を動作領域内で行い、走査インピーダ
ンスを下げるようにした構成の電荷転送装置が考
えられている。すなわち、第２図に示すように第
１導電形の半導体基体１の一面上にゲート絶縁層
２を介して第１層目の多結晶シリコン層による第
１電極４を形成し、この第１電極４の表面を
SiO2等の絶縁膜６で絶縁すると共に、一部の絶
縁膜６を除去して各第１電極３の一部に露呈した
ケンタクト部分７を形成し、このコンクタト部分
７で接続するように金属による第２電極５を各隣
り合う第１電極４間に形成し、第１及び第２電極
４及び５からなるゲート電極３を形成する。尚、
電荷転送領域にその電荷転送方向に関して第１電
極４下と第２電極５下とで非対称のポテンシヤル
を形成するために、一般的な構成として電極下の
ゲート絶縁層２の厚さを異ならしめるとか、電極
下の半導体表面の不純物濃度を異ならしめるなど
の構成が採られる。ところで、かかる第２図の構
成では、多結晶シリコン層による第１電極４を形
成して後、マスク合せによつて第１電極４のコン
タクト部分７に対応する絶縁膜６の選択エツチン
グを行う場合、マスクずれ又は集積度が高くなる
と広範囲にコンタクトエツチングを行なわなけれ
ばならず、基体若しくはクロツク間のシヨートが
多くなり易い。
本発明は、この点を考慮して第１電極のコンタ
クト部分を自己整合方式を用いて正確に形成し、
上記構成の電荷転送装置を容易に製造できるよう
にした製法を提供するものである。
クト部分を自己整合方式を用いて正確に形成し、
上記構成の電荷転送装置を容易に製造できるよう
にした製法を提供するものである。
以下、第３図を用いて本発明による電荷転送装
置の製法を説明する。
置の製法を説明する。
本発明においては、先ず第３図Ａに示すように
第１導電形の半導体基体、例えばＰ形シリコン基
体１を設け、この基体１の一表面上に熱酸化によ
るゲート絶縁層２を形成し、このゲート絶縁層２
上にゲート電極３の一部即ち第１電極となる多結
晶シリコン層１０を形成する。さらにこの多結晶
シリコン層１０上に100〜200Å程度の薄いSiO2
膜１１を形成すると共に、SiO2膜１１上に耐酸
化マスクとなる例えばSi3N4膜１２を被着形成す
る。
第１導電形の半導体基体、例えばＰ形シリコン基
体１を設け、この基体１の一表面上に熱酸化によ
るゲート絶縁層２を形成し、このゲート絶縁層２
上にゲート電極３の一部即ち第１電極となる多結
晶シリコン層１０を形成する。さらにこの多結晶
シリコン層１０上に100〜200Å程度の薄いSiO2
膜１１を形成すると共に、SiO2膜１１上に耐酸
化マスクとなる例えばSi3N4膜１２を被着形成す
る。
次に、第３図Ｂに示すように、Si3N4膜１２及
び薄いSiO2膜１１に対して選択エツチングを施
し、多結晶シリコン層１０上においてその爾後形
成される帯状の多結晶シリコン層のコンタクト部
分となるべき個処、即ち各帯状多結晶シリコン層
の各対応する一側の一部にのみSi3N4膜１２及び
薄いSiO2膜１１を残す。
び薄いSiO2膜１１に対して選択エツチングを施
し、多結晶シリコン層１０上においてその爾後形
成される帯状の多結晶シリコン層のコンタクト部
分となるべき個処、即ち各帯状多結晶シリコン層
の各対応する一側の一部にのみSi3N4膜１２及び
薄いSiO2膜１１を残す。
次に、第３図Ｃに示すように残つた各Si3N4膜
１２の一部から所定距離の多結晶シリコン層１０
上に跨つて帯状をなす複数の耐エツチングマスク
であるホトレジスト層１３を選択的に形成し、エ
ツチングを施して多結晶シリコン層１０を複数の
帯状に形成し第１電極４を形成する。この場合第
１電極４の所謂トランスフア側（第１電極と接続
される第２電極側）の端縁はSi3N4膜１２の縁に
よつて決定される。
１２の一部から所定距離の多結晶シリコン層１０
上に跨つて帯状をなす複数の耐エツチングマスク
であるホトレジスト層１３を選択的に形成し、エ
ツチングを施して多結晶シリコン層１０を複数の
帯状に形成し第１電極４を形成する。この場合第
１電極４の所謂トランスフア側（第１電極と接続
される第２電極側）の端縁はSi3N4膜１２の縁に
よつて決定される。
次に、第３図Ｄで示すようにホトレジスト層１
３を除去して後、Si3N4膜１２が形成されていな
い部分を酸化処理し、第１電極である帯状多結晶
シリコン層４の表面全体にSiO2からなる分離用
の酸化膜絶縁層１４を形成する。
３を除去して後、Si3N4膜１２が形成されていな
い部分を酸化処理し、第１電極である帯状多結晶
シリコン層４の表面全体にSiO2からなる分離用
の酸化膜絶縁層１４を形成する。
次に、例えばCF4ガスによるドライエツチング
によつてSi3N4膜１２をエツチング除去する。こ
のとき薄いSiO2膜１１が第１電極４の多結晶シ
リコン層を保護している。しかる後、SiO2のラ
イトエツチングを施し、薄いSiO2膜１１を除去
して第１電極４のコンタクト部分１１を露呈せし
める。ライトエツチング故に薄いSiO2膜１１だ
けが除去され、他部のSiO2膜厚にはほとんど影
響しない（第３図Ｅ）。
によつてSi3N4膜１２をエツチング除去する。こ
のとき薄いSiO2膜１１が第１電極４の多結晶シ
リコン層を保護している。しかる後、SiO2のラ
イトエツチングを施し、薄いSiO2膜１１を除去
して第１電極４のコンタクト部分１１を露呈せし
める。ライトエツチング故に薄いSiO2膜１１だ
けが除去され、他部のSiO2膜厚にはほとんど影
響しない（第３図Ｅ）。
しかる後、Al等の金属を蒸着し、パターニン
グして各隣り合う第１電極４間に一部両第１電極
４上に跨る如き第２電極５を形成する。この第２
電極５は隣り合う一方の第１電極４のコンタクト
部分に直接接続され、互に接続された両電極４，
５にてゲート電極３が構成される。斯くして第３
図Ｆに示すように目的の電荷転送装置を得る。
グして各隣り合う第１電極４間に一部両第１電極
４上に跨る如き第２電極５を形成する。この第２
電極５は隣り合う一方の第１電極４のコンタクト
部分に直接接続され、互に接続された両電極４，
５にてゲート電極３が構成される。斯くして第３
図Ｆに示すように目的の電荷転送装置を得る。
尚、第４図に示す如く第１電極４及び第２電極
５を共に多結晶シリコン層で形成し、両電極４及
び５に夫々外部に露呈するコンタクト部分７及び
１５を形成し両コンタクト部分７及び１５に接続
するように金属電極１６を設けるようにした構成
に於ても、上述した同じ工程をくり返すことによ
り動作領域内で第１及び第２電極４及び５を同時
に接続することができる。
５を共に多結晶シリコン層で形成し、両電極４及
び５に夫々外部に露呈するコンタクト部分７及び
１５を形成し両コンタクト部分７及び１５に接続
するように金属電極１６を設けるようにした構成
に於ても、上述した同じ工程をくり返すことによ
り動作領域内で第１及び第２電極４及び５を同時
に接続することができる。
上述せる本発明によれば、第１電極４を形成す
べき多結晶シリコン層１０のパターニング前に予
めその多結晶シリコン層１０上のコンタクト部分
となる個所に薄いSiO2膜１１及びSi3N4膜１２を
重ねて形成し、第２電極５の形成前にそのSi3N4
膜１２を除去し、さらにライトエツチングで薄い
SiO2膜１１を除去することにより、コンタクト
部分７を自己整合で正確に形成することができ、
装置の高密度化にも拘らず動作領域内での第１電
極４及び第２電極５のコンタクトが容易且つ正確
にできる。
べき多結晶シリコン層１０のパターニング前に予
めその多結晶シリコン層１０上のコンタクト部分
となる個所に薄いSiO2膜１１及びSi3N4膜１２を
重ねて形成し、第２電極５の形成前にそのSi3N4
膜１２を除去し、さらにライトエツチングで薄い
SiO2膜１１を除去することにより、コンタクト
部分７を自己整合で正確に形成することができ、
装置の高密度化にも拘らず動作領域内での第１電
極４及び第２電極５のコンタクトが容易且つ正確
にできる。
この自己整合方式によるコンタクト部分の形成
で走査インピーダンが下がり、電荷転送装置にお
ける走査周波数を上げることができ、高周波動作
が可能となるものである。
で走査インピーダンが下がり、電荷転送装置にお
ける走査周波数を上げることができ、高周波動作
が可能となるものである。
第１図は従来の電荷転送装置の一例を示す断面
図、第２図は本発明の対象となる電荷転送装置の
例を示す断面図、第３図は本発明による電荷転送
装置の製法の一例を示す工程順の断面図、第４図
は本発明の製法を適用して得られる電荷転送装置
の他の例を示す断面図である。 １は半導体基体、２はゲート絶縁層、３はゲー
ト電極、４は第１電極、５は第２電極、１０は多
結晶シリコン、１１は薄いSiO2膜、１２は耐酸
化マスクである。
図、第２図は本発明の対象となる電荷転送装置の
例を示す断面図、第３図は本発明による電荷転送
装置の製法の一例を示す工程順の断面図、第４図
は本発明の製法を適用して得られる電荷転送装置
の他の例を示す断面図である。 １は半導体基体、２はゲート絶縁層、３はゲー
ト電極、４は第１電極、５は第２電極、１０は多
結晶シリコン、１１は薄いSiO2膜、１２は耐酸
化マスクである。
Claims (1)
- １ 半導体基体に絶縁層を形成する工程と、前記
絶縁層の表面にゲート電極の一部となる多結晶シ
リコン層を形成する工程と、前記多結晶シリコン
層の対応する一側部分に薄いSiO2膜及び耐酸化
マスクを形成する工程と、前記耐酸化マスクの一
部及び前記多結晶シリコン層を覆うマスクを形成
してエツチングを施し前記多結晶シリコン層を帯
状の第１電極として形成する工程と、前記第１電
極の多結晶シリコン層の前記耐酸化マスクによつ
て覆われていない部分に酸化膜絶縁層を形成する
工程と、前記耐酸化マスクを除去した後全体をラ
イトエツチングし薄いSiO2膜を除去する工程
と、隣合う前記第１電極の多結晶シリコン層間の
前記絶縁層上に前記耐酸化マスク及び前記薄い
SiO2膜の除去によつて露呈した前記多結晶シリ
コン層に接続して該層と共働してゲート電極を構
成する複数の第２電極を形成する工程とを有する
ことを特徴とする電荷転送装置の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55154123A JPS5778176A (en) | 1980-10-31 | 1980-10-31 | Manufactue of charge transfer device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55154123A JPS5778176A (en) | 1980-10-31 | 1980-10-31 | Manufactue of charge transfer device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5778176A JPS5778176A (en) | 1982-05-15 |
| JPS6252954B2 true JPS6252954B2 (ja) | 1987-11-07 |
Family
ID=15577414
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55154123A Granted JPS5778176A (en) | 1980-10-31 | 1980-10-31 | Manufactue of charge transfer device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5778176A (ja) |
-
1980
- 1980-10-31 JP JP55154123A patent/JPS5778176A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5778176A (en) | 1982-05-15 |
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