JPS6213826B2 - - Google Patents
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- JPS6213826B2 JPS6213826B2 JP53073975A JP7397578A JPS6213826B2 JP S6213826 B2 JPS6213826 B2 JP S6213826B2 JP 53073975 A JP53073975 A JP 53073975A JP 7397578 A JP7397578 A JP 7397578A JP S6213826 B2 JPS6213826 B2 JP S6213826B2
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- Solid State Image Pick-Up Elements (AREA)
Description
【発明の詳細な説明】
本発明は電荷転送装置の製造方法に関し、特に
MOS型構造のいわゆるCCD（チヤージ・カツプ
ルドデバイス）と称される電荷転送装置の製造方
法に関するものである。
MOS型構造のいわゆるCCD（チヤージ・カツプ
ルドデバイス）と称される電荷転送装置の製造方
法に関するものである。
CCDはMOS構造における酸化膜下のシリコン
表面に非安定状態で存在する電荷の有無を情報と
し、アレー状に配設したゲート電極に適当な制御
電圧を印加して電荷をゲート電極下のシリコン表
面に沿い転送するものであり、シフトレジスタ、
遅延回路、演算回路更には撮像デバイス等に用い
られている。
表面に非安定状態で存在する電荷の有無を情報と
し、アレー状に配設したゲート電極に適当な制御
電圧を印加して電荷をゲート電極下のシリコン表
面に沿い転送するものであり、シフトレジスタ、
遅延回路、演算回路更には撮像デバイス等に用い
られている。
かかるCCD構造の断面を第１図に示す。１は
例えばＮ型半導体基板であり、この基板１の一主
面上には例えば熱酸化膜２が所定厚さに形成され
ている。この酸化膜上に金属電極G1N，G1，G2，
……，GOUTが順に隣接して配列されており、
これ等ゲート電極列の両端にはＰ型の高濃度のソ
ース（1N）及びドレイン領域（OUT）４が拡散
等により設けられている。かかる構造において３
相駆動の場合には、図示の如くゲート電極G1，
G4が制御ラインφ１に、電極G2，G5が制御ライ
ンφ２に、更に電極G3，G6が制御ラインφ３に
それぞれ接続されている。
例えばＮ型半導体基板であり、この基板１の一主
面上には例えば熱酸化膜２が所定厚さに形成され
ている。この酸化膜上に金属電極G1N，G1，G2，
……，GOUTが順に隣接して配列されており、
これ等ゲート電極列の両端にはＰ型の高濃度のソ
ース（1N）及びドレイン領域（OUT）４が拡散
等により設けられている。かかる構造において３
相駆動の場合には、図示の如くゲート電極G1，
G4が制御ラインφ１に、電極G2，G5が制御ライ
ンφ２に、更に電極G3，G6が制御ラインφ３に
それぞれ接続されている。
ここで、第２図に示す如き刻時電圧V1，V2，
V3を制御ラインφ１，φ２，φ３へ印加する。
この場合、各電圧V1，V2，V3は負の電圧であつ
て、｜V1｜＜｜V2｜＜｜V3｜なる関係にあるも
のとする。従つて、電圧V1に対応する半導体―
絶縁膜界面の電位が最も高くなり、V3に対応す
る界面電位が最も低くなり、この最も低くなつた
個所に電荷（本例では正孔）が蓄積される。第１
図における破線３はラインφ１，φ２，φ３にそ
れぞれ電圧V1，V2，V3が印加された時の界面電
位の状態を示し、この時正孔はゲート電極G3，
G6の直下に蓄積されていることになる。そして
第２図に示す如き制御電圧を印加することによつ
て蓄積電荷は入力側から出力側へ転送されてい
く。
V3を制御ラインφ１，φ２，φ３へ印加する。
この場合、各電圧V1，V2，V3は負の電圧であつ
て、｜V1｜＜｜V2｜＜｜V3｜なる関係にあるも
のとする。従つて、電圧V1に対応する半導体―
絶縁膜界面の電位が最も高くなり、V3に対応す
る界面電位が最も低くなり、この最も低くなつた
個所に電荷（本例では正孔）が蓄積される。第１
図における破線３はラインφ１，φ２，φ３にそ
れぞれ電圧V1，V2，V3が印加された時の界面電
位の状態を示し、この時正孔はゲート電極G3，
G6の直下に蓄積されていることになる。そして
第２図に示す如き制御電圧を印加することによつ
て蓄積電荷は入力側から出力側へ転送されてい
く。
しかしながら、かかる構造においては、ゲート
電極間の間隙がエツチング精度等の製造上の問題
により約３μ以下にすることは困難である。従つ
て、第１図の３′にて示す如く、ゲート電極間の
界面電位が歪み、よつて電位障壁が形成される。
これが電荷転送効率の低下の大きな要因となつて
いる。
電極間の間隙がエツチング精度等の製造上の問題
により約３μ以下にすることは困難である。従つ
て、第１図の３′にて示す如く、ゲート電極間の
界面電位が歪み、よつて電位障壁が形成される。
これが電荷転送効率の低下の大きな要因となつて
いる。
また、ゲート電極下に蓄積される電荷の量はゲ
ート電極の面積により定まるために、蓄積容量を
大きくしようとすればゲート面積を大とする必要
があり、その結果半導体チツプの面積が増大す
る。従つて歩留りの著しい低下を招来し、特に
CCDを撮像デバイスとして用いる場合には分解
能の劣化をも招くことになる。よつて蓄積容量を
犠性にしてゲート面積を縮少し外部回路によりそ
れを補償する方法が採用されている。
ート電極の面積により定まるために、蓄積容量を
大きくしようとすればゲート面積を大とする必要
があり、その結果半導体チツプの面積が増大す
る。従つて歩留りの著しい低下を招来し、特に
CCDを撮像デバイスとして用いる場合には分解
能の劣化をも招くことになる。よつて蓄積容量を
犠性にしてゲート面積を縮少し外部回路によりそ
れを補償する方法が採用されている。
本発明の目的はゲート電極間の実効間隙を小と
することができよつて転送効率の向上可能な電荷
転送装置を提供することである。
することができよつて転送効率の向上可能な電荷
転送装置を提供することである。
本発明の他の目的はチツプ面積を増大すること
なく電荷蓄積容量を大ならしめ高分解能を得るこ
との可能な電荷転送装置を提供することである。
なく電荷蓄積容量を大ならしめ高分解能を得るこ
との可能な電荷転送装置を提供することである。
以下本発明につき図面を用いて説明する。
第３図は本発明の一実施例の製造工程順の各断
面図である。先ず一主面の面指数100、比抵抗１
〜５Ω・cmのＮ型シリコン基板１０を準備し、当
該基板１の一主面上に約3000Åの酸化膜１１を熱
酸化、気相成長等の方法により形成する。そして
選択エツチング法により、酸化膜１２に複数の開
口１２を穿つａ。この場合、開口１２の径は５〜
10μｍ、その間隔は５μｍ程度として、開口１２
が所定方向に順に配列される構造とする。
面図である。先ず一主面の面指数100、比抵抗１
〜５Ω・cmのＮ型シリコン基板１０を準備し、当
該基板１の一主面上に約3000Åの酸化膜１１を熱
酸化、気相成長等の方法により形成する。そして
選択エツチング法により、酸化膜１２に複数の開
口１２を穿つａ。この場合、開口１２の径は５〜
10μｍ、その間隔は５μｍ程度として、開口１２
が所定方向に順に配列される構造とする。
次に、この酸化膜１１をマスクとして、異方性
エツチング液例えばヒドラジン、APW等を用い
てシリコン基板をエツチングして同図ｂに示す構
造をうる。すなわち、95℃〜100℃のヒドラジン
中に面指数100のシリコン単結晶基板を浸漬させ
ると、面指数111を有する面が表われてｂに示す
如き傾斜面（111面）を有する凹部１３がそれぞ
れ形成されることになる。この場合、マスクとし
ての酸化膜１１の直下の基板表面がいわゆるアン
ダーカツトされた状態となり、このアンダーカツ
トの巾が大略１μｍとなるまで異方性エツチング
を施す。このアンダーカツトの巾でゲート間隔が
定まるために、この巾は要求される転送効率や制
御電圧周波数等により決定される。従つてエツチ
ング液の温度、濃度、時間が充分に配慮されるこ
とになる。
エツチング液例えばヒドラジン、APW等を用い
てシリコン基板をエツチングして同図ｂに示す構
造をうる。すなわち、95℃〜100℃のヒドラジン
中に面指数100のシリコン単結晶基板を浸漬させ
ると、面指数111を有する面が表われてｂに示す
如き傾斜面（111面）を有する凹部１３がそれぞ
れ形成されることになる。この場合、マスクとし
ての酸化膜１１の直下の基板表面がいわゆるアン
ダーカツトされた状態となり、このアンダーカツ
トの巾が大略１μｍとなるまで異方性エツチング
を施す。このアンダーカツトの巾でゲート間隔が
定まるために、この巾は要求される転送効率や制
御電圧周波数等により決定される。従つてエツチ
ング液の温度、濃度、時間が充分に配慮されるこ
とになる。
次に、マスクとしての酸化膜１１を除去した
後、再び全表面に酸化膜を形成して、凹部列の両
端部のソース及びドレイン領域となるべき部分に
窓あけを行い、Ｐ型不純物を導入して高濃度不純
物領域を形成する（図示しない）。そして、一旦
酸化膜を除去した後に、再度薄い酸化膜１４を全
面に形成し、その上にフオトレジスト膜１５を被
着せしめる。このフオトレジストを写真蝕刻によ
り凹部１３の間の基板表面を含む部分のみ残し他
を除去して同図ｃに示す構造とする。当該フオト
レジスト１５をマスクとして、フレオンガスによ
りシリコン基板をプラズマエツチングする。ここ
で、酸化膜のエツチング速度は極めて遅いため
に、プラズマエツチングする前にフツ酸溶液にて
酸化膜を除去しておいてもよい。プラズマエツチ
ングによるエツチング深さは５〜10μｍ程度とし
て、約140分エツチングを施し、深い凹部１３′が
形成される。そして酸化膜１４及びフオトレジス
ト１５を除去し同図ｄの構造が得られる。
後、再び全表面に酸化膜を形成して、凹部列の両
端部のソース及びドレイン領域となるべき部分に
窓あけを行い、Ｐ型不純物を導入して高濃度不純
物領域を形成する（図示しない）。そして、一旦
酸化膜を除去した後に、再度薄い酸化膜１４を全
面に形成し、その上にフオトレジスト膜１５を被
着せしめる。このフオトレジストを写真蝕刻によ
り凹部１３の間の基板表面を含む部分のみ残し他
を除去して同図ｃに示す構造とする。当該フオト
レジスト１５をマスクとして、フレオンガスによ
りシリコン基板をプラズマエツチングする。ここ
で、酸化膜のエツチング速度は極めて遅いため
に、プラズマエツチングする前にフツ酸溶液にて
酸化膜を除去しておいてもよい。プラズマエツチ
ングによるエツチング深さは５〜10μｍ程度とし
て、約140分エツチングを施し、深い凹部１３′が
形成される。そして酸化膜１４及びフオトレジス
ト１５を除去し同図ｄの構造が得られる。
しかる後に基板表面に比較的薄い第１のゲート
絶縁膜となる例えば酸化膜１６を500〜800Å程度
に形成する。この酸化膜上にスパツタリングや気
相成長等の方法により多結晶シリコン層１７を被
着せしめる。この場合、凹部１３′が完全に多結
晶シリコン１７により埋まるような構造として、
凹部間の当該多結晶シリコン層を除去することに
よりゲート電極１７となるべき部分のみを残す
ｅ。更に全表面に絶縁膜１８を形成しｆ、電極導
出用の窓あけを行つてアルミニウムやモリブデン
等の金属によりゲート電極間の相互配線を行つて
ｇに示す如き構造となすものである。すなわち、
絶縁膜１８を第１のゲート膜１６より多少厚く
（例えば約1500Å）形成しておき、写真蝕刻法に
より配線パターンを形成するものであるが、この
ときゲート電極１７の各々が、入力電極（図の左
方向端部であるが図示しない）方向すなわち電荷
転送方向と逆方向に延びて第２の絶縁膜１８の１
部分を被覆するような構造とする。
絶縁膜となる例えば酸化膜１６を500〜800Å程度
に形成する。この酸化膜上にスパツタリングや気
相成長等の方法により多結晶シリコン層１７を被
着せしめる。この場合、凹部１３′が完全に多結
晶シリコン１７により埋まるような構造として、
凹部間の当該多結晶シリコン層を除去することに
よりゲート電極１７となるべき部分のみを残す
ｅ。更に全表面に絶縁膜１８を形成しｆ、電極導
出用の窓あけを行つてアルミニウムやモリブデン
等の金属によりゲート電極間の相互配線を行つて
ｇに示す如き構造となすものである。すなわち、
絶縁膜１８を第１のゲート膜１６より多少厚く
（例えば約1500Å）形成しておき、写真蝕刻法に
より配線パターンを形成するものであるが、この
ときゲート電極１７の各々が、入力電極（図の左
方向端部であるが図示しない）方向すなわち電荷
転送方向と逆方向に延びて第２の絶縁膜１８の１
部分を被覆するような構造とする。
従つて第３図ｇの構造においては、凹部間の基
板表面における転送領域上にも第２のゲート膜１
８を介してゲート電極が延在していわゆるオフセ
ツトゲート構造となるために、ゲート間隙をほと
んどなくすことができ、よつて電位障壁を実質的
に無視することが可能となる。第３図ｇにおいて
破線２０は制御ラインφ１，φ２，φ３にそれぞ
れ第２図に示すV1，V2，V3を印加した場合の界
面電位状態を示すもので、第１のゲート膜１６の
厚さをdg、転送領域上の第２のゲート膜１８の
厚さをdf、第１のゲート膜１６下の界面電位をφ
S、第２のゲート膜１８下の界面電位をφS′とす
ると、次式が成立する。
板表面における転送領域上にも第２のゲート膜１
８を介してゲート電極が延在していわゆるオフセ
ツトゲート構造となるために、ゲート間隙をほと
んどなくすことができ、よつて電位障壁を実質的
に無視することが可能となる。第３図ｇにおいて
破線２０は制御ラインφ１，φ２，φ３にそれぞ
れ第２図に示すV1，V2，V3を印加した場合の界
面電位状態を示すもので、第１のゲート膜１６の
厚さをdg、転送領域上の第２のゲート膜１８の
厚さをdf、第１のゲート膜１６下の界面電位をφ
S、第２のゲート膜１８下の界面電位をφS′とす
ると、次式が成立する。
V1＝φS１＋（ＱS１・dg）／ε０・ε０x
V2＝φS２＋（ＱS２・dg）／ε０・ε０x
＝φS2′＋（ＱS2′・df）／ε０・φ０x
V3＝φS３＋（ＱS３・dg）／ε０・ε０x
＝φS3′＋（ＱS3′・df）／ε０・ε０x
ここでＱS，ＱS′はφS，φS′における電荷蓄積
密度であり、ε０は真空の誘電率、ε０xは絶縁
膜の比誘電率をそれぞれ示す。上記の式を用いて
制御電圧V1〜V3を以下の如く決定することがで
きる。
密度であり、ε０は真空の誘電率、ε０xは絶縁
膜の比誘電率をそれぞれ示す。上記の式を用いて
制御電圧V1〜V3を以下の如く決定することがで
きる。
まず、所期の転送効率を得るべくφS１の位置
で殆んどキヤリヤが散逸している必要があるの
で、このφS１はほぼ基板の濃度で決定されるフ
エルミ準位に一致させる。このφS１が決まると
ＱS１が定まりよつてV1が算出される。次に｜φ
S１｜＜｜φS2′｜となるように｜φS2′｜を選定す
る。ここで両者の差をあまり大とするとV2とV3
の値が大となるために、当該差は僅かとする。こ
のφS2′によりＱS2′が定まり、よつてV2が算出さ
れる。ここでは少くとも｜V1｜＜｜V2｜である
必要がある。V2が決まると上式によりφ２が算
出され、ここでは少くとも｜φS2′｜＜｜φS２｜
である必要がある。次に｜φS２｜＜｜φS3′｜と
なるようにφS3′を選び、このφS3′が決まる。よ
つてV3が算出されるが、｜V2｜＜｜V3｜となつ
ている必要がある。そして｜φS3′｜＜｜φS３｜
を確認してV1〜V3が決定される。かくすること
により界面電位は第３図ｇに示す破線２０の如く
なつて、電位障壁がなくなつていることがわか
る。
で殆んどキヤリヤが散逸している必要があるの
で、このφS１はほぼ基板の濃度で決定されるフ
エルミ準位に一致させる。このφS１が決まると
ＱS１が定まりよつてV1が算出される。次に｜φ
S１｜＜｜φS2′｜となるように｜φS2′｜を選定す
る。ここで両者の差をあまり大とするとV2とV3
の値が大となるために、当該差は僅かとする。こ
のφS2′によりＱS2′が定まり、よつてV2が算出さ
れる。ここでは少くとも｜V1｜＜｜V2｜である
必要がある。V2が決まると上式によりφ２が算
出され、ここでは少くとも｜φS2′｜＜｜φS２｜
である必要がある。次に｜φS２｜＜｜φS3′｜と
なるようにφS3′を選び、このφS3′が決まる。よ
つてV3が算出されるが、｜V2｜＜｜V3｜となつ
ている必要がある。そして｜φS3′｜＜｜φS３｜
を確認してV1〜V3が決定される。かくすること
により界面電位は第３図ｇに示す破線２０の如く
なつて、電位障壁がなくなつていることがわか
る。
第４図は本発明の他の実施例の工程順を断面に
て示したものである。面指数100の一主面を有し
１〜５Ω・cmのＮ型シリコン基板１０を準備し、
当該主面上に3000Åの酸化膜１１を形成する。こ
の酸化膜１１に複数の開口１２を穿つためにフオ
トレジスト２１を被着して写真蝕刻法によるエツ
チングを行う。この時エツチングマスクとしての
レジスト２１はそのまま残しておきａの構造を得
る。この場合開口１２の径は５〜10μｍ、その間
隔は５μｍ程度とする。
て示したものである。面指数100の一主面を有し
１〜５Ω・cmのＮ型シリコン基板１０を準備し、
当該主面上に3000Åの酸化膜１１を形成する。こ
の酸化膜１１に複数の開口１２を穿つためにフオ
トレジスト２１を被着して写真蝕刻法によるエツ
チングを行う。この時エツチングマスクとしての
レジスト２１はそのまま残しておきａの構造を得
る。この場合開口１２の径は５〜10μｍ、その間
隔は５μｍ程度とする。
次いで、このフオトレジスト２１をマスクとし
てフレオンガスによるプラズマエツチングを140
分間程行い深さ５〜10μｍの凹部２２を形成する
ｂ。しかる後にフツ酸液を用いて１μｍ程度の酸
化膜１１のアンダーカツトが得られるまで当該酸
化膜１１をエツチングする。その後フオトレジス
ト２１を除去し、３μｍ程度の巾で残存する酸化
膜１１をマスクとしてシリコン基板１０を異方性
エツチング液を用いて面指数111の面が表われる
ように異方性エツチングを施す。この時、凹部２
２の開口径が拡大することになり、また凹部底面
の形状もＶ字形となるが、開口径の拡大により凹
部間２２′の距離が減少し、後述する如く転送領
域の長さが減少することになるる。ｄはマスクと
しての酸化膜１１を除去した状態を示している。
てフレオンガスによるプラズマエツチングを140
分間程行い深さ５〜10μｍの凹部２２を形成する
ｂ。しかる後にフツ酸液を用いて１μｍ程度の酸
化膜１１のアンダーカツトが得られるまで当該酸
化膜１１をエツチングする。その後フオトレジス
ト２１を除去し、３μｍ程度の巾で残存する酸化
膜１１をマスクとしてシリコン基板１０を異方性
エツチング液を用いて面指数111の面が表われる
ように異方性エツチングを施す。この時、凹部２
２の開口径が拡大することになり、また凹部底面
の形状もＶ字形となるが、開口径の拡大により凹
部間２２′の距離が減少し、後述する如く転送領
域の長さが減少することになるる。ｄはマスクと
しての酸化膜１１を除去した状態を示している。
そして、ソース、ドレイン領域となるべき高濃
度不純物領域（図示しない）を凹部列の両端に形
成し、しかる後に全面にｅに示す如く、500〜800
Åの厚さの第１のゲート絶縁膜１６を形成する。
しかる後に第３図ｅ，ｆと同様な工程を経て（第
４図ｆ，ｇ）、第３図ｇにて説明した電極構造と
同一の構造を転送領域部に適用してオフセツトゲ
ートとしている（第４図ｈ）。
度不純物領域（図示しない）を凹部列の両端に形
成し、しかる後に全面にｅに示す如く、500〜800
Åの厚さの第１のゲート絶縁膜１６を形成する。
しかる後に第３図ｅ，ｆと同様な工程を経て（第
４図ｆ，ｇ）、第３図ｇにて説明した電極構造と
同一の構造を転送領域部に適用してオフセツトゲ
ートとしている（第４図ｈ）。
第４図の例においても、第３図の場合と同様に
制御電圧V1〜V3を決定することができる。
制御電圧V1〜V3を決定することができる。
以上詳述した如く本発明においては、シリコン
基板そのものをエツチングして凹部を形成するも
のであるからゲート電極の実効面積が実質的に増
大し、よつてチツプ面積を大とすることなく蓄積
容量の増大が図れるものであり、更に転送領域上
にも第２のゲート絶縁膜を形成してその上にゲー
ト電極を延在させることにより、いわゆるフオセ
ツトゲート構造としてより一層の転送効率の向上
が可能となる。
基板そのものをエツチングして凹部を形成するも
のであるからゲート電極の実効面積が実質的に増
大し、よつてチツプ面積を大とすることなく蓄積
容量の増大が図れるものであり、更に転送領域上
にも第２のゲート絶縁膜を形成してその上にゲー
ト電極を延在させることにより、いわゆるフオセ
ツトゲート構造としてより一層の転送効率の向上
が可能となる。
尚上記実施例においては、凹部形成に際して異
方性エツチングを用いてアンダーカツトによる電
極間の間隙を小とし、かつプラズマエツチングを
用いて深い凹部形成によるゲート面積の増大を顕
著としているが、単にプラズマエツチングや異方
性エツチングの１方のみを用て凹部形成しても、
第１図の平面状構造に比し蓄積容量の増大は可能
であることは明白である。またＮ型シリコン基板
を用いたがＰ型シリコン基板でもよいことは勿論
である。
方性エツチングを用いてアンダーカツトによる電
極間の間隙を小とし、かつプラズマエツチングを
用いて深い凹部形成によるゲート面積の増大を顕
著としているが、単にプラズマエツチングや異方
性エツチングの１方のみを用て凹部形成しても、
第１図の平面状構造に比し蓄積容量の増大は可能
であることは明白である。またＮ型シリコン基板
を用いたがＰ型シリコン基板でもよいことは勿論
である。
更にはまた、隣接ゲート電極は互いに第２のゲ
ート膜１８を介してオーバーラツプするような構
造としてもよいことは明白である。
ート膜１８を介してオーバーラツプするような構
造としてもよいことは明白である。
第１図は従来のCCDの断面図、第２図は第１
図のCCDの制御電圧波形図、第３図は本発明の
１実施例の製造工程順の断面図、第４図は本発明
の他の実施例の製造工程順の断面図である。 主要部分の符号の説明 １……半導体基板、１
３，１３′，２２，２２′……凹部、１６，１８…
…ゲート絶縁膜、１７……ゲート電極。
図のCCDの制御電圧波形図、第３図は本発明の
１実施例の製造工程順の断面図、第４図は本発明
の他の実施例の製造工程順の断面図である。 主要部分の符号の説明 １……半導体基板、１
３，１３′，２２，２２′……凹部、１６，１８…
…ゲート絶縁膜、１７……ゲート電極。
Claims (1)
- 【特許請求の範囲】 １ 所定導電型の半導体基板と、前記基板の一主
面において所定方向に順次配列された複数の凹部
と、前記凹部表面をそれぞれ被覆する所定厚さの
第１のゲート絶縁膜と、前記凹部間の基板表面に
それぞれ形成された所定厚さの第２のゲート絶縁
膜と、前記第１の絶縁膜上にそれぞれ被着された
ゲート電極とを含み、前記凹部の各各は少くとも
前記基板表面とは異なる面指数の傾斜面を有する
開口部と前記基板表面と垂直な側面を有する凹部
本体とから成り、前記ゲート電極の各々が電荷転
送方向と反対方向においてそれぞれ隣接する前記
第２のゲート絶縁膜上にオフセツトゲート構造と
なるように延在していることを特徴とする電荷転
送装置。 ２ 前記第２のゲート絶縁膜の厚さは前記第１の
ゲート絶縁膜の厚さよりも厚く形成されており、
前記ゲート電極の各々が電荷転送方向と反対方向
においてそれぞれ隣接する前記第２のゲート絶縁
膜上にオフセツトゲート構造となるように延在し
ていることを特徴とする特許請求の範囲第１項記
載の電荷転送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7397578A JPS551136A (en) | 1978-06-19 | 1978-06-19 | Charge transfer system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7397578A JPS551136A (en) | 1978-06-19 | 1978-06-19 | Charge transfer system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS551136A JPS551136A (en) | 1980-01-07 |
| JPS6213826B2 true JPS6213826B2 (ja) | 1987-03-28 |
Family
ID=13533594
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7397578A Granted JPS551136A (en) | 1978-06-19 | 1978-06-19 | Charge transfer system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS551136A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63239864A (ja) * | 1986-11-28 | 1988-10-05 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| US5223726A (en) * | 1989-07-25 | 1993-06-29 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device for charge transfer device |
| GB9211413D0 (en) * | 1992-05-29 | 1992-07-15 | Cesaroni Anthony Joseph | Panel heat exchanger formed from tubes and sheets |
| DE102006020506B4 (de) * | 2006-04-22 | 2014-05-15 | Rittal Gmbh & Co. Kg | Kühlgerät |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5026910A (ja) * | 1973-07-13 | 1975-03-20 | ||
| JPS5132457A (ja) * | 1974-09-14 | 1976-03-19 | Kobe Steel Ltd | Koiruopunaanojidoseigyohoho |
-
1978
- 1978-06-19 JP JP7397578A patent/JPS551136A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5026910A (ja) * | 1973-07-13 | 1975-03-20 | ||
| JPS5132457A (ja) * | 1974-09-14 | 1976-03-19 | Kobe Steel Ltd | Koiruopunaanojidoseigyohoho |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS551136A (en) | 1980-01-07 |
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