JPS63148675A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS63148675A JPS63148675A JP61294652A JP29465286A JPS63148675A JP S63148675 A JPS63148675 A JP S63148675A JP 61294652 A JP61294652 A JP 61294652A JP 29465286 A JP29465286 A JP 29465286A JP S63148675 A JPS63148675 A JP S63148675A
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- JP
- Japan
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- transistor
- trench
- faces
- semiconductor device
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- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 239000000758 substrate Substances 0.000 claims abstract description 3
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
- H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、半導体装置に関する。
（従来の技術）
高集積半導体メモリ装置等において微細化技術の限界か
ら新しいセル構造が検討されており、その１つとして、
溝型キャパシタは既に実用段階に入っているが、この溝
型キャパシタといっしょにスイッチングトランジスタも
溝に組込んだトレンチトランジスタセルも考案されてい
る（１９８６ＳＹＭＰＯ８ＩＵＭ ＯＮ ＶＬＳＩ
ＴＢＣＨＮＯＬＯＧＹ：Ｄｉｑｅｓｔ ｏｆ Ｔｅｃｈ
ｎｉｃａｌ ｐａｐｅｒｓ、ｐ７９〜８０ ）。しかし
このトランジスタセルは、直方体型トレンチを形成する
にあたり、第５図に示すように表面矩形形状の各辺を［
：１１０］方向にそろえていた。この場合、スイッチン
グトランジスタは（１１０）面に形成されることになり
、（１１０）面上のトランジスタでは％（１）電子の移
動度が（１００）面上の値に比べ、４０チも小さく１２
１（１１０）面は％ （１００）面に比べ界面単位密度
ＮＳＳが大きい、などの理由により、良好な特性が得ら
れなかった。また実際の構造は上から見ると溝は矩形で
なく輪状で、溝側面には色々な結晶方位が現われて、垂
直トランジスタの特性のバラツキの原因となる可能性が
あった。
ら新しいセル構造が検討されており、その１つとして、
溝型キャパシタは既に実用段階に入っているが、この溝
型キャパシタといっしょにスイッチングトランジスタも
溝に組込んだトレンチトランジスタセルも考案されてい
る（１９８６ＳＹＭＰＯ８ＩＵＭ ＯＮ ＶＬＳＩ
ＴＢＣＨＮＯＬＯＧＹ：Ｄｉｑｅｓｔ ｏｆ Ｔｅｃｈ
ｎｉｃａｌ ｐａｐｅｒｓ、ｐ７９〜８０ ）。しかし
このトランジスタセルは、直方体型トレンチを形成する
にあたり、第５図に示すように表面矩形形状の各辺を［
：１１０］方向にそろえていた。この場合、スイッチン
グトランジスタは（１１０）面に形成されることになり
、（１１０）面上のトランジスタでは％（１）電子の移
動度が（１００）面上の値に比べ、４０チも小さく１２
１（１１０）面は％ （１００）面に比べ界面単位密度
ＮＳＳが大きい、などの理由により、良好な特性が得ら
れなかった。また実際の構造は上から見ると溝は矩形で
なく輪状で、溝側面には色々な結晶方位が現われて、垂
直トランジスタの特性のバラツキの原因となる可能性が
あった。
（発明が解決しようとする問題点）
以上述べたように上記トレンチトランジスタセルにおい
ては、トランジスタの形成される面方位が原因で特性に
問題があった。本発明はトランジスタを形成するトレン
チ側面を（１００）面となるようにして前記（１）＜２
）の問題点を解消し、良好な特性で高速動作の可能なト
ランジスタセルを提供することを目的とする。
ては、トランジスタの形成される面方位が原因で特性に
問題があった。本発明はトランジスタを形成するトレン
チ側面を（１００）面となるようにして前記（１）＜２
）の問題点を解消し、良好な特性で高速動作の可能なト
ランジスタセルを提供することを目的とする。
（問題点を解決するための手段）
上記目的を達成するために１本発明においては縦型トレ
ンチトランジスタを（Ｚｏｏ）面に形成する。
ンチトランジスタを（Ｚｏｏ）面に形成する。
（作用）
スイッチングトランジスタを（１００）面に形成するこ
とにより、他に比べて高い移動度と小さい界面準位密度
のトランジスタセルとなり、高集積化を実現するのに、
良好なトランジスタ特性を保ったまま、また高速動作も
可能にする。
とにより、他に比べて高い移動度と小さい界面準位密度
のトランジスタセルとなり、高集積化を実現するのに、
良好なトランジスタ特性を保ったまま、また高速動作も
可能にする。
（実施例）
ｇｘ図Ｉこ通常用いられるウェハー面とこの上に形成す
るトレンチトランジスタの配置、及びワード線、ビット
線の構成の模式図を示す。第１図に示すように隣合うト
レンチ同志を表面矩形形状の対角線の半分の長さだけず
らせて配置することにより、高密度は保ったまま（１０
０）面を使うことができる。第２図は、第１図の構造の
断面図である。本発明の半導体装置の製造方法は第４図
に示すように１表面矩形の各辺が〔１００〕方向となる
ようにする他は、従来のトレンチトランジスタセルと同
じでかまわない。具体的に第４図（ａ）〜（ｄ）を順を
追って説明すると以下のようになる。
るトレンチトランジスタの配置、及びワード線、ビット
線の構成の模式図を示す。第１図に示すように隣合うト
レンチ同志を表面矩形形状の対角線の半分の長さだけず
らせて配置することにより、高密度は保ったまま（１０
０）面を使うことができる。第２図は、第１図の構造の
断面図である。本発明の半導体装置の製造方法は第４図
に示すように１表面矩形の各辺が〔１００〕方向となる
ようにする他は、従来のトレンチトランジスタセルと同
じでかまわない。具体的に第４図（ａ）〜（ｄ）を順を
追って説明すると以下のようになる。
まずＰ型基板９上の酸化膜１０をマスクとして、ビット
線となるｎ拡散層１１の中央に８μｍの深さで溝１２を
堀る。約１５ｎｍのキャパシタ酸化膜１３を成長させた
のち溝１２を導電性の多結晶Ｓｔ層１４で埋める。
線となるｎ拡散層１１の中央に８μｍの深さで溝１２を
堀る。約１５ｎｍのキャパシタ酸化膜１３を成長させた
のち溝１２を導電性の多結晶Ｓｔ層１４で埋める。
次に上方からこの多結晶Ｓｉ層１４を表面から約２μｍ
の深さまでエツチングする。このエツチングの深さのモ
ニタにはレーザ干渉計を用いた。
の深さまでエツチングする。このエツチングの深さのモ
ニタにはレーザ干渉計を用いた。
そののち上部の酸化膜１３をウェット・ケミカル・エツ
チングする。その際、多結晶８１層１４の上部の酸化膜
が少しアンダーカットされる。
チングする。その際、多結晶８１層１４の上部の酸化膜
が少しアンダーカットされる。
これに薄い多結晶Ｓｉを積むとこのアンダーカットが多
結晶Ｓｉ層１５で埋まり、埋め込みコンタクトが出来上
がる。なおコンタクト以外の薄い多結晶８ｉは等方性の
エツチングで取り除く。
結晶Ｓｉ層１５で埋まり、埋め込みコンタクトが出来上
がる。なおコンタクト以外の薄い多結晶８ｉは等方性の
エツチングで取り除く。
あとはスイッチング・トランジスタのゲート酸化膜１７
を約’１５ ｎｍの厚さに成長させ、ワード線となる導
電性の多結晶Ｓｉ層１８で埋めればセルが出来上がる。
を約’１５ ｎｍの厚さに成長させ、ワード線となる導
電性の多結晶Ｓｉ層１８で埋めればセルが出来上がる。
この多結晶Ｓｉ層１８は同時に周辺回路のトランジスタ
のゲート電極になる。なおセルのワード線はワード線遅
延時間を減らすため第１層目のＡＬ配線で１２８セルご
とに接続している。
のゲート電極になる。なおセルのワード線はワード線遅
延時間を減らすため第１層目のＡＬ配線で１２８セルご
とに接続している。
ただし１本発明においては、特にスイッチングトランジ
スタのゲート酸化膜を成長させる工程において、（１１
０）面が混在しないように酸化が拡散律速となり、酸化
速度が（Ｚｏｏ）面と（１１０）面とで違いが小さくな
るまではなるべく高温で酸化し、トレンチ側壁が（Ｚｏ
ｏ）面のみで構成されるようにし、トレンチが輪状とな
るのを防ぐ。また第１図でもわかるように、素子分離領
域はジグザグのビット線の間に１／２相ずらして作っで
あるので、ビット線間隔も縮めることができ、さらに高
速動作が期待できる。
スタのゲート酸化膜を成長させる工程において、（１１
０）面が混在しないように酸化が拡散律速となり、酸化
速度が（Ｚｏｏ）面と（１１０）面とで違いが小さくな
るまではなるべく高温で酸化し、トレンチ側壁が（Ｚｏ
ｏ）面のみで構成されるようにし、トレンチが輪状とな
るのを防ぐ。また第１図でもわかるように、素子分離領
域はジグザグのビット線の間に１／２相ずらして作っで
あるので、ビット線間隔も縮めることができ、さらに高
速動作が期待できる。
以上述べたように１本発明によれば、縦型トレンチトラ
ンジスタセルを用いて高集積化を図りながら、第３図に
示す様にトランジスタの動作特性や動作速度を劣化させ
ることなく実現できる。
ンジスタセルを用いて高集積化を図りながら、第３図に
示す様にトランジスタの動作特性や動作速度を劣化させ
ることなく実現できる。
第１図は本発明の一実施例の半導体装置におけるトレン
チトランジスタのウェハー面に対する配置を示すと共に
ワード線及びビット線の構成を示す模式図、第２図は第
１図の半導体装置の構造を示す断面図、第３図は本発明
及び従来のトランジスタ特性を比較して示す特性図、第
４図（ａ）〜（ｄ）は本発明による半導体装置の製造方
法の一例を示す工程断面図、第５図は従来例を示す説明
図である。 １・・・ワード線、２・・・ビット線、３・・・スイッ
チングトランジスタ、４・・・キャパシタ、５・・・素
子分離領域。 代理人 弁理士 則 近 憲 佑 同 竹 花 喜久男 Ｇ 第３図
チトランジスタのウェハー面に対する配置を示すと共に
ワード線及びビット線の構成を示す模式図、第２図は第
１図の半導体装置の構造を示す断面図、第３図は本発明
及び従来のトランジスタ特性を比較して示す特性図、第
４図（ａ）〜（ｄ）は本発明による半導体装置の製造方
法の一例を示す工程断面図、第５図は従来例を示す説明
図である。 １・・・ワード線、２・・・ビット線、３・・・スイッ
チングトランジスタ、４・・・キャパシタ、５・・・素
子分離領域。 代理人 弁理士 則 近 憲 佑 同 竹 花 喜久男 Ｇ 第３図
Claims (2)
- （１）半導体基板に溝を堀って作った直方体型トレンチ
の側壁に縦型ＭＯＳトランジスタを形成するに際し、前
記トランジスタのチャネル部となる前記トレンチ側壁各
面が（１００）面になるように設定することを特徴とす
る半導体装置。 - （２）前記半導体装置において、トレンチの表面矩形状
の対角線の半分の長さだけ、隣り合うトレンチ同志をず
らせてジグザグに配置させ、各側面にＭＯＳトランジス
タを形成することを特徴とする特許請求の範囲第１項記
載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61294652A JPS63148675A (ja) | 1986-12-12 | 1986-12-12 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61294652A JPS63148675A (ja) | 1986-12-12 | 1986-12-12 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63148675A true JPS63148675A (ja) | 1988-06-21 |
Family
ID=17810540
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61294652A Pending JPS63148675A (ja) | 1986-12-12 | 1986-12-12 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63148675A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4971926A (en) * | 1984-08-28 | 1990-11-20 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor device |
| JP2002526918A (ja) * | 1998-09-30 | 2002-08-20 | ラム リサーチ コーポレーション | プラズマ・エッチング工程の精度を改善する方法および装置 |
-
1986
- 1986-12-12 JP JP61294652A patent/JPS63148675A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4971926A (en) * | 1984-08-28 | 1990-11-20 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor device |
| JP2002526918A (ja) * | 1998-09-30 | 2002-08-20 | ラム リサーチ コーポレーション | プラズマ・エッチング工程の精度を改善する方法および装置 |
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