WO2023000658A1 - 半导体结构及其制备方法 - Google Patents

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WO2023000658A1
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isolation layer
layer
initial
isolation
semiconductor structure
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张雁红
杨鹏
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长鑫存储技术有限公司
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    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
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    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices

Definitions

  • the present disclosure relates to the technical field of semiconductors, in particular to a semiconductor structure and a preparation method thereof.
  • Shallow trench isolation (STI for short) is widely used in semiconductor structures to realize isolation between adjacent active regions.
  • trenches are first formed in the substrate, and then the trenches are filled with isolation dielectrics by a deposition process, so as to form shallow trench isolation structures.
  • the isolation medium in the contact area with the active region will be missing, resulting in the formation of a gap between the active region and the semiconductor structure, and the gap will easily increase the possibility of leakage between adjacent active regions. risk, degrading the performance of the semiconductor structure.
  • a first aspect of an embodiment of the present disclosure provides a method for preparing a semiconductor structure, which includes the following steps:
  • a substrate is provided, the substrate has grooves in it, and a region of the substrate in which the grooves are removed constitutes a plurality of active regions arranged at intervals;
  • a first isolation layer and a second isolation layer are sequentially stacked on the inner wall of the trench, and the top surface of the first isolation layer is lower than the top surface of the second isolation layer, so that the second isolation layer A groove is formed between the isolation layer and the active region, and the second isolation layer forms an intermediate trench in the trench;
  • the etch rate of the barrier layer is lower than the etch rate of the first isolation layer
  • a third isolation layer is formed in the intermediate trench, the third isolation layer fills the intermediate trench, the first isolation layer, the second isolation layer, the third isolation layer and the The barrier layer constitutes the isolation structure.
  • the barrier layer further has an extension, and the extension is located between the second isolation layer and the third isolation layer.
  • the material of the barrier layer includes at least one of silicon carbonitride, silicon oxycarbide and silicon boronitride.
  • the depth of the groove is 60nm-80nm.
  • the step of forming the first isolation layer and the second isolation layer sequentially stacked on the inner wall of the trench includes:
  • first initial isolation layer on the inner wall of the trench, the first initial isolation layer covering the top surface of the substrate
  • the retained first initial isolation layer constitutes the first isolation layer
  • the retained second initial isolation layer constitutes the second isolation layer
  • the first initial isolation layer on the top surface of the substrate and part of the first initial isolation layer on the sidewall of the trench are removed, and the top surface of the substrate is removed.
  • the step of said second initial isolation layer on the face further comprising:
  • a part of the thickness of the active region is removed, and a filling region is formed between the remaining active region and the blocking layer.
  • the step of forming a barrier layer in the groove includes:
  • the initial barrier layer extends out of the groove, and covers the top surface of the active region and the inner wall of the second isolation layer;
  • the initial barrier layer remaining in the groove constitutes a barrier layer
  • the initial barrier layer remaining on the inner wall of the second isolation layer constitutes the extension.
  • the step of forming a third isolation layer in the intermediate trench includes:
  • a third initial isolation layer is formed in the middle trench, the third initial isolation layer extends outside the middle trench, and covers the top surfaces of the second isolation layer and the barrier layer and the within the filling area;
  • the third initial isolation layer located in the middle trench forms a third isolation layer
  • the third initial isolation layer located in the filling region forms a gate oxide layer
  • the top surface of the gate oxide layer is flush with the top surface of the barrier layer.
  • the preparation method further includes:
  • a gate structure and an insulating layer sequentially stacked are formed on the gate oxide layer.
  • a second aspect of an embodiment of the present disclosure provides a semiconductor structure, which includes: a substrate, the substrate has trenches in it, and a region of the substrate excluding the trenches constitutes a plurality of active regions arranged at intervals;
  • the first isolation layer is disposed on the inner wall of the trench
  • the second isolation layer, the second isolation layer is arranged on the first isolation layer, and the top surface of the second isolation layer is higher than the top surface of the first isolation layer, so that the second isolation layer a layer encloses a groove with the substrate;
  • the barrier layer is disposed in the groove, and the etch rate of the barrier layer is lower than the etch rate of the first isolation layer;
  • a third isolation layer is disposed on the inner wall of the second isolation layer, and the third isolation layer fills the area surrounded by the second isolation layer.
  • the material of the barrier layer includes at least one of silicon carbonitride, silicon oxycarbide and silicon boronitride.
  • the barrier layer includes an extension located between the second isolation layer and the third isolation layer.
  • the top surface of the barrier layer is higher than the top surface of the active region; the region surrounded by the barrier layer and the active region is provided with a gate oxide layer.
  • a gate structure and an insulating layer are also included, the gate structure includes a first conductive layer and a second conductive layer sequentially stacked, and the first conductive layer is disposed on the gate oxide layer, so The insulating layer is disposed on the second conductive layer.
  • the material of the first isolation layer and the material of the third isolation layer both include silicon oxide, and the material of the second isolation layer includes silicon nitride.
  • FIG. 1 is a schematic structural diagram of a substrate in the related art
  • FIG. 2 is a schematic structural diagram of forming a dielectric layer in the related art
  • FIG. 3 is a schematic structural diagram of removing a dielectric layer in the related art
  • FIG. 4 is a process flow diagram of a method for preparing a semiconductor structure provided by an embodiment of the present disclosure
  • FIG. 5 is a schematic structural diagram of trenches formed in the method for manufacturing a semiconductor structure provided by an embodiment of the present disclosure
  • FIG. 6 is a schematic structural diagram of forming a first initial isolation layer in the method for manufacturing a semiconductor structure provided by an embodiment of the present disclosure
  • FIG. 7 is a schematic structural diagram of forming a second initial isolation layer in the method for manufacturing a semiconductor structure provided by an embodiment of the present disclosure
  • FIG. 8 is a process diagram of forming a first isolation layer and a second isolation layer in the method for manufacturing a semiconductor structure provided by an embodiment of the present disclosure
  • FIG. 9 is a schematic structural diagram of forming a first isolation layer and a second isolation layer in the method for manufacturing a semiconductor structure provided by an embodiment of the present disclosure.
  • FIG. 10 is a schematic structural diagram of forming an initial barrier layer in the method for preparing a semiconductor structure provided by an embodiment of the present disclosure
  • FIG. 11 is a schematic structural diagram of forming a barrier layer and an extension in the method for manufacturing a semiconductor structure provided by an embodiment of the present disclosure
  • FIG. 12 is a schematic structural diagram of forming a third initial isolation layer in the method for manufacturing a semiconductor structure provided by an embodiment of the present disclosure
  • FIG. 13 is a schematic structural diagram of forming a third isolation layer and a gate oxide layer in the method for manufacturing a semiconductor structure provided by an embodiment of the present disclosure
  • FIG. 14 is a schematic structural diagram of forming a dielectric layer in the method for preparing a semiconductor structure provided by an embodiment of the present disclosure
  • FIG. 15 is a schematic structural diagram of forming a gate structure and an insulating layer in the method for manufacturing a semiconductor structure provided by an embodiment of the present disclosure.
  • both the array region and the peripheral circuit region include a substrate 10 and a shallow trench isolation structure 12 disposed in the substrate 10.
  • the isolation spacer The film layer will also be formed on the peripheral circuit area to form a dielectric layer 70 on the base 10 of the peripheral circuit area.
  • the control circuit is formed on the peripheral circuit area, the medium on the base 10 of the peripheral circuit area needs to be removed. layer 70, but in the process of removing the dielectric layer 70, it is easy to over-etch the shallow trench isolation structure 12 in the peripheral circuit region, so that the shallow trench isolation structure 12 is missing, and leakage current is easily generated between adjacent active regions 11 .
  • the etching rate of the barrier layer is lower than that of the first isolation layer.
  • the etching rate is high, and when the subsequent etching removes other film layers on the substrate, the barrier layer will not be over-etched, and the isolation structure will not be lost, so that it can avoid the gap between adjacent active regions. Leakage current, improving the performance of semiconductor structures.
  • FIG. 4 is a flow chart of a method for preparing a semiconductor structure provided by an embodiment of the present disclosure
  • FIGS. 4-15 are schematic diagrams of various stages of a method for preparing a semiconductor structure. The method for preparing a semiconductor structure will be described in detail below in conjunction with FIGS. 4-15 introduction.
  • This embodiment does not limit the semiconductor structure.
  • the semiconductor structure will be described below as an example of a dynamic random access memory (DRAM). However, this embodiment is not limited to this.
  • the semiconductor structure in this embodiment can also be other structures. .
  • the method for preparing a semiconductor structure includes the following steps:
  • Step S100 providing a substrate with trenches in the substrate, and regions of the substrate where the trenches are removed form a plurality of active regions arranged at intervals.
  • the substrate 10 is used as a supporting component of the DRAM for supporting other components disposed thereon, wherein the substrate 10 can be made of a semiconductor material, and the semiconductor material can be silicon, germanium, One or more of silicon-germanium compounds and silicon-carbon compounds.
  • trenches 13 are used to divide the substrate 10 into a plurality of active regions 11 which are independently arranged, and the plurality of active regions 11 can be arranged in an array in the substrate 10 .
  • the active region 11 can be used to form semiconductor devices, for example, the active region 11 formed in the array region is used to form semiconductor devices such as transistors or capacitors, and for example, the active region 11 formed in the peripheral circuit region is used to form control circuits, such as logic transistors.
  • Step S200 forming a first isolation layer and a second isolation layer stacked in sequence on the inner wall of the trench, the top surface of the first isolation layer is lower than the top surface of the second isolation layer, so that the second isolation layer and the active Grooves are formed between the regions, and the second isolation layer forms a middle trench in the trenches.
  • a first initial isolation layer 211 may be formed on the inner wall of the trench 13 by using an atomic layer deposition process, and the first initial isolation layer 211 covers the top surface of the substrate 10 .
  • the second initial isolation layer 221 may be continuously formed on the first initial isolation layer 211 by using an atomic layer deposition process.
  • first initial isolation layer 211 on the top surface of the substrate 10 and part of the first initial isolation layer 211 on the sidewall of the trench, and removing the second initial isolation layer 221 on the top surface of the substrate are The remaining first initial isolation layer 211 constitutes the first isolation layer 21, and the retained second initial isolation layer 221 constitutes the second isolation layer 22, and the second isolation layer 22 forms an intermediate trench 30 in the trench 13 .
  • the second initial isolation layer 221 located on the top surface of the substrate 10 may be removed first by using an etching gas or etching solution, exposing the first initial isolation layer 211 located on the substrate 10, and being The remaining second initial isolation layer 221 constitutes the second isolation layer 22 .
  • the second isolation layer 22 is to be formed, as shown in FIG. 9 , continue to use etching gas or etching solution to remove the first initial isolation layer 211 located on the top surface of the substrate 10 and part of the first initial isolation layer 211 located on the sidewall of the trench.
  • the initial isolation layer 211 is such that a groove 40 is formed between the second isolation layer 22 and the substrate 10 .
  • the depth of the groove is less than 60nm, the thickness of the barrier layer subsequently formed in the groove is too small, and it is difficult to prevent the first isolation layer from being over-etched. If the depth of the groove is greater than 80nm, the depth of the groove is too large.
  • the process of forming the groove is to etch the second isolation layer, which affects the performance of the semiconductor structure. Therefore, in this embodiment, the depth of the groove is set at 60nm-80nm, which can prevent the first isolation layer from being over-etched, and also The performance of the semiconductor structure can be guaranteed.
  • the material of the first isolation layer includes silicon oxide
  • the material of the second isolation layer includes silicon nitride
  • Step S300 forming a barrier layer in the groove, the etching rate of the barrier layer is lower than the etching rate of the first isolation layer.
  • an initial barrier layer 232 is formed in the groove 40 , and the initial barrier layer 232 extends out of the groove 40 and covers the top surface of the active region 11 and the inner wall of the second isolation layer 22 superior.
  • the initial barrier layer 232 located on the top surface of the active region 11 is removed, the initial barrier layer 232 remaining in the groove 40 constitutes the barrier layer 23, and the initial barrier layer 232 remaining on the inner wall of the second isolation layer 22
  • the barrier layer 232 constitutes the extension portion 231 , that is, the extension portion 231 is located between the second isolation layer 22 and the third isolation layer.
  • the etching rate of the barrier layer 23 is lower than the etching rate of the first isolation layer 21, that is, under the same etching conditions, the barrier layer 23 will not be etched, thereby preventing the first isolation layer 21 from being etched. cause etching.
  • the thickness of the third isolation layer 24 can be reduced by setting the extension part 231, and the extension part 231 with a lower etching rate is used to replace part of the third isolation layer 24, which can minimize the subsequent removal
  • Other film layers on the substrate may damage the isolation structure 20, avoid leakage current between adjacent active regions, and improve the performance of the semiconductor structure.
  • extension part in this embodiment can also be provided only on the side wall of the middle groove, or only on the bottom wall of the middle groove, or the extension part can be arranged on the side of the middle groove at the same time. wall and bottom wall.
  • the material of the barrier layer 23 includes at least one of silicon carbonitride, silicon oxycarbide and silicon boronitride, that is to say, the material of the barrier layer 23 may be one or more of the above three materials.
  • Step S400 forming a third isolation layer in the middle trench, the third isolation layer fills the middle trench, and the first isolation layer, the second isolation layer, the third isolation layer and the barrier layer form an isolation structure.
  • a third isolation layer 24 can be formed in the middle trench 30 by using a physical vapor deposition process or a chemical vapor deposition process.
  • the third isolation layer 24 fills the middle trench 30, and the first isolation layer 21 , the second isolation layer 22 , the third isolation layer 24 and the barrier layer 23 constitute the isolation structure 20 .
  • the third isolation layer When forming the third isolation layer, the third isolation layer will also be formed in the filling region 50. For example, as shown in FIG. It extends out of the middle trench 30 and covers the second isolation layer 22 , the barrier layer 23 and the filling region 50 .
  • the third initial isolation layer is planarized using a chemical mechanical polishing process, so that the third initial isolation layer 241 located in the middle trench 30 constitutes the third isolation layer 24, and the third initial isolation layer 241 located in the filling region 50
  • the isolation layer 241 constitutes the gate oxide layer 60 , and the top surface of the gate oxide layer 60 is flush with the top surface of the barrier layer 23 .
  • the third isolation layer formed in the filling region as the gate oxide layer, subsequent formation of the gate oxide layer on the active region can be avoided, thereby simplifying the manufacturing process of the semiconductor structure.
  • the film layer of the isolation spacer will also be formed on the peripheral circuit area, so that the dielectric layer 70 on the substrate 10 of the peripheral circuit area,
  • this embodiment uses etching gas to remove the dielectric layer 70, because this embodiment
  • the barrier layer 23 with a relatively low etching rate is included in the isolation structure. Therefore, when the dielectric layer 70 is removed, the barrier layer 23 will not be over-etched, and the isolation structure 20 will not be over-etched, so as to avoid adjacent active The phenomenon of leakage current between the regions 11 improves the performance of the semiconductor structure.
  • the manufacturing method of the semiconductor structure further includes: forming a stacked gate structure 80 and an insulating layer on the gate oxide layer 60 90, the gate oxide layer 60, the gate structure 80 and the insulating layer 90 form a transistor.
  • an embodiment of the present disclosure further provides a semiconductor structure, including: a substrate 10 , a first isolation layer 21 , a second isolation layer 22 , a barrier layer 23 and a third isolation layer 24 .
  • the first isolation layer 21 is arranged on the inner wall of the groove
  • the second isolation layer 22 is arranged on the first isolation layer 21
  • the top surface of the second isolation layer 22 is higher than the top surface of the first isolation layer 21 , so that the second isolation layer 22 and the substrate 10 form a groove.
  • the blocking layer 23 is disposed in the groove, and the etching rate of the blocking layer 23 is lower than the etching rate of the first isolation layer 21 .
  • the third isolation layer 24 is disposed on the inner wall of the second isolation layer 22 , and the third isolation layer 24 fills the area surrounded by the second isolation layer 22 .
  • the isolation structure 20 includes a first isolation layer 21, a second isolation layer 22, a barrier layer 23, and a third isolation layer 24, and the first isolation layer 21, the second isolation layer 22, and the third isolation layer 24 are sequentially stacked.
  • the top surface of the first isolation layer 21 is lower than the top surface of the substrate 10
  • a groove is enclosed between the second isolation layer 22 and the substrate 10
  • the barrier layer 23 is arranged in the groove, and fills the groove, wherein The etching rate of the barrier layer 23 is lower than the etching rate of the first isolation layer 21 .
  • the material of the barrier layer 23 includes at least one of silicon carbonitride, silicon oxycarbide and silicon boronitride, that is to say, the material of the barrier layer 23 may be one or more of the above three materials.
  • Both the material of the first isolation layer 21 and the material of the third isolation layer 24 may include silicon oxide, and the material of the second isolation layer 22 may include silicon nitride.
  • the etching rate of the barrier layer 23 is lower than the etching rate of the first isolation layer 21, so that when the isolation structure is formed, the barrier layer 23 will not be damaged, and the isolation structure will not be damaged.
  • the leakage current is generated between the active regions of the semiconductor structure, which improves the performance of the semiconductor structure.
  • the barrier layer 23 further includes an extension portion 231 located between the second isolation layer 22 and the third isolation layer 24 .
  • the thickness of the third isolation layer 24 can be reduced by setting the extension part 231, and the extension part 231 with a lower etching rate is used to replace part of the third isolation layer 24, which can minimize the subsequent removal of the third isolation layer 24 located on the substrate. damage to the isolation structure 20 during other film layers, avoid leakage current between adjacent active regions, and improve the performance of the semiconductor structure.
  • the top surface of the barrier layer 23 is higher than the top surface of the active region 11 , and the area surrounded by the barrier layer 23 and the active region 11 is provided with a gate oxide layer 60 .
  • the gate oxide layer 60 is also provided with a gate structure 80 and an insulating layer 90, wherein the gate structure 80 may include a first conductive layer 81 and a second conductive layer 82 stacked in sequence, and the first conductive layer 81 is disposed on the gate oxide layer. 60 , an insulating layer 90 is disposed on the second conductive layer 82 , and the gate oxide layer 60 , the gate structure 80 and the insulating layer 90 form a transistor, which is used to control the semiconductor devices located in the array area.
  • the material of the first conductive layer 81 may include polysilicon
  • the material of the second conductive layer 82 may include tungsten
  • the material of the insulating layer 90 may include silicon nitride.

Abstract

本公开提供一种半导体结构及其制备方法，该半导体结构的制备方法包括提供具有沟槽的基底，基底中除去沟槽的区域构成间隔设置的多个有源区；在沟槽的内壁上形成依次层叠设置的第一隔离层和第二隔离层，第一隔离层的顶面低于第二隔离层的顶面，以使第二隔离层与有源区之间形成凹槽；在凹槽内形成阻挡层，阻挡层的刻蚀速率小于第一隔离层的刻蚀速率；在中间沟槽内形成第三隔离层，第三隔离层填充满中间沟槽，第一隔离层、第二隔离层和第三隔离层以及阻挡层构成隔离结构。

Description

半导体结构及其制备方法
本公开要求于2021年07月22日提交中国专利局、申请号为202110833194.3、申请名称为“半导体结构及其制备方法”的中国专利申请的优先权，其全部内容通过引用结合在本公开中。
技术领域
本公开涉及半导体技术领域，尤其涉及一种半导体结构及其制备方法。
背景技术
浅沟槽隔离结构(Shallow trench isolation，简称STI)被广泛应用于半导体结构中，用于实现相邻有源区之间的隔离。
相关技术中，通常是先在基底内形成沟槽，然后利用沉积工艺在沟槽内填充满隔离介质，以形成浅沟槽隔离结构。
但是，后续在基底上制备其他器件时，与有源区接触区域的隔离介质会发生缺失，致使有源区与半导体结构之间形成缝隙，该缝隙易增加相邻有源区之间发生漏电的风险，降低了半导体结构的性能。
发明内容
本公开实施例的第一方面提供一种半导体结构的制备方法，其包括如下步骤：
提供基底，所述基底内具有沟槽，且所述基底中除去沟槽的区域构成间隔设置的多个有源区；
在所述沟槽的内壁上形成依次层叠设置的第一隔离层和第二隔离层，所述第一隔离层的顶面低于所述第二隔离层的顶面，以使所述第二隔离层与所述有源区之间形成凹槽，所述第二隔离层在所述沟槽内围成中间沟槽；
在所述凹槽内形成阻挡层，所述阻挡层的刻蚀速率小于所述第一隔离层的刻蚀速率；
在所述中间沟槽内形成第三隔离层，所述第三隔离层填充满所述中间沟槽，所述第一隔离层、所述第二隔离层、所述第三隔离层以及所述阻挡层构成隔离结构。
在一些实施例中，所述阻挡层还具有延伸部，所述延伸部位于所述第二隔离层与所述第三隔离层之间。
在一些实施例中，所述阻挡层的材质包括碳氮化硅、碳氧化硅和硼氮化硅中至少一种。
在一些实施例中，所述凹槽的深度为60nm～80nm。
在一些实施例中，在所述沟槽的内壁上形成依次层叠设置的第一隔离层和第二隔离层的步骤，包括：
在所述沟槽的内壁上形成第一初始隔离层，所述第一初始隔离层覆盖在所述基底的顶面上；
在所述第一初始隔离层上形成第二初始隔离层；
去除位于所述基底的顶面上的所述第一初始隔离层和位于所述沟槽侧壁上的部分所述第一初始隔离层，以及去除位于所述基底的顶面上的所述第二初始隔离层，被保留下来的所述第一初始隔离层构成第一隔离层，被保留下来的所述第二初始隔离层构成所述第二隔离层。
在一些实施例中，去除位于所述基底的顶面上的所述第一初始隔离层和位于所述沟槽侧壁上的部分所述第一初始隔离层，以及去除位于所述基底的顶面上的所述第二初始隔离层的步骤，还包括：
去除部分厚度的所述有源区，被保留下来的所述有源区与所述阻挡层之间形成填充区。
在一些实施例中，在所述凹槽内形成阻挡层的步骤，包括：
在所述凹槽内形成初始阻挡层，所述初始阻挡层延伸至所述凹槽外，并覆盖在所述有源区的顶面和所述第二隔离层的内壁上；
去除位于所述有源区的顶面上的所述初始阻挡层，保留在所述凹槽内的所述初始阻挡层构成阻挡层，保留在所述第二隔离层的内壁上的所述初始阻挡层构成延伸部。
在一些实施例中，在所述中间沟槽内形成第三隔离层的步骤，包括：
在所述中间沟槽内形成第三初始隔离层，所述第三初始隔离层延伸至所述中间沟槽外，并覆盖在所述第二隔离层和所述阻挡层的顶面以及所述 填充区内；
平坦化所述第三初始隔离层，使得位于所述中间沟槽内的所述第三初始隔离层构成第三隔离层，位于所述填充区内的所述第三初始隔离层构成栅氧化层，所述栅氧化层的顶面与所述阻挡层的顶面平齐。
在一些实施例中，平坦化所述第三初始隔离层的步骤之后，所述制备方法还包括：
在所述栅氧化层上形成依次层叠设置的栅极结构和绝缘层。
本公开实施例的第二方面提供一种半导体结构，其包括：基底，所述基底内具有沟槽，且所述基底中除去沟槽的区域构成间隔设置的多个有源区；
第一隔离层，所述第一隔离层设置在所述沟槽的内壁上；
第二隔离层，所述第二隔离层设置在所述第一隔离层上，且所述第二隔离层的顶面高于所述第一隔离层的顶面，以使所述第二隔离层与所述基底围成凹槽；
阻挡层，所述阻挡层设置在所述凹槽内，且所述阻挡层的刻蚀速率小于第一隔离层的刻蚀速率；
第三隔离层，所述第三隔离层设置在所述第二隔离层的内壁上，且所述第三隔离层填充满所述第二隔离层所围成的区域。
在一些实施例中，所述阻挡层的材质包括碳氮化硅、碳氧化硅和硼氮化硅中至少一种。
在一些实施例中所述阻挡层包括延伸部，所述延伸部位于所述第二隔离层与所述第三隔离层的之间。
在一些实施例中所述阻挡层的顶面高于所述有源区的顶面；所述阻挡层与所述有源区围成的区域设置有栅氧化层。
在一些实施例中还包括栅极结构和绝缘层，所述栅极结构包括依次层叠设置的第一导电层和第二导电层，所述第一导电层设置在所述栅氧化层上，所述绝缘层设置在所述第二导电层。
在一些实施例中所述第一隔离层材质和所述第三隔离层的材质均包括氧化硅，所述第二隔离层的材质包括氮化硅。
除了上面所描述的本公开实施例解决的技术问题、构成技术方案的技术特征以及由这些技术方案的技术特征所带来的有益效果外，本公开实施 例提供的半导体结构及其制备方法所能解决的其他技术问题、技术方案中包含的其他技术特征以及这些技术特征带来的有益效果，将在具体实施方式中作出进一步详细的说明。
附图说明
为了更清楚地说明本公开实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为相关技术中基底的结构示意图；
图2为相关技术中形成介质层的结构示意图；
图3为相关技术中去除介质层的结构示意图；
图4为本公开实施例提供的半导体结构的制备方法的工艺流程图；
图5为本公开实施例提供的半导体结构的制备方法中形成沟槽的结构示意图；
图6为本公开实施例提供的半导体结构的制备方法中形成第一初始隔离层的结构示意图；
图7为本公开实施例提供的半导体结构的制备方法中形成第二初始隔离层的结构示意图；
图8为本公开是实施例提供的半导体结构的制备方法中形成第一隔离层和第二隔离层的过程图；
图9为本公开实施例提供的半导体结构的制备方法中形成第一隔离层和第二隔离层的结构示意图；
图10为本公开实施例提供的半导体结构的制备方法中形成初始阻挡层的结构示意图；
图11为本公开实施例提供的半导体结构的制备方法中形成阻挡层和延伸部的结构示意图；
图12为本公开实施例提供的半导体结构的制备方法中形成第三初始隔离层的结构示意图；
图13为本公开实施例提供的半导体结构的制备方法中形成第三隔离层和栅氧化层的结构示意图；
图14为本公开实施例提供的半导体结构的制备方法中形成介质层的结构示意图；
图15为本公开实施例提供的半导体结构的制备方法中形成栅极结构和绝缘层的结构示意图。
具体实施方式
正如背景技术描述，半导体结构的相邻有源区之间会产生电流的泄漏，出现这种问题的原因在于，相邻的有源区之间的浅沟槽隔离结构容易发生缺失，施加某一有源区的电压有可能施加到相邻的有源区内，造成相邻的有源区之间产生漏电流。
经发明人研究发现，相邻的有源区之间的浅沟槽隔离结构容易发生缺失的原因在于：半导体结构通常包括阵列区以及与阵列区连接的外围电路区，如图1至图3所示，阵列区和外围电路区均包括基底10以及设置在基底10内的浅沟槽隔离结构12，当在阵列区上形成位线以及设置在位线两侧的隔离侧墙时，隔离侧墙的膜层也会形成在外围电路区上，以在外围电路区的基底10上构成介质层70，当在外围电路区上形成控制电路时，就需要去除位于外围电路区的基底10上的介质层70，但是在去除介质层70的过程容易过刻蚀外围电路区内的浅沟槽隔离结构12，使得浅沟槽隔离结构12发生缺失，相邻的有源区11之间容易产生漏电流。
针对上述的技术问题，在本公开实施例中，通过使第二隔离层与有源区之间形成凹槽，并在凹槽内形成阻挡层，利用阻挡层的刻蚀速率小于第一隔离层的刻蚀速率，在后续刻蚀去除位于基底上的其他膜层时，不会对阻挡层造成过刻蚀，进而不会造成隔离结构的缺失，这样可以避免相邻的有源区之间产生漏电流，提高半导体结构的性能。
为了使本公开实施例的上述目的、特征和优点能够更加明显易懂，下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本公开的一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其它实施例，均属于本公开保护的范围。
图4为本公开实施例提供的半导体结构的制备方法的流程图，图4-图15为半导体结构的制备方法的各个阶段的示意图，下面结合图4-图15对半导体结构的制备方法进行详细的介绍。
本实施例对半导体结构不作限制，下面将以半导体结构为动态随机存储器(DRAM)为例进行介绍，但本实施例并不以此为限，本实施例中的半导体结构还可以为其他的结构。
如图4所示，本公开实施例提供的半导体结构的制备方法，包括如下的步骤：
步骤S100：提供基底，基底内具有沟槽，且基底中除去沟槽的区域构成间隔设置的多个有源区。
示例性地，如图5所示，基底10作为动态随机存储器的支撑部件，用于支撑设在其上的其他部件，其中，基底10可以由半导体材料制成，半导体材料可以为硅、锗、硅锗化合物以及硅碳化合物中的一种或者多种。
基底10内具有沟槽13，沟槽13用于将基底10分隔成多个相互独立设置的有源区11，多个有源区11可以呈阵列排布在基底10内。
有源区11可以用于形成半导体器件，比如，形成在阵列区内的有源区11用于形成晶体管或者电容器等半导体器件，又比如，形成在外围电路区的有源区11用于形成控制电路，比如逻辑晶体管。
需要说明的是，图5中仅示出了外围电路区内的有源区，未示出阵列区内的有源区11。
步骤S200：在沟槽的内壁上形成依次层叠设置的第一隔离层和第二隔离层，第一隔离层的顶面低于第二隔离层的顶面，以使第二隔离层与有源区之间形成凹槽，第二隔离层在沟槽内围成中间沟槽。
示例性地，如图6所示，可以利用原子层沉积工艺在沟槽13的内壁上形成第一初始隔离层211，第一初始隔离层211覆盖在基底10的顶面上。
如图7所示，待形成第一初始隔离层211之后，可以继续采用原子层沉积工艺在第一初始隔离层211上形成第二初始隔离层221。
之后，去除位于基底10的顶面上的第一初始隔离层211和位于沟槽侧壁上的部分第一初始隔离层211，以及去除位于基底的顶面上的第二初始隔离层221，被保留下来的第一初始隔离层211构成第一隔离层21，被保 留下来的第二初始隔离层221构成第二隔离层22，且第二隔离层22在沟槽13内围成中间沟槽30。
示例性地，如图8所示，可以利用刻蚀气体或者刻蚀液先去除位于基底10的顶面的第二初始隔离层221，暴露出位于基底10上的第一初始隔离层211，被保留下来的第二初始隔离层221构成第二隔离层22。
待形成第二隔离层22之后，如图9所示，继续利用刻蚀气体或者刻蚀液去除位于基底10的顶面上的第一初始隔离层211和位于沟槽侧壁上的部分第一初始隔离层211，以使得第二隔离层22与基底10之间形成凹槽40。
若是凹槽的深度小于60nm，后续形成在凹槽内的阻挡层的厚度过小，难以阻挡第一隔离层被过刻蚀，若是凹槽的深度大于80nm，致使凹槽的深度过大，在形成凹槽的过程以对第二隔离层进行刻蚀，影响半导体结构的性能，因此，本实施例将凹槽的深度设置在60nm～80nm，既能防止第一隔离层被过刻蚀，也能保证半导体结构的性能。
在本实施例中第一隔离层的材质包括氧化硅，第二隔离层的材质包括氮化硅。
步骤S300：在凹槽内形成阻挡层，阻挡层的刻蚀速率小于第一隔离层的刻蚀速率。
示例性地，如图10所示，在凹槽40内形成初始阻挡层232，初始阻挡层232延伸至凹槽40外，并覆盖在有源区11的顶面和第二隔离层22的内壁上。
如图11所示，去除位于有源区11的顶面上的初始阻挡层232，保留在凹槽40内的初始阻挡层232构成阻挡层23，保留在第二隔离层22的内壁上的初始阻挡层232构成延伸部231，也就是说，延伸部231位于第二隔离层22和第三隔离层之间。
本实施例利用阻挡层23的刻蚀速率小于第一隔离层21的刻蚀速率，即，在相同的刻蚀条件下，不会对阻挡层23形成刻蚀，进而防止对第一隔离层21造成刻蚀。
此外，本实施例还通过延伸部231的设置，可以减少第三隔离层24的厚度，利用刻蚀速率较小的延伸部231替换部分第三隔离层24，可以最大限度地降低后续在去除位于基底上的其他膜层时对隔离结构20的损坏，避免相邻的有源区之间发生漏电流，提高半导体结构的性能。
需要说明的是，本实施例中的延伸部还可以仅设置在中间沟槽的侧壁上，或者是仅设置在中间沟槽的底壁上，或者是延伸部同时设置在中间沟槽的侧壁和底壁上。
其中，阻挡层23的材质包括碳氮化硅、碳氧化硅和硼氮化硅中至少一种，也就是说，阻挡层23的材质可以为上述三种材质的一种或者是多种。
步骤S400：在中间沟槽内形成第三隔离层，第三隔离层填充满中间沟槽，第一隔离层、第二隔离层、第三隔离层以及阻挡层构成隔离结构。
示例性地，如图13所示，可以利用物理气相沉积工艺或者化学气相沉积工艺在中间沟槽30内形成第三隔离层24，第三隔离层24填充满中间沟槽30，第一隔离层21、第二隔离层22、第三隔离层24以及阻挡层23构成隔离结构20。
在一些实施例中，继续参考图9和图11，在去除位于基底10的顶面上的第一初始隔离层211和位于沟槽13侧壁上的部分第一初始隔离层211，以及去除位于基底10的顶面上的第二初始隔离层221时，还会去除部分厚度的有源区11，被保留下来的有源区11与阻挡层23之间形成填充区50。
在形成第三隔离层时，第三隔离层也会形成在填充区50，示例性地，如图12所示，在中间沟槽30内形成第三初始隔离层241，第三初始隔离层241延伸至中间沟槽30外，并覆盖在第二隔离层22、阻挡层23和填充区50内。
如图13所示，利用化学机械研磨工艺平坦化处理第三初始隔离层，使得位于中间沟槽30内的第三初始隔离层241构成第三隔离层24，位于填充区50内的第三初始隔离层241构成栅氧化层60，栅氧化层60的顶面与阻挡层23的顶面平齐。
本实施例通过将形成在填充区内第三隔离层作为栅氧化层，可以避免后续重新在有源区上形成栅氧化层，起到简化半导体结构的制备工艺的效果。
当在阵列区上形成位线以及设置在位线两侧的隔离侧墙时，隔离侧墙的膜层也会形成在外围电路区上，以在外围电路区的基底10上的介质层70，其结构如图14所示，当在外围电路区上形成控制电路时，就需要去除位于外围电路区的基底10上的介质层70，本实施例利用刻蚀气体去除介质层70，由于本实施例中隔离结构中包括刻蚀速率较低的阻挡层23，因此， 在去除介质层70时，不会过刻蚀阻挡层23，进而不会过刻蚀隔离结构20，避免相邻的有源区11之间产生漏电流的现象，提高半导体结构的性能。
在一些实施例中，如图15所示，平坦化第三初始隔离层241的步骤之后，半导体结构的制备方法还包括：在栅氧化层60上形成依次层叠设置的栅极结构80和绝缘层90，栅氧化层60、栅极结构80以及绝缘层90构成晶体管。
继续参考图15，本公开实施例还提供了一种半导体结构，包括：基底10、第一隔离层21、第二隔离层22、阻挡层23以及第三隔离层24。
基底10内具有沟槽，且基底10中除去沟槽的区域构成间隔设置的多个有源区，第一隔离层21设置在沟槽的内壁上，第二隔离层22设置在第一隔离层21上，且第二隔离层22的顶面高于第一隔离层21的顶面，以使第二隔离层22与基底10围成凹槽。
阻挡层23设置在凹槽内，且阻挡层23的刻蚀速率小于第一隔离层21的刻蚀速率。
第三隔离层24设置在第二隔离层22的内壁上，且第三隔离层24填充满第二隔离层22所围成的区域。
也就是说，隔离结构20包括第一隔离层21、第二隔离层22、阻挡层23以及第三隔离层24，第一隔离层21、第二隔离层22以及第三隔离层24依次层叠设置，且第一隔离层21的顶面低于基底10的顶面，以第二隔离层22与基底10之间围成凹槽，阻挡层23设置在凹槽内，并填充满凹槽，其中阻挡层23的刻蚀速率小于第一隔离层21的刻蚀速率。
其中，阻挡层23的材质包括碳氮化硅、碳氧化硅和硼氮化硅中至少一种，也就是说，阻挡层23的材质可以为上述三种材质的一种或者是多种。
第一隔离层21材质和第三隔离层24的材质均可以包括氧化硅，第二隔离层22的材质可以包括氮化硅。
本实施例通过阻挡层23的刻蚀速率小于第一隔离层21的刻蚀速率，这样在形成隔离结构时，不会对阻挡层23造成损伤，进而不会对隔离结构造成损伤，避免相邻的有源区之间产生漏电流，提高了半导体结构的性能。
在一些实施例中，阻挡层23还包括延伸部231，延伸部231位于第二隔离层22与第三隔离层24之间。
本实施例还通过延伸部231的设置，可以减少第三隔离层24的厚度， 利用刻蚀速率较小的延伸部231替换部分第三隔离层24，可以最大限度地降低后续在去除位于基底上的其他膜层时对隔离结构20的损坏，避免相邻的有源区之间发生漏电流，提高半导体结构的性能。
在一些实施例中，阻挡层23的顶面高于有源区11的顶面，阻挡层23与有源区11围成的区域设置有栅氧化层60。
本实施例通过在形成第三隔离层的同时也形成栅氧化层，可以避免后续重新在有源区上形成栅氧化层，起到简化半导体结构的制备工艺的效果。
栅氧化层60还设置有栅极结构80和绝缘层90，其中，栅极结构80可以包括依次层叠设置的第一导电层81和第二导电层82，第一导电层81设置在栅氧化层60上，绝缘层90设置在第二导电层82，栅氧化层60、栅极结构80以及绝缘层90构成晶体管，该晶体管用于对位于阵列区内的半导体器件进行控制。
其中，第一导电层81的材质可以包括多晶硅，第二导电层82的材质可以包括钨，绝缘层90的材质可以包括氮化硅。
本说明书中各实施例或实施方式采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分相互参见即可。
在本说明书的描述中，参考术语“一个实施方式”、“一些实施方式”、“示意性实施方式”、“示例”、“具体示例”、或“一些示例”等的描述意指结合实施方式或示例描述的具体特征、结构、材料或者特点包含于本公开的至少一个实施方式或示例中。
在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。
最后应说明的是：以上各实施例仅用以说明本公开的技术方案，而非对其限制；尽管参照前述各实施例对本公开进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本公开各实施例技术方案的范围。

Claims (15)

  1. 一种半导体结构的制备方法，包括如下步骤：
    提供基底，所述基底内具有沟槽，且所述基底中除去沟槽的区域构成间隔设置的多个有源区；
    在所述沟槽的内壁上形成依次层叠设置的第一隔离层和第二隔离层，所述第一隔离层的顶面低于所述第二隔离层的顶面，以使所述第二隔离层与所述有源区之间形成凹槽，所述第二隔离层在所述沟槽内围成中间沟槽；
    在所述凹槽内形成阻挡层，所述阻挡层的刻蚀速率小于所述第一隔离层的刻蚀速率；
    在所述中间沟槽内形成第三隔离层，所述第三隔离层填充满所述中间沟槽，所述第一隔离层、所述第二隔离层、所述第三隔离层以及所述阻挡层构成隔离结构。
  2. 根据权利要求1所述的半导体结构的制备方法，其中，所述阻挡层还具有延伸部，所述延伸部位于所述第二隔离层与所述第三隔离层之间。
  3. 根据权利要求2所述的半导体结构的制备方法，其中，所述阻挡层的材质包括碳氮化硅、碳氧化硅和硼氮化硅中至少一种。
  4. 根据权利要求1-3任一项所述的半导体结构的制备方法，其中，所述凹槽的深度为60nm～80nm。
  5. 根据权利要求4所述的半导体结构的制备方法，其中，在所述沟槽的内壁上形成依次层叠设置的第一隔离层和第二隔离层的步骤，包括：
    在所述沟槽的内壁上形成第一初始隔离层，所述第一初始隔离层覆盖在所述基底的顶面上；
    在所述第一初始隔离层上形成第二初始隔离层；
    去除位于所述基底的顶面上的所述第一初始隔离层和位于所述沟槽侧壁上的部分所述第一初始隔离层，以及去除位于所述基底的顶面上的所述第二初始隔离层，被保留下来的所述第一初始隔离层构成第一隔离层，被保留下来的所述第二初始隔离层构成所述第二隔离层。
  6. 根据权利要求5所述的半导体结构的制备方法，其中，去除位于所述基底的顶面上的所述第一初始隔离层和位于所述沟槽侧壁上的部分所述第一初始隔离层，以及去除位于所述基底的顶面上的所述第二初始隔离层 的步骤，还包括：
    去除部分厚度的所述有源区，被保留下来的所述有源区与所述阻挡层之间形成填充区。
  7. 根据权利要求6所述的半导体结构的制备方法，其中，在所述凹槽内形成阻挡层的步骤，包括：
    在所述凹槽内形成初始阻挡层，所述初始阻挡层延伸至所述凹槽外，并覆盖在所述有源区的顶面和所述第二隔离层的内壁上；
    去除位于所述有源区的顶面上的所述初始阻挡层，保留在所述凹槽内的所述初始阻挡层构成阻挡层，保留在所述第二隔离层的内壁上的所述初始阻挡层构成延伸部。
  8. 根据权利要求7所述的半导体结构的制备方法，其中，在所述中间沟槽内形成第三隔离层的步骤，包括：
    在所述中间沟槽内形成第三初始隔离层，所述第三初始隔离层延伸至所述中间沟槽外，并覆盖在所述第二隔离层和所述阻挡层的顶面以及所述填充区内；
    平坦化所述第三初始隔离层，使得位于所述中间沟槽内的所述第三初始隔离层构成第三隔离层，位于所述填充区内的所述第三初始隔离层构成栅氧化层，所述栅氧化层的顶面与所述阻挡层的顶面平齐。
  9. 根据权利要求8所述的半导体结构的制备方法，其中，平坦化所述第三初始隔离层的步骤之后，所述制备方法还包括：
    在所述栅氧化层上形成依次层叠设置的栅极结构和绝缘层。
  10. 一种半导体结构，包括：
    基底，所述基底内具有沟槽，且所述基底中除去沟槽的区域构成间隔设置的多个有源区；
    第一隔离层，所述第一隔离层设置在所述沟槽的内壁上；
    第二隔离层，所述第二隔离层设置在所述第一隔离层上，且所述第二隔离层的顶面高于所述第一隔离层的顶面，以使所述第二隔离层与所述基底围成凹槽；
    阻挡层，所述阻挡层设置在所述凹槽内，且所述阻挡层的刻蚀速率小于第一隔离层的刻蚀速率；
    第三隔离层，所述第三隔离层设置在所述第二隔离层的内壁上，且所 述第三隔离层填充满所述第二隔离层所围成的区域。
  11. 根据权利要求10所述的半导体结构，其中，所述阻挡层的材质包括碳氮化硅、碳氧化硅和硼氮化硅中至少一种。
  12. 根据权利要求10所述的半导体结构，其中，所述阻挡层包括延伸部，所述延伸部位于所述第二隔离层与所述第三隔离层的之间。
  13. 根据权利要求12所述的半导体结构，其中，所述阻挡层的顶面高于所述有源区的顶面；所述阻挡层与所述有源区围成的区域设置有栅氧化层。
  14. 根据权利要求13所述的半导体结构，其中，还包括栅极结构和绝缘层，所述栅极结构包括依次层叠设置的第一导电层和第二导电层，所述第一导电层设置在所述栅氧化层上，所述绝缘层设置在所述第二导电层。
  15. 根据权利要求10-14任一项所述的半导体结构，其中，所述第一隔离层材质和所述第三隔离层的材质均包括氧化硅，所述第二隔离层的材质包括氮化硅。
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