JP2516428B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【発明の詳細な説明】 〈産業上の利用分野〉 本発明は半導体装置の製造方法、特にゲート電極の高
集積化が可能になり、例えば大容量マスクROM、高画素
数CCDの製造に寄与する半導体装置の製造方法に関す
る。
集積化が可能になり、例えば大容量マスクROM、高画素
数CCDの製造に寄与する半導体装置の製造方法に関す
る。
〈従来の技術〉 半導体装置を高集積化するため、１層のゲート電極の
微細化のみでは限界があり、２層のゲート電極構造が使
われてきている。このような半導体装置では、第２図
（ａ）に示すように、Si基板1aの上に１層目ゲート電極
3aと２層目ゲート電極4aが設けられており、高集積化の
ために１層目ゲート電極3a上に２層目ゲート電極4aの一
部が重なるように２層目ゲート電極4aが形成される。そ
して、ゲート電極3aと4aの周囲にはSiO2膜2aが形成され
ている。なお、第２図（ｂ）は上記したゲート電極3aと
4aとが重なることを避けるために、ゲート電極3aと4a間
の合わせ余裕をとった場合を示す。
微細化のみでは限界があり、２層のゲート電極構造が使
われてきている。このような半導体装置では、第２図
（ａ）に示すように、Si基板1aの上に１層目ゲート電極
3aと２層目ゲート電極4aが設けられており、高集積化の
ために１層目ゲート電極3a上に２層目ゲート電極4aの一
部が重なるように２層目ゲート電極4aが形成される。そ
して、ゲート電極3aと4aの周囲にはSiO2膜2aが形成され
ている。なお、第２図（ｂ）は上記したゲート電極3aと
4aとが重なることを避けるために、ゲート電極3aと4a間
の合わせ余裕をとった場合を示す。
〈発明が解決しようとする課題〉 第２図で説明した半導体装置には以下に述べる問題が
ある。即ち、第２図（ａ）に示した半導体装置は、２層
目ゲート電極の一部が１層目ゲート電極に重なって基板
の表面の凹凸が激しいから、このような表面を加工する
のは困難であり、また、ゲート電極を形成した後に、ゲ
ート電極の上からイオン注入を行ってデータを記憶させ
るマスクROMにおいてはこのイオン注入が困難となる。
また、第２図（ｂ）に示した半導体装置では、基板の表
面を平坦にすることができるが、ゲート電極の高集積化
はできない。すなわち、第２図（ｂ）に示した半導体装
置では、１層目ゲート電極と２層目ゲート電極との間の
寸法は、フォトリソグラフィ装置の解像度に支配される
ため、フォトリソグラフィ装置の解像度以下の間隔とす
ることは不可能であり、ゲート電極の高集積化には一定
の限度があったためである。
ある。即ち、第２図（ａ）に示した半導体装置は、２層
目ゲート電極の一部が１層目ゲート電極に重なって基板
の表面の凹凸が激しいから、このような表面を加工する
のは困難であり、また、ゲート電極を形成した後に、ゲ
ート電極の上からイオン注入を行ってデータを記憶させ
るマスクROMにおいてはこのイオン注入が困難となる。
また、第２図（ｂ）に示した半導体装置では、基板の表
面を平坦にすることができるが、ゲート電極の高集積化
はできない。すなわち、第２図（ｂ）に示した半導体装
置では、１層目ゲート電極と２層目ゲート電極との間の
寸法は、フォトリソグラフィ装置の解像度に支配される
ため、フォトリソグラフィ装置の解像度以下の間隔とす
ることは不可能であり、ゲート電極の高集積化には一定
の限度があったためである。
本発明は上記事情に鑑みて創案されたものであって、
２層目ゲート電極を自己整合技術を使って形成すること
によって、ゲート電極が極度に集積化されているにもか
かわらずより平坦化された構造を持ち、またゲート電極
形成後にゲート電極上よりイオン注入によってデータを
記憶させることが可能な半導体装置の製造方法を提供す
ることを目的としている。
２層目ゲート電極を自己整合技術を使って形成すること
によって、ゲート電極が極度に集積化されているにもか
かわらずより平坦化された構造を持ち、またゲート電極
形成後にゲート電極上よりイオン注入によってデータを
記憶させることが可能な半導体装置の製造方法を提供す
ることを目的としている。
〈課題を解決するための手段〉 上記問題を解決するために、本発明に係る半導体装置
の製造方法は、１層目ゲート電極と２層目ゲート電極と
をフォトリソグラフィ装置の解像度以下の間隔で形成可
能な半導体装置の製造方法であって、半導体基板の表面
に第１の絶縁膜を形成するとともに当該第１の絶縁膜の
上に所定のパターンを形成し、当該パターンを利用して
半導体基板にソース・ドレイン領域を形成する工程と、
前記パターン及び第１の絶縁膜を除去した後、半導体基
板の表面に第１のゲート薄膜を形成する工程と、前記第
１のゲート薄膜の上に少なくとも２つの１層目ゲート電
極を形成する工程と、前記第１のゲート薄膜と１層目ゲ
ート電極との上に第２の絶縁膜を形成する工程と、前記
第２の絶縁膜を１層目ゲート電極の側方にのみ残すよう
な異方性エッチングを行う工程と、前記第２のゲート薄
膜、第２の絶縁膜及び１層目ゲート電極の上に２層目ゲ
ート電極用ゲート電極材を堆積する工程と、前記２層目
ゲート電極用ゲート電極材の上に低粘度材を塗布して平
面を平坦化する工程と、前記２層目ゲート電極用ゲート
電極材及び低粘度材を１層目ゲート電極の上面までエッ
チングする工程と、１層目ゲート電極と２層目ゲート電
極用ゲート電極材との間に第２の絶縁膜を除去して、１
層目ゲート電極の間に２層目ゲート電極を形成する工程
とを有している。
の製造方法は、１層目ゲート電極と２層目ゲート電極と
をフォトリソグラフィ装置の解像度以下の間隔で形成可
能な半導体装置の製造方法であって、半導体基板の表面
に第１の絶縁膜を形成するとともに当該第１の絶縁膜の
上に所定のパターンを形成し、当該パターンを利用して
半導体基板にソース・ドレイン領域を形成する工程と、
前記パターン及び第１の絶縁膜を除去した後、半導体基
板の表面に第１のゲート薄膜を形成する工程と、前記第
１のゲート薄膜の上に少なくとも２つの１層目ゲート電
極を形成する工程と、前記第１のゲート薄膜と１層目ゲ
ート電極との上に第２の絶縁膜を形成する工程と、前記
第２の絶縁膜を１層目ゲート電極の側方にのみ残すよう
な異方性エッチングを行う工程と、前記第２のゲート薄
膜、第２の絶縁膜及び１層目ゲート電極の上に２層目ゲ
ート電極用ゲート電極材を堆積する工程と、前記２層目
ゲート電極用ゲート電極材の上に低粘度材を塗布して平
面を平坦化する工程と、前記２層目ゲート電極用ゲート
電極材及び低粘度材を１層目ゲート電極の上面までエッ
チングする工程と、１層目ゲート電極と２層目ゲート電
極用ゲート電極材との間に第２の絶縁膜を除去して、１
層目ゲート電極の間に２層目ゲート電極を形成する工程
とを有している。
〈作用〉 ソース・ドレイン領域が形成された半導体基板の表面
に第１のゲート薄膜を形成し、当該第１のゲート薄膜の
上に少なくとも２つの１層目ゲート電極を形成する。前
記第１のゲート薄膜と１層目ゲート電極との上に第２の
絶縁膜を形成し、当該第２の絶縁膜を１層目ゲート電極
の側方にのみ残すような異方性エッチングを行う。当該
第２のゲート薄膜、第２の絶縁膜及び１層目ゲート電極
の上に２層目ゲート電極用ゲート電極材を堆積する。前
記２層目ゲート電極用ゲート電極材の上に低粘度材を塗
布して表面を平坦化し、前記２層目ゲート電極用ゲート
電極材および低粘度材を１層目ゲート電極の上面までエ
ッチングする。前記１層目ゲート電極と２層目ゲート電
極用ゲート電極材との間の第２の絶縁膜を除去して、１
層目ゲート電極の間に２層目ゲート電極を形成する。
に第１のゲート薄膜を形成し、当該第１のゲート薄膜の
上に少なくとも２つの１層目ゲート電極を形成する。前
記第１のゲート薄膜と１層目ゲート電極との上に第２の
絶縁膜を形成し、当該第２の絶縁膜を１層目ゲート電極
の側方にのみ残すような異方性エッチングを行う。当該
第２のゲート薄膜、第２の絶縁膜及び１層目ゲート電極
の上に２層目ゲート電極用ゲート電極材を堆積する。前
記２層目ゲート電極用ゲート電極材の上に低粘度材を塗
布して表面を平坦化し、前記２層目ゲート電極用ゲート
電極材および低粘度材を１層目ゲート電極の上面までエ
ッチングする。前記１層目ゲート電極と２層目ゲート電
極用ゲート電極材との間の第２の絶縁膜を除去して、１
層目ゲート電極の間に２層目ゲート電極を形成する。
〈実施例〉 以下、図面を参照して本発明の一実施例を説明する。
第１図は本実施例を説明するための図面であって、第１
図（ａ）は半導体装置の斜視図、第１図（ｂ）〜（ｉ）
は半導体装置の各製造段階における断面説明図であっ
て、第１図（ａ）のＡ−Ａ線矢示断面図に相当する図で
ある。
第１図は本実施例を説明するための図面であって、第１
図（ａ）は半導体装置の斜視図、第１図（ｂ）〜（ｉ）
は半導体装置の各製造段階における断面説明図であっ
て、第１図（ａ）のＡ−Ａ線矢示断面図に相当する図で
ある。
第１図（ａ）に示すように、半導体基板であるSi基板
１上に、高温酸素雰囲気中で第１の絶縁膜であるSiO2膜
２を約300Åの厚みに形成したのち、フォトリソグラフ
ィによって直線状のパターン20を形成してから、このパ
ターン20をマスクとしたイオン注入によってMOSトラン
ジスタのソース、ドレイン領域３をSi基板１の表面に形
成する。
１上に、高温酸素雰囲気中で第１の絶縁膜であるSiO2膜
２を約300Åの厚みに形成したのち、フォトリソグラフ
ィによって直線状のパターン20を形成してから、このパ
ターン20をマスクとしたイオン注入によってMOSトラン
ジスタのソース、ドレイン領域３をSi基板１の表面に形
成する。
次いで、パターン20とSiO2膜２とを除去して後、高温
酸素雰囲気中で、第１図（ｂ）に示すように、厚みが10
0〜300ÅのSiO2膜の第１のゲート薄膜４を形成する。そ
して、この第１のゲート薄膜４上に、フォトリソグラフ
ィおよびエッチングによって、１層目ゲート電極５をパ
ターニングする。
酸素雰囲気中で、第１図（ｂ）に示すように、厚みが10
0〜300ÅのSiO2膜の第１のゲート薄膜４を形成する。そ
して、この第１のゲート薄膜４上に、フォトリソグラフ
ィおよびエッチングによって、１層目ゲート電極５をパ
ターニングする。
この後、第１図（ｃ）に示すように、Si基板１の表面
と、ゲート電極５の表面とに化学的気相成長法によって
第２の絶縁膜であるSiO2膜６を2000〜6000Åの厚みに形
成してから、第１図（ｄ）に示すように、異方性エッチ
ングによって、SiO2膜６を、その膜厚程度エッチング
し、ゲート電極５の側方にのみSiO2膜６を残す。
と、ゲート電極５の表面とに化学的気相成長法によって
第２の絶縁膜であるSiO2膜６を2000〜6000Åの厚みに形
成してから、第１図（ｄ）に示すように、異方性エッチ
ングによって、SiO2膜６を、その膜厚程度エッチング
し、ゲート電極５の側方にのみSiO2膜６を残す。
次に、露出している第１のゲート薄膜４を除去し、除
去した部分に、第１図（ｅ）に示すように、厚みが100
〜300ÅのSiO2膜の新たな第２のゲート薄膜７を形成す
る。更に、第１図（ｆ）に示すように、第２のゲート薄
膜７、SiO2膜６およびゲート電極５のそれぞれの表面に
２層目ゲート電極用ゲート電極材８を堆積し、このゲー
ト電極材８上にフォトレジスト等の低粘度材９を塗布す
る。
去した部分に、第１図（ｅ）に示すように、厚みが100
〜300ÅのSiO2膜の新たな第２のゲート薄膜７を形成す
る。更に、第１図（ｆ）に示すように、第２のゲート薄
膜７、SiO2膜６およびゲート電極５のそれぞれの表面に
２層目ゲート電極用ゲート電極材８を堆積し、このゲー
ト電極材８上にフォトレジスト等の低粘度材９を塗布す
る。
この後、第１図（ｇ）に示すように、異方性エッチン
グによって低粘度材９とゲート電極材８を１層目ゲート
電極５の上面までエッチングする。次に、第１図（ｈ）
に示すように、１層目ゲート電極５と２層目ゲート電極
材８との間のSiO2膜６と、このSiO2膜６の下にある第１
のゲート薄膜４とをウエットエッチングによって除去し
て、１層目ゲート電極５間に２層目ゲート電極8aを形成
してから、これら１層目ゲート電極５と２層目ゲート電
極8aとの間のソース・ドレイン領域３に、チャンネルス
トッパーとして不純物10（例えばボロン）をイオン注入
する。
グによって低粘度材９とゲート電極材８を１層目ゲート
電極５の上面までエッチングする。次に、第１図（ｈ）
に示すように、１層目ゲート電極５と２層目ゲート電極
材８との間のSiO2膜６と、このSiO2膜６の下にある第１
のゲート薄膜４とをウエットエッチングによって除去し
て、１層目ゲート電極５間に２層目ゲート電極8aを形成
してから、これら１層目ゲート電極５と２層目ゲート電
極8aとの間のソース・ドレイン領域３に、チャンネルス
トッパーとして不純物10（例えばボロン）をイオン注入
する。
次いで、高温酸素雰囲気中での酸化によるSiO2膜の形
成、または化学的気相成長法で基板表面にNSG、PSG、BP
SG等の第３の絶縁膜11を形成する。最後に、図示しない
電極取り出し口と電極配線パターニングを行うことで所
望の半導体装置を得ることができる。
成、または化学的気相成長法で基板表面にNSG、PSG、BP
SG等の第３の絶縁膜11を形成する。最後に、図示しない
電極取り出し口と電極配線パターニングを行うことで所
望の半導体装置を得ることができる。
〈発明の効果〉 以上説明したように、本発明に係る半導体装置の製造
方法は、１層目ゲート電極と２層目ゲート電極とをフォ
トリソグラフィ装置の解像度以下の間隔で形成可能な半
導体装置の製造方法であって、半導体基板の表面に第１
の絶縁膜を形成するとともに当該第１の絶縁膜の上に所
定のパターンを形成し、当該パターンを利用して半導体
基板にソース・ドレイン領域を形成する工程と、前記パ
ターン及び第１の絶縁膜を除去した後、半導体基板の表
面に第１のゲート薄膜を形成する工程と、前記第１のゲ
ート薄膜の上に少なくとも２つの１層目ゲート電極を形
成する工程と、前記第１のゲート薄膜と１層目ゲート電
極との上に第２の絶縁膜を形成する工程と、前記第２の
絶縁膜を１層目ゲート電極の側方にのみ残すような異方
性エッチングを行う工程と、前記第２のゲート薄膜、第
２の絶縁膜及び１層目ゲート電極の上に２層目ゲート電
極用ゲート電極材を堆積する工程と、前記２層目ゲート
電極用ゲート電極材の上に低粘度材を塗布して平面を平
坦化する工程と、前記２層目ゲート電極用ゲート電極材
及び低粘度材を１層目ゲート電極の上面までエッチング
する工程と、１層目ゲート電極と２層目ゲート電極用ゲ
ート電極材との間に第２の絶縁膜を除去して、１層目ゲ
ート電極の間に２層目ゲート電極を形成する工程とを有
している。
方法は、１層目ゲート電極と２層目ゲート電極とをフォ
トリソグラフィ装置の解像度以下の間隔で形成可能な半
導体装置の製造方法であって、半導体基板の表面に第１
の絶縁膜を形成するとともに当該第１の絶縁膜の上に所
定のパターンを形成し、当該パターンを利用して半導体
基板にソース・ドレイン領域を形成する工程と、前記パ
ターン及び第１の絶縁膜を除去した後、半導体基板の表
面に第１のゲート薄膜を形成する工程と、前記第１のゲ
ート薄膜の上に少なくとも２つの１層目ゲート電極を形
成する工程と、前記第１のゲート薄膜と１層目ゲート電
極との上に第２の絶縁膜を形成する工程と、前記第２の
絶縁膜を１層目ゲート電極の側方にのみ残すような異方
性エッチングを行う工程と、前記第２のゲート薄膜、第
２の絶縁膜及び１層目ゲート電極の上に２層目ゲート電
極用ゲート電極材を堆積する工程と、前記２層目ゲート
電極用ゲート電極材の上に低粘度材を塗布して平面を平
坦化する工程と、前記２層目ゲート電極用ゲート電極材
及び低粘度材を１層目ゲート電極の上面までエッチング
する工程と、１層目ゲート電極と２層目ゲート電極用ゲ
ート電極材との間に第２の絶縁膜を除去して、１層目ゲ
ート電極の間に２層目ゲート電極を形成する工程とを有
している。
従って、本発明に係る半導体装置の製造方法による
と、自己整合技術、すなわち１層目ゲート電極の側方に
形成した第２の絶縁膜によって１層目ゲート電極との間
を隔絶しつつ、フォトリソグラフィ装置の解像度以下の
間隔で２層目ゲート電極を形成することが可能となる。
特に、ゲート電極が極度に集積化されているにもかかわ
らず、従来のように、１層目ゲート電極と２層目ゲート
電極とを重ねて形成していないので、平坦化された構造
を持っているため表面の加工が容易である。また、１層
目及び２層目ゲート電極を形成した後にゲート電極の上
からイオン注入を行うことができるので、イオン注入に
よるデータの記憶を行うマスクROMの容量を大幅に向上
させることができる。
と、自己整合技術、すなわち１層目ゲート電極の側方に
形成した第２の絶縁膜によって１層目ゲート電極との間
を隔絶しつつ、フォトリソグラフィ装置の解像度以下の
間隔で２層目ゲート電極を形成することが可能となる。
特に、ゲート電極が極度に集積化されているにもかかわ
らず、従来のように、１層目ゲート電極と２層目ゲート
電極とを重ねて形成していないので、平坦化された構造
を持っているため表面の加工が容易である。また、１層
目及び２層目ゲート電極を形成した後にゲート電極の上
からイオン注入を行うことができるので、イオン注入に
よるデータの記憶を行うマスクROMの容量を大幅に向上
させることができる。
第１図は本実施例を説明するための図面であって、第１
図（ａ）は半導体装置の斜視図であって不純物注入のた
めにパターンを形成した状態を示す。第１図（ｂ）〜
（ｉ）は半導体装置の各製造段階における断面説明図で
あって、この断面は第１図（ａ）のＡ−Ａ線矢示断面に
相当する。第１図（ｂ）は１層目ゲート電極を形成した
状態、第１図（ｃ）は半導体基板と１層目ゲート電極上
に絶縁層を形成した状態、第１図（ｄ）は絶縁層をエッ
チングした状態、第１図（ｅ）は半導体基板表面に絶縁
層を形成した状態、第１図（ｆ）は２層目ゲート電極用
ゲート電極材を堆積した状態、第１図（ｇ）は２層目ゲ
ート電極用ゲート電極材をエッチングした状態、第１図
（ｈ）は１層目ゲート電極と２層目ゲート電極とを形成
した状態、第１図（ｉ）は基板の表面に絶縁膜を形成し
た状態を示す。 第２図は半導体装置の従来の製造方法を説明するための
半導体装置の断面説明図であって、第２図（ａ）は１層
目ゲート電極と２層目ゲート電極の一部が重なっている
場合、第２図（ｂ）は１層目ゲート電極と２層目ゲート
電極とを重ねない場合を示す。 １……Si基板、５……１層目ゲート電極、６……SiO
2膜、８……２層目ゲート電極材料、8a……２層目ゲー
ト電極。
図（ａ）は半導体装置の斜視図であって不純物注入のた
めにパターンを形成した状態を示す。第１図（ｂ）〜
（ｉ）は半導体装置の各製造段階における断面説明図で
あって、この断面は第１図（ａ）のＡ−Ａ線矢示断面に
相当する。第１図（ｂ）は１層目ゲート電極を形成した
状態、第１図（ｃ）は半導体基板と１層目ゲート電極上
に絶縁層を形成した状態、第１図（ｄ）は絶縁層をエッ
チングした状態、第１図（ｅ）は半導体基板表面に絶縁
層を形成した状態、第１図（ｆ）は２層目ゲート電極用
ゲート電極材を堆積した状態、第１図（ｇ）は２層目ゲ
ート電極用ゲート電極材をエッチングした状態、第１図
（ｈ）は１層目ゲート電極と２層目ゲート電極とを形成
した状態、第１図（ｉ）は基板の表面に絶縁膜を形成し
た状態を示す。 第２図は半導体装置の従来の製造方法を説明するための
半導体装置の断面説明図であって、第２図（ａ）は１層
目ゲート電極と２層目ゲート電極の一部が重なっている
場合、第２図（ｂ）は１層目ゲート電極と２層目ゲート
電極とを重ねない場合を示す。 １……Si基板、５……１層目ゲート電極、６……SiO
2膜、８……２層目ゲート電極材料、8a……２層目ゲー
ト電極。
Claims (1)
- 【請求項１】１層目ゲート電極と２層目ゲート電極とを
フォトリソグラフィ装置の解像度以下の間隔で形成可能
な半導体装置の製造方法において、 半導体基板の表面に第１の絶縁膜を形成するとともに当
該第１の絶縁膜の上に所定のパターンを形成し、当該パ
ターンを利用して半導体基板にソース・ドレイン領域を
形成する工程と、 前記パターン及び第１の絶縁膜を除去した後、半導体基
板の表面に第１のゲート薄膜を形成する工程と、 前記第１のゲート薄膜の上に少なくとも２つの１層目ゲ
ート電極を形成する工程と、 前記第１のゲート薄膜と１層目ゲート電極との上に第２
の絶縁膜を形成する工程と、 前記第２の絶縁膜を１層目ゲート電極の側方にのみ残す
ような異方性エッチングを行う工程と、 前記第２のゲート薄膜、第２の絶縁膜及び１層目ゲート
電極の上に２層目ゲート電極用ゲート電極材を堆積する
工程と、 前記２層目ゲート電極用ゲート電極材の上に低粘度材を
塗布して平面を平坦化する工程と、 前記２層目ゲート電極用ゲート電極材及び低粘度材を１
層目ゲート電極の上面までエッチングする工程と、 １層目ゲート電極と２層目ゲート電極用ゲート電極材と
の間の第２の絶縁膜を除去して、１層目ゲート電極の間
に２層目ゲート電極を形成する工程とを具備したことを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1117059A JP2516428B2 (ja) | 1989-05-10 | 1989-05-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1117059A JP2516428B2 (ja) | 1989-05-10 | 1989-05-10 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02296366A JPH02296366A (ja) | 1990-12-06 |
| JP2516428B2 true JP2516428B2 (ja) | 1996-07-24 |
Family
ID=14702412
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1117059A Expired - Fee Related JP2516428B2 (ja) | 1989-05-10 | 1989-05-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2516428B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3390319B2 (ja) * | 1997-02-03 | 2003-03-24 | シャープ株式会社 | 半導体装置及びその製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51151089A (en) * | 1975-06-20 | 1976-12-25 | Matsushita Electric Ind Co Ltd | Manufacturing method of a semiconductor |
-
1989
- 1989-05-10 JP JP1117059A patent/JP2516428B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02296366A (ja) | 1990-12-06 |
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