JPH09181303A - Mosパターン用ゲート電極の製造方法 - Google Patents
Mosパターン用ゲート電極の製造方法Info
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Abstract
ランジスタ用ゲート電極の製造のため、使用されるリソ
グラフィの解像限度よりも寸法の小さいパターンを形成
することのできる方法を提供する。 【解決手段】 エッチングマスクとしてゲート電極の材
料からなるスペーサ7の使用下にゲート電極のパターン
化に使用されるハードマスク8を形成する。
Description
ート電極の製造方法に関する。
ン、特に短チャネルMOSFETは迅速なスイッチング
にとって必要である。短チャネルMOSFETはゲート
の長さが短い。低い動作電圧の場合短チャネルMOSト
ランジスタで短いゲート遅延時間が得られる。
り形成されるマスクの補助で導電層のパターン化により
形成される。短チャネルMOSトランジスタに必要とさ
れるような100nm以下の寸法を有するゲート電極は
光学リソグラフィの使用ではもはやパターン化すること
はできない。現在のところこれらのパターンの大きさに
は例えば電子線リソグラフィを使用する必要がある。
OSパターン用のゲート電極の製造にシリコン基板上に
まずSiO2 からなる段のあるパターンを形成すること
が提案されている。シリコン基板の表面はSiO2 で完
全に覆われている。段パターンの側面にポリシリコン層
の同形析出及びポリシリコン層の異方性エッチングによ
りスペーサが形成される。スペーサは最終的に段パター
ンをスペーサの外側で除去するためにエッチングマスク
として使用される。このスペーサはドープされ、ゲート
電極として使用される。ゲート電極の寸法は段の底部の
スペーサの幅に依存し、使用されるリソグラフィの最小
に形成可能のパターンの大きさには左右されない。この
方法では、特にサブ100nmの短チャネルトランジス
タには不可欠であるようなゲート酸化物の厚さが数ナノ
メータに過ぎない場合に、ゲート酸化物を貫通エッチン
グする危険性が生じる。
パターンの大きさを有するゲート電極のもう1つの製造
方法はジョンソン(C.Johnson)その他による
「IBM技術論文集(Technical Discl
osure Bulletin)」第26巻、第9号、
1984年、第4587〜4589頁から公知である。
その際ゲート酸化物、ポリシリコン層及び二酸化ケイ素
層を備えられている基板上にフォトレジストからほぼ垂
直な側面を有するパターンが形成される。この側面に同
形析出及びそれに引続いてのSi3 N4 又はSiO2 か
らなる層の異方性エッチングによりスペーサが形成され
る。このスペーサはポリシリコン層をパターン化するこ
とによりゲート電極を形成するためのエッチングマスク
として使用される。スペーサを形成する際のフォトレジ
ストパターンの不鮮明化を回避するためフォトレジスト
はUV照射により硬化される。ゲート電極のパターン化
の後スペーサは除去される。
Sパターン用ゲート電極中に使用されるリソグラフィの
解像限度よりも寸法の小さいパターンを形成することの
できる別のMOSパターン用ゲート電極の製造方法を提
供することにある。
項1に記載の方法により解決される。
のパターン化により形成される。ゲート電極の横方向の
寸法はゲート電極と同じ材料から形成されるスペーサに
より決められる。エッチングマスクとしてスペーサを使
用してハードマスクを形成し、このマスクをゲート電極
をパターン化するために使用する。ゲート電極のパター
ン化の際同じ材料からなるスペーサは同時に除去され
る。従ってスペーサを除くための別個の工程は行われな
い。それにも拘らずほぼ垂直な側面を有するゲート電極
が形成される。
ないので、ゲートのパターン化の際に極めて薄いゲート
誘電体が貫通エッチングされることは回避される。
有する層の析出及びこれに引続いての層の異方性エッチ
ングにより形成される。段は電極層の表面を覆う補助層
内に形成される。
れる。段の高さは段を形成する際のエッチング時間によ
り調整される。このことはハードマスクの形成の際にエ
ッチング処理のみを必要とするため有利である。TEO
S−SiO2 からなる補助層及びポリシリコンからなる
電極層及びスペーサを形成すると有利である。これらの
材料は良好な選択度を有する標準プロセスで互いにエッ
チング可能である。
する。
SOI基板の上にゲート誘電体2を施す。ゲート誘電体
2を例えばSiO2 からの熱酸化により例えば3〜4n
mの層厚に形成する(図1参照)。
極層3は例えばドープされたポリシリコンからなり、例
えば100nmの厚さを有する。電極層3は例えば10
21cm-3の範囲のドーパント濃度でドープされている。
mの層厚に施す。補助層4は例えばTEOS(テトラエ
チルオルトシリケート)法でSiO2 から形成される。
電極の側面の位置を決定するフォトレジストマスク5を
形成する。
ンエッチング)での異方性エッチングにより補助層4内
にほぼ垂直な側面を有する段を形成する(図2参照)。
この段は例えば150nmの高さを有する。従って電極
層3の表面は段状にパターン化された補助層4により覆
われている。
る。引続きフォトレジストマスク5を除去する。
的に析出する(図3参照)。この層6は例えばポリシリ
コンから例えば100nmの層厚に析出される。
グにより層6の水平な部分を除去し、段状にパターン化
された補助層4の側面にスペーサ7が残留する(図4参
照)。スペーサ7は平面図では閉じた曲線をなしてい
る。この形がゲート電極にとって望ましいものでない場
合、スペーサ7はレジストマスクにより湿式化学的にパ
ターン化可能である(図示せず)。スペーサ7の湾曲は
段状にパターン化された補助層の側面が高くなるように
その上方部分に制限することができる。
て使用して補助層4をパターン化する。その際補助層4
からハードマスク8が形成される(図5参照)。補助層
4が一貫して例えば析出されたSiO2 (TEOS)か
らなる場合、そのパターン化は例えば異方性のCHF3
及びCF4 エッチング処理により行われる。この処理は
ポリシリコンに関して良好な選択度を有するので、補助
層4のエッチングの際にスペーサ7の一方の側面上でさ
しあたり電極層3の露出表面が僅かにエッチングされる
だけである。
エッチングによりパターン化する。その際ゲート電極9
が形成される。同時にこのエッチング処理でゲート電極
9と同じ材料からなるスペーサ7が除去される(図6参
照)。
ストマスクを有する半導体基板の断面図。
図。
基板の断面図。
の半導体基板の断面図。
Claims (3)
- 【請求項1】 ゲート誘電体(2)を備えられている半
導体基板(1)上に電極層(3)を施し、 この電極層(3)上に補助層(4)を施し、 この補助層(4)に段を形成し、その際電極層(3)の
表面は段状にパターン化された補助層(4)により覆わ
れたままとし、 この段に電極層(3)の材料からなるスペーサ(7)を
形成し、 段状にパターン化された補助層(4)から異方性エッチ
ングによりエッチングマスクとしてスペーサ(7)の使
用下にハードマスク(8)を形成し、 ゲート電極(9)をエッチングマスク(8)としてハー
ドマスクの使用下に電極層(3)の異方性エッチングに
より形成し、 補助層(4)、スペーサ(7)、ゲート誘電体(2)及
び電極層(3)を2つの層材料だけを使用して形成する
ことを特徴ととするMOSパターン用ゲート電極の製造
方法。 - 【請求項2】 スペーサ(7)を同形のエッジ被覆を有
する層(6)の析出及びそれに次ぐ異方性エッチングに
より形成することを特徴とする請求項1記載の方法。 - 【請求項3】 補助層(4)及びゲート誘電体(2)を
SiO2 から、また電極層(3)及びスペーサ(7)を
ポリシリコンから形成することを特徴とする請求項1又
は2記載の方法。
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