TW383412B - Method for producing a gate electrode for an MOS structure - Google Patents
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Description
A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明( 1 ) 明 背 景 發 明 領 域 對 於 高 速 電 路 而 9 需 要 具有 短通 道 長度之MOS (金颶 氯 化 物 半 導 體 )結構, 尤其是短通道M0SFET (金靥氧化物 半 導 體 場 效 電 晶 體 ), 短通道M0SFET具有一短的閘極長 度 » 在 低 操 作 電 壓 下 9 短 的 閘極 延遲 時 間偽由短通道MOS 電 晶 體 兀 成 〇 Ά. 關 抟 術 説 明 典 型 的 閘 極 電 極 傜 由 光 徹 影技 術所 産 生之遮罩的幫助 建 構 一 導 電 層 而 形 成 9 利 用 光撤 影技 術 建構短通道MOS 電 晶 體 所 需 的 這 種 尺 寸 低 於 100η m之閘極電極太小,對於 那 些 建 構 之 大 小 > 例 如 > 通 常需 要使 用 電子束微影技術。 為 了 要 在 矽 基 板 上 産 生 Μ 0 S結構之閘極電極,美國專利 第 4, 3 5 8 , 340號提出首先要形成- -si〇 2 (氧化矽)之步级 結 構 矽 基 板 之 表 面 兀 全 用 S i 0 2覆蓋, 在該步驟結構 之 一 邊 緣 上 t 利 用 多 晶 矽 層 的共 澱積 和 多晶矽層的非等 向 性 蝕 刻 而 産 生 __- 間 隔 物 » 最後 ,將 此 間隔物當作蝕.刻 遮 罩 使 用 » 以 除 去 在 該 間 隔 物之 外的 步 级結構,摻雜該 間 隔 物 且 當 作 閘 極 電 極 使 用 ,此 閘極 電 極之大小取決於 在 該 步 级 基 底 處 間 隔 物 之 寬 度, 而與 使 用之微影製程的 最 小 可 行 結 構 尖 雛 關 9 在 此 方法 中, 有 蝕刻穿透閘極氧 化 層 的 危 險 4 尤 其 是 如 果 閘 極氣 化層 的 厚度只有幾値奈 米 則 對 次 10 0奈米之短通道電晶體而言是絶對必要的。 由 C J C hr IS C >n等人發表在1984年IBV -3 - 1 echnical 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 請 先 閲 讀 背 Λ 之。 注 意拳, 項〇 再、 裝 訂 泉 A7 B7 經濟部中央標準局IK工消費合作社印製 五、發明説明( 2 ) 1 I D i S C 1 0 S U re B u 1 1 e t i η第26期第9 卷, 45 8 71 45891 :之 1 1 | 論 文 知 道 産 生 具 有 結 構 大 小 低 於 使 用 之 徹 影 製 程 的 A7J m 析 I 1 度 限 制 之 閘 極 氣 化. 層 的 % 一 方 法 9 卽 在 基 板 上 提 供 一 閘 請 先 1 1 極 氣 化 層 1 一 多 晶 矽 層 和 一 二 氣 化 矽 層 9 然 後 由 光 阻 産 閱 讀 背 1 I 生 基 本 上 具 有 垂 直 邊 緣 之 結 構 » 在 該 邊 緣 9 利 用 共 澱 面 之 1 1 注 積 確 定 Si 3 N i 4 (氣化矽) 或 Si 0 2 層之非等向性蝕刻, 意 事. 而 産 生 一 間 隔 物 9 此 間 隔 物 傺- 當 作 蝕 刻 遮 罩 使 用 9 利 用 項广 I 結 構 化 多 晶 矽 層 而 形 成 閘 極 電 極 9 為 了 防 止 光 阻 結 構 在 供 寫 本 裝 1 間 隔 物 形 成 期 間 流 動 9 利 用 (紫外線) 輻 射 使 該 光 阻 硬 頁 ___· 1 1 化 9 在 閘 極 電 極 結 構 化 之 後 % 再 除 去 該 間 隔 物 0 、 1 I 發 直 概 沭 1 1 本 發 明 之 百 的 傜 發 表 一 産 生 具 有 結 構 大 小 小 於 可 以 在 1 訂 閘 極 電 極 兀 成 使 用 之 撒 影 製 程 的 解 析 度 限 制 之 MOS結構的 1 I 閘 極 電 極 之 另 一 方 法 Ο 1 1 根 據 本 發 明 此 百 的 利 用 由 請 專 利 範 圍 第 1 項 所 界 1 1 定 之 方 法 兀 成 9 而 本 發 明 其 他 特 徽 則 在 其 他 之 串 請 專 利 1 藍1 範 m 中 敘 述 Ο ... 、、/ 1 % 本 發 明 之 方 法 中 » 閘 極 電 極 偽 利 用 結 構 化 一 電 極 層 1 I 而 形 成 1 此 閘 極 電 極 之 橫 向 延 伸 偽 由 間 隔 物 決 定 其 所 1 形 成 之 物 質 與 該 閘 極 電 極 相 同 » 使 用 該 間 隔 物 田 作 独 刻 1 遮 罩 而 形 成 一 堅 硬 的 遮 罩 用 以 結 構 化 該 閘 極 電 極 » 在 1 | 閘 極 電 極 結 構 化 時 由 相 同 物 質 所 製 成 之 間 隔 物 也 同 時 1 除 去 ., 而 不 用 將 除 去 間 隔 物 之 步 驟 分 開 9 雖 然 如 此 也 1 1 能 産 生 基 本 上 具 有 垂 直 邊 4 緣 之 閘 極 電 極 〇 1 1 1 1 1 本紙張尺度適用中國國家標準(CNS ) A4規格(210\297公釐) 五、發明説明(3' 因為 極結構 形成 層且確 覆蓋電 此輔 此步级 程之優 形成, 製程中 物質蝕 根據本 化期間 在步级 定此層 極層表 肋層傺 形成時 點需要 而電極 ,這些 刻。 發明之 可以避 一側之 之非等 面之輔 以相同 經由蝕 形成堅 層和間 物質可 A7 B7 方法並不需要光阻遮罩,所以在閘 免非常薄的閘極電介質過蝕刻。 間隔物以澱積一具有共邊緣覆蓋之 向性蝕刻為佳,而該步级傺産生在 助層中。 材料連續産生,該步级之高度可在 刻時間調整,此具有僅單一蝕刻製 硬的遮罩,輔助層最好由TEOS SiO 隔物則以多晶矽形成為佳,在標準 用具有對其他物質有良好選擇性之 作 遮 例 阻 施.光 實 和 之 層 範 肋 示 輔 據 , 根 脣 且 極 合 電 結 , 圖 質 附 介 之 電 面 極 下 閘 與 有 以。具 可明為 明説圖 發細 1 本詳第 更 板 基 體 導 半 的 後 级 步 之 層 肋 輔 。成 板形 基在 體為 導圖 半:2 ¾第 罩. 基 體 導 半 的 後 層 之 蓋 覆 緣 邊 共 有 具 一 積 澱 在 為 圖 請 閎 背 面, 之 注。 t 裝 訂 經濟部中央標隼局員工消費合作社印製 板 基 遵 Mnn 導 半 的 後 之 物 隔 間 1 成 形 在 為 圖 4 第 為為板例 圖圖基施 5 CO 體窖 第第導诖 ,半較 的 後 。之 板極 基電 體極 導閘 半一 盼成 後形 之以 罩化 遮構 硬結 堅層 一 極 成電 形將 在在 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 經濟部中央標隼局員工消費合作社印製 A7 B7五、發明説明(f ) 在基板1 ,例如一單晶矽晶圓或SOI基板上,外加一閘 極電介質2 ,藉由範例之方法,利用熱氣化法得到一層 例如厚度為3到4 nm(奈米)之Si 〇2以形成閘極電介質2 (參見第1圖)。 在此闊極電介質2之上,外加一電極層3 ,例如,此 電極層3包含摻雜之多晶矽且厚度為lOOnm,例如,此 電極層3之摻雜濃度範圍為1 0 21 c m 3。 在該電極層3之上,外加一輔肋層4 ,例如其厚度為 200nm,藉由範例之方法,在TE0S製程中得到之Si02而 形成輔助層4。 在該輔助層4之表面上,産生一光阻遮罩5,其界定 稍後將産生之閘極電極邊緣的位置。 藉由非等向性蝕刻,如使用C H F 3 R I E (反應離子蝕刻) ,在輔肋層4産生基本上為垂直邊緣之步级(參見第2圖) ,例如,此步级之高度為150nm,因此電極層3表面仍 然由類步级結構的輔助層4覆蓋。 該步驟之高度可經由蝕刻時間控制,之後除去光阻.遮 罩5。 在整個表面之上澱積一基本上為共邊緣覆蓋之層6(參 見第3圖),例如,該層6由澱積多晶矽而得,例如其 厚度為lOOnm。 藉由非等向性蝕刻,如使用HBr, RIE,除去層6之水 平部份,然後當作間隔物7(第4圖),其倮留物為類步级 結構的輔肋層4的邊緣,就圖而論,該間隔物7形成一 -6 - ----------^—裝-- (請先閱讀背面之注意事項-ST'填寫本頁) 訂 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 58S412 at B7 五、發明説明(5 ) • ·... 封閉的曲線,若此為不想要之閘極電極的形狀,則該間 隔物7可以藉由使用光咀遮罩之濕式化學法製程(未顯 示)建構,該間隔物7之曲線可能利用製造較高之類步 级結構的輔肋層之邊緣而限制其上面之部分。 使用間隔物7當作蝕刻遮罩,然後建構輔助層4 ,此 由輔助層4産生一堅硬之遮罩8 ,例如,若該輔助層4 俗為SiO 2 (TEOS)之連缠澱積Γ則其利用非等向性CHF 3 和CF4蝕刻製程建構,此製程相對於多晶矽具有良好的 選擇性,所以蝕刻在該間隔物7 —側之上的輔助層4時 ,只輕檝蝕刻開始暴露之電極層3的表面。 最後,利用非等向性蝕刻,例如使用Η B r ,建構電極 層3 ,此産生一閘極電極9,在此蝕刻製程之同時,除 去與閘極電極9之材料相同的間隔物7 (參見第6画)。 (請先閱讀背面之注意事吩I再填寫本頁) 訂 經濟部中央標準局員工消費合作社印製 7 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐)
Claims (1)
- ΜΒ412 A8 Βδ C8 D8 經濟部中央標準局員工消費洽作社印製 、申請專利範圍: 1 . 一種MOS (金颶氧化物半導體)結構之閘極電極的生産 方法,包括: —電極層(3)施加於提供有=閘極電介質(2)之半導 體龛板(1)上; —輔肋層(4)施加於該電極層(3)上; 在該輔助層(4)產生一步级,且該電極層(3)之表面 繼續由類步级結構的輔助層(4 )覆蓋; 在由該電極層(3)之物質得到的步级上形成一間隔 . ' · · . 物(7); 藉由非等向性蝕刻,使用該間隔物(7 )當作蝕刻遮 • · · .. 罩,由類步级結構的輔肋層(4)形成一堅硬的遮罩U ); 藉由該霉極層(3 )之非等向性越刻,使用該堅硬的 遮簞(8 )當作蝕刻遮罩,形成閘極電極(9 ); • . - · . 只使用兩層物質形成該輔助層(4 ),該間隔物(7 ), 該閘極電介質(2)及該電極層(3)。 2 .如申請專利範圍第1項之方法,其中該間隔物(7)係 -· ' · -. 由滕積一具有共邊緣覆蓋且確實—非等向性蝕刻之層(6 ) -· : 所形成。 3 .如申請專利範圍第1項或第2項之方法,其中該輔助 層(4)和該閘極電介質(2 )像由S i 0 2 (氣化矽-)所形成 ,而該電極層(3)和該間隔物則由多晶矽所形成。 請 先 閱 讀 背 之 注 意 事/ 項 再 填 寫 本 頁 裝 ‘訂 線 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐)
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US5923981A (en) * | 1996-12-31 | 1999-07-13 | Intel Corporation | Cascading transistor gate and method for fabricating the same |
US6159861A (en) * | 1997-08-28 | 2000-12-12 | Nec Corporation | Method of manufacturing semiconductor device |
US6225201B1 (en) * | 1998-03-09 | 2001-05-01 | Advanced Micro Devices, Inc. | Ultra short transistor channel length dictated by the width of a sidewall spacer |
US6069044A (en) * | 1998-03-30 | 2000-05-30 | Texas Instruments-Acer Incorporated | Process to fabricate ultra-short channel nMOSFETS with self-aligned silicide contact |
US6261912B1 (en) * | 1999-08-10 | 2001-07-17 | United Microelectronics Corp. | Method of fabricating a transistor |
US6362057B1 (en) | 1999-10-26 | 2002-03-26 | Motorola, Inc. | Method for forming a semiconductor device |
US6630405B1 (en) | 1999-12-20 | 2003-10-07 | Chartered Semiconductor Manufacturing Ltd. | Method of gate patterning for sub-0.1 μm technology |
US6184116B1 (en) | 2000-01-11 | 2001-02-06 | Taiwan Semiconductor Manufacturing Company | Method to fabricate the MOS gate |
DE10030391C2 (de) * | 2000-06-21 | 2003-10-02 | Infineon Technologies Ag | Verfahren zur Herstellung einer Anschlussfläche für vertikale sublithographische Halbleiterstrukturen |
US6960806B2 (en) * | 2001-06-21 | 2005-11-01 | International Business Machines Corporation | Double gated vertical transistor with different first and second gate materials |
US6967351B2 (en) * | 2001-12-04 | 2005-11-22 | International Business Machines Corporation | Finfet SRAM cell using low mobility plane for cell stability and method for forming |
US6720231B2 (en) | 2002-01-28 | 2004-04-13 | International Business Machines Corporation | Fin-type resistors |
US6709982B1 (en) | 2002-11-26 | 2004-03-23 | Advanced Micro Devices, Inc. | Double spacer FinFET formation |
US6762448B1 (en) | 2003-04-03 | 2004-07-13 | Advanced Micro Devices, Inc. | FinFET device with multiple fin structures |
US6716686B1 (en) | 2003-07-08 | 2004-04-06 | Advanced Micro Devices, Inc. | Method for forming channels in a finfet device |
US7498225B1 (en) | 2003-12-04 | 2009-03-03 | Advanced Micro Devices, Inc. | Systems and methods for forming multiple fin structures using metal-induced-crystallization |
US7521371B2 (en) * | 2006-08-21 | 2009-04-21 | Micron Technology, Inc. | Methods of forming semiconductor constructions having lines |
US7670914B2 (en) * | 2006-09-28 | 2010-03-02 | Globalfoundries Inc. | Methods for fabricating multiple finger transistors |
US7838371B2 (en) * | 2006-11-06 | 2010-11-23 | Nxp B.V. | Method of manufacturing a FET gate |
US7772048B2 (en) * | 2007-02-23 | 2010-08-10 | Freescale Semiconductor, Inc. | Forming semiconductor fins using a sacrificial fin |
US11942133B2 (en) * | 2021-09-02 | 2024-03-26 | Kepler Computing Inc. | Pedestal-based pocket integration process for embedded memory |
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USH986H (en) * | 1989-06-09 | 1991-11-05 | International Business Machines Corporation | Field effect-transistor with asymmetrical structure |
US5202272A (en) * | 1991-03-25 | 1993-04-13 | International Business Machines Corporation | Field effect transistor formed with deep-submicron gate |
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