KR100319877B1 - 폴리사이드구조를갖는반도체장치의제조방법 - Google Patents

Abstract

고융점금속실리사이드구조를 가지는 게이트의 측벽에 게이트형성시의 건식식각에 의해 중합체가 형성되더라도, 원하는 폭을 가지는 게이트를 제조하며 상기 중합체에 의해 소오스/드레인의 접촉창의 크기가 감소되는 것을 억제하기 위한 반도체장치의 제조방법을 개시한다.

이러한 게이트를 가지는 반도체장치의 제조방법은, 다결정실리콘층과 고융점실리사이드가 순차적으로 형성된 반도체기판상에 제1산화막-다결정실리콘층 또는 질화막을 형성하고 그 위에 제 2산화막을 도포하는 단계, 상기 제 2산화막의 소정부분을 식각하여 제 1패틴산화막을 형성하는 단계, 및 상기 제1패턴산화막을 식각속도가 조절가능한 습식식각용액을 이용하여 재차 식각하여 제2패턴산화막을 형성하는 단계를 구비한다.

이에 의해 소오스/드레인의 접촉창의 크기가 증가하여 이들의 접촉저항의 증가를 억제할 수 있으며 추후의 스페이서 형성시에 접촉창이 열리지 않는 현상을 방지할 수 있다.

Description

폴리사이드 구조를 갖는 반도체장치의 제조방법

본 발명은 반도체장치에 관한 것으로, 특히 폴리사이드구조의 게이트를 갖는 반도체장치의 제조방법에 관한 것이다.

반도체 장치의 집적도가 증가함에 따라 반도체소자의 속도를 향상시키기 위해 저저항의 배선구조의 채용이 필요하게 되었다. 이러한 배선으로 최근에는 폴리실리콘충 위에 고융점금속실리사이드를 적충하는 구조를 사용하여 비트라인이나 게이트전극으로 사용하고 있다. 그런데 이러한 폴리사이드구조의 패터닝은 통상 플라즈마식각이나 반응성 이온 식각(RIE: Reactive ion etching)법에 의하며 식각에 의해 반도체 소자의 제조공정에 원하지 않는 영향을 미치는 부산물이 발생되는 문제가 있다.

이하 제1a도 내지 제1f도를 참조로 종래의 고융점금속신리산이드 게이트의 형성을 위한 식각단계에서 발생하는 분산물과 그의 영향에 대해 살펴본다.

제 1a도는 실리사이드구조를 형성하는 단계를 나타낸다. 구체적으로, 반도체기판(1)은 필드분리산화막(3)에 의해 활성영역과 비활성영역으로 나뉜다. 활성영역에 게이트산화막(5)을 형성하고 상기 게이트산화막(5) 및 필드분리산화막(3) 위에 인이 도핑된 다결정실리콘을 종착하여 다결정실리콘충(7)을 형성한다. 다음 고융점의 금속으로 티타늄(Ti)을 사용하여 통상의 화학기상중착법으로 상가 다결정실리콘충(7) 위에 종착하고 고상반응을 통해 티타늄실리사이드(9)를 형성한다.

제 1b도는 포토리소그래피단계률 나타낸다. 구체적으로, 상기 티타늄실리사이드(9) 위에 제1산화막(11)과 감광막(도시되지 않음)을 순차적으로 형성한다. 상기 감광막은 통상의 포토리소그래피법에 의해 패턴화되어 패턴충(13)을 형성하여 상기 제1산화막(11)의 소정부분이 노출되게 한다,

제 1c도는 제1산화막을 식각하는 단계를 나타낸다. 패턴층(13)을 마스크로 하여 제1산화막(11)의 노출된 부분을 식각하여 패턴화된 제1산화막(11a)을 형성한다.

제 1d도는 티타늄실리사이드 게이트를 형성하는 단계를 나타낸다. 구체적으로, 패턴화된 제1산화막(11a)을 마스크로 하여 플라즈마식각이나 RIE등의 통상의 건식식각을 행하여 티타늄실리사이드(9)의 노출된 부분과 그 하부의 다결정실리콘층(7)이 식각된다. 이때 수직으로 적층되어 패턴화된 다결정실리콘등(7a)와 티타늄실리사이드(9a)의 측벽에 식각제와 상기 층들(7,9)의 반응에 의한 중합체가(13)가 형성된다. 따라서 게이트의 폭이 제1산화막(11a)에 의해 이상적으로 얻어질 수 있는 것보다 중합체의 형성폭만큼 크게된다.

제 1E도는 결과물 전면에 산화막(15)을 증착하여 제2산화막(15)을 형성하는 단계를 나타낸다. 제 1F도는 스페이서를 형성하는 단계를 나타낸다. 제 2산화막(15)을 에치백하여 제 1산화막(11a)과 중합체 (13)의 측벽에 스페이서(15a)를 형성한다.

이상에서 다결정실리콘층(7)과 티타늄실리사이드(9)의 식각시에 발생하는 중합체(13)에 의해 게이트의 폭이 원하는 것보다 커지게 되어 상대적으로 소오스/드레인의 접촉창의 크기가 감소한다. 이는 소오스/드레인의 접촉저항의 증가를 초래하며 결과적으로 반도체소자의 동작속도를 감소시킨다. 또한 상기 중합체(13) 형성에 의해 제 1f도에 나타난 바와 같이, 게이트와 게이트간의 거리가 좁게되어 접촉창이 열리지 않는 문제가 발생한다. 한편, 게이트의 폭을 정하는 최초단계인 제 1산화막(11)의 패턴화는 포토리소그래피에 의하므로 게이트폭을 줄이는 것은 포토리소그래피법에 의한 한계를 갖게 된다.

따라서, 본 발명의 목적은 고융점폴리사이드의 게이트를 가지는 반도체장치에 있어서, 소오스/드레인의 접촉창의 크기가 증가된 게이트를 가지는 반도체장치의 제조방법을 제공하고자 한다.

본 발명의 목적을 달성하기 위해 고융점금속실리사이드의 게이트를 가지는 반도체장치의 제조방법은, 다결정실리콘층과 고율점금속 실리사이드가 순차적으로 형성된 반도체기판 상에 소정의 층을 매개로 하여 산화막율 형성하는 단계, 상기 산화막의 소정부분을 식각하여 패턴화된 산화막을 형성하는 단계, 상기 패턴화된 산화막을 식각속도가 조절가능한 습식식각용액을 이용하여 재차 석각하는 단계, 및 재차식각된 산화막을 마스크로 이용하여 상기 다결정실리콘층과 고융점금속실리사이드를 식각하는 단계를 구비한다.

상기 고융점금속실리사이드와 산화막사이에 개재되는 층은 순차적으로 형성된 산화막과 다결정실리콘층 또는 질화막일 수 있다. 또한, 상기 산화막의 재차식각단계는 식각속도가 조절가능한 습식식각용액을 이용하고 특히 고주파 습식식각용액을 이용할 수 있다.

따라서 소오스/드레인의 접촉창의 크기가 증가하여 이들의 접촉저항의 증가를 억제할 수 있으며 추후의 스페이서 형성시에 접촉창이 열리지 않는 현상을 방지할 수 있다.

이하 본 발명의 도면을 참조로 상세히 설명한다.

제 2a도와 제 2b도는 본 발명에 따른 방법에 의해 형성된 게이트를 가지는 반도체장치를 나타내는 단면도들로, 제 1a 내지 제 1f의 참조번호와 동일한 것은 같은 것을 나타낸다.

제 2a도는 본 발명의 제 1실시예에 의한 반도체장치를 나타낸다.반도체기판(1)은 필드분리산화막(3)에 의해 활성영역과 비활성영역으로 구분되고, 활성영역에 해당하는 반도체기판 상에 게이트산화막(5)이 형성되어 있디·. 게이트산화막(5) 상의 소정부분에 순차적으로 다결정실리콘충(7b), 고융점실리사이드(9b) 및 산화막(17a)이 적층되어 있다. 상기 다결정실리콘층(7b), 고융점실리사이드(9b) 및 산화막(17a)은 동일한 폭을 가지고 있으며, 제 1F도의 다결정실리콘층(7a), 고융점실리사이드(9a)의 폭에 비해 작다. 다결정실리콘층(7b) 및 고융점실리사이드(9b)의 측벽에는 중합체(25)가 부착되어 있다. 스페이서(27)는 상기 산화막(17a) 및 중합체(25)의 측벽에 형성되어 있다.

제 2b도는 본 발명의 제 2실시예에 의한 반도체장치론 나타낸다. 제 2a도와 차이는 다결정실리콘층(7c) 및 티타늄실리사이드(9c) 위에 질화막 (41a)과 산화막(43b)이 형성되어 있는 것이다. 여기서 상기 네 층의 폭은 동일하며 제 1F도의 다결정실리콘층(7a), 고융점실리사이드(9a)의 폭에비해 작다.

제 3a도 내지 제 3c도는 제2a도에 도시된 장치의 제조단계를 나타내는 것이 다.

제 3a도는 제1a도의 결과물에 제 1 산화막(17), 다결정실리콘층(19) 및 제 2 산화막(21)을 순차적으로 형성하는 것을 나타낸다. 이때 제 l산화막은 제 1a도의 산화막(11)에 해당되며, 다결정실리콘층(19)의 두께는 300a으로 제 2산화막의 두께는 1000a으로 한다.

제 3b도는 감광막의 패턴닝단계를 나타낸다. 상기 제 2산화막(21) 전면에 감광막(도시되지 않음)을 도포하고 패터닝하여 층(23)을 형성한다. 상기 패턴화된 감광막에 의해 제 2산화막(21)의 소정부문이 노출된다. 노출된 부분은 소오스/드레인의 접촉창이 형성될 영역이다.

제 3c도는 제 2산화막(21)의 제 1차 식각단계를 나타낸다. 상기 패턴화된 감광막(23)을 마스크로 이용하여 제 2산화막(21)의 노출된 부분을 통상의 건식식각법을 이용하여 제거하고 1차 식각된 제 2산화막(21a)을 형성한다.

제 3d도는 제 2산화막(21)의 제 2차 식각단계를 나타낸다. 식각속도를 조절할 수 있는 고주파 습식식각용약을 이용하여 1차 식각된 제 2산화막(21a)을 식각하여 2차 식각된 산화막(21b)을 형성한다.

제 3e도는 다결정실리콘층(19)과 제 1산화막(17)을 패터닝하는 단계를 나타낸다. 상기 2차 식각된 제 2산화막(21b)을 마스크로 하여 다결정실리콘층(19)의 노출된 부분과 그 하부의 제 1산화막(17)을 건식식각으로 제거한다. 제 1산화막(17)의 식각시 2차 식각된 제 2산화막(21b)도 제거되어 추후에 형성될 게이트전극 위에는 제 1산화막(l7a)과 다결정실리콘층(19a)이 남게 된다.

제 3f도는 티타늄실리사이드(9)와 다결정실리콘층(7)을 식각하는 단계를 나타낸다. 상기 패턴화된 제 1산화막(17a)과 다결정실리콘층(19a)을 마스크로 이용하여 티타늄실리사이드(9)와 다결정실리콘층(7)을 건식식각하여 게이트전극을 형성한다. 종래의 것과 마찬가지로 패턴화된 티타늄실리사이드(9a)와 다결정실리콘층(7a)의 측벽에 상기 식각시에 생성된 중합체(25)가 부착되어 있다. 그러나 제 2산화막을 재차 식각하므로 패턴화된 제 1산화막(17a)과 다결정실리콘층(19a)의 폭이 제 1D도의 산화막(7a)과 다결정실리콘층(9a)의 폭보다 좁게 된다. 따라서 소오스/드레인의 접촉창의 크기는 종래의 것에 비해 증가하게 된다.

제 36도는 스페이서를 형성하는 단계를 나타낸다. 결과물 전면에 산화물질을 도포하고 이를 에치백하여 중합체(25) 및 제 2산화막(21b)의 측벽에 스페이서를 형성한다. 그런데 제 3f도에서 설명한 바와 같이 소오스/드레인의 접촉창의 크기가 증가하였으므로 스페이서의 형성시 접촉창이 열리지 않는 문제점이 해소된다.

제 4a도 내지 제 4g도는 제 2b도에 도시된 장치의 제조단계를 나타낸다.

제 4a도는 제1A도의 결과물 전면에 질화막(41)과 산화막(43)을 형성하는 단계를 나타낸다.

제 4b도는 감광막의 패턴닝단계를 나타낸다, 산화막(43) 전면예 감광학(도시되지 않음)을 도포하고 패터닝하여 층(45)을 형성한다. 상기 패턴화된 감광막에 의해 상기 산화막(43)의 소정부분이 노출된다. 노출된 부분은 추후 소오스/드레인의 접촉창이 형성될 영역이다.

제 4c도는 산화막(43)의 제 1차 식각단계를 나타낸다. 상기 패턴화된 감광막(45)을 마스크로 이용하여 산화막(43)의 노출된 부분을 통상의 건식식각법을 이용하여 제거하고 1차 식각된 산화막(43a)을 형성한다. 이때 질화막(41)의 소정부분은 노출되어 있다.

제 4b도는 산화막(43)의 제 2차 식각단계를 나타낸다. 식각속도를 조절할 수 있는 고주파 습식식각용액을 이용하여 1차 식각된 산화막(43a)을 식각하여 2차 식각된 산화막(43b)을 형성한다. 이때의 산화막(43b)의 폭은 제 1D도의 산화막(11a)의 폭보다 좁다.

제 4E도는 질화막(41)을 패터닝하는 단계를 나타낸다. 상기 2차 식각된 산화막(43b)을 마스크로 이용하여 질화막(41)의 노출된 부분을 건식식각으로 제거하여 2차 식각된 산화막(43b)과 같은 폭을 가지는 패턴화된 질화막(41a)을 형성한다. 본 단계에 의해 티타늄실리 사이드(9)의 소정부분이 노출된다.

제 4f도는 티타늄실리사이드(9)와 다결정실리콘층(7)을 식각하는 단계를 나타낸다. 상기 패턴화된 산화막(43b)과 질화막(41a)을 마스크로 이용하여 티타늄실리사이드(9)와 다결정실리콘층(7)을 건식식각하여 게이트전극을 형성한다. 제 1실시예에서와 길이 패턴화된 티타늄실리사이드(9a)와 다결정실리콘층(7a)의 측벽에 상기 식각시에 생성된 중합체(25)가 부착되어 있다. 그러나 산화막(43)을 재차 식각하므로 패턴화된 산화막(43b)과 질화막(41a)의 폭이 제 1D도의 산화막(7a)의 폭보다 좁게 된다. 따라서 소오스/드레인의 접촉창의 크기는 종래의 것에 비해 증가된다.

제 4g도는 스페이서를 형성하는 단계를 나타내는 것으로, 제3g도에 대한 설명과 동일하다.

본 발명의 제 1 및 제 2 실시예에서 티타늄실리사이드 위에 형성된 산화막을 두번 식각하므로 산화막의 폭을 통상의 포토리소그래피법에 의한 것보다 작게할 수 있으며, 결과적으로 게이트전극 형성을 위한 티타늄실리사이드의 식각시에 중합체가 발생하더라도 원하는 폭을 갖는 게이트를 수득할 수 있다, 이에 소오스/트레인의 접촉창의 크기를 증가시키고 스페이서 형성시에 접촉창이 걸리지 않는 문제점을 해소시킬 수 있다.

본 발명의 실시예에서 고융점금속실리사이드로 티타늄실리사이드를 사용하였으나 이외에 텅스텐실리사이드(WSi), 코발트실리사이드(CoSi), 니켈실리사이드(NiSi)를 사용할 수 있다. 제1 및 제2실시예에서의 산화막의 2차식각이 식각속도를 조절할 수 있는 것이면 고주파습식식각용액에 한정되지 않는다. 또한 제 1실시예의 제 1산화막과 제 2산화막 사이에 형성된 다결정실리콘층(19)이외에 상기 산화학과 건식식각비가 좋은 것은 다른 물질을 사용할 수 있다.

제1A도 내지 제1F도는 종래의 방법에 따른 폴리사이드구조를 갖는 반도체장치의 제조과정을 나타내는 단면도들이다.

제2a도와 제2b도는 본 발명에 따른 제 1 및 제2실시예의 폴리사이드구조의 게이트를 갖는 반도체장치의 단면도를 나타내는 단면도들이 다.

제3a도 내지 제3g도는 본 발명에 따른 제1실시예의 제조과정을 나타내는 단면도들이다.

제4a도 내지 제4g도는 본 발명에 따른 제 2실시예의 제조과정을 나타내는 단면도들이다.

Claims (6)

1. 고융점실리사이드의 게이트를 가지는 반도체장치에 있어서, 반도체 기판상에 다결정실리콘층과 고융점실리사이드가 순차적으로 형성하는 단계.

   상기 고융점실리사이드 전면에 소정의 층을 개재하여 제 1산화막을 형성하는 단계.

   상기 제 1산화막의 소정부분을 식각하여 제 1패턴산화막을 형성하는 단계.

   상기 제 1패턴산화막을 재차 식각하여 제2패턴산화막을 형성하는 단계 , 및

   상기 제 2패턴산화막을 마스크로 이용하여 상기 다결정실리콘층과 고융점실리사이드를 식각하는 단계를 구비함을 특징으로 하는 반도체장치의 제조방법.
2. 제 1항에 있어서, 상기 고융점실리사이드와 산화막사이에 개재되는 층은 순차적으로 형성된 제 2산화막과 상기 제 2산화막과 건식식각 선택비가 좋은 물질층임을 특징으로 하는 반도체장치의 제조방법 .
3. 제 2항에 있어서, 상기 물질층이 다결정실리콘층임을 특징으로 하는 반도체장치의 제조방법.
4. 제 1항에 있어서, 상기 고융점실리사이드와 산화막사이에 개재되는 층이 질화막임을 특징으로 하는 반도체장치의 제조방법.
5. 제 1항 내지 제 4항의 어느 한 항에 있어서, 상기 제 2패턴산화막형성단계가 식각속도가 조절가능한 습식식각용액을 이용함을 특징으로 하는 반도체장치의 제조방법.
6. 제 5항에 있어서, 상기 습식식각용액이 고주파습식식각용액임을 특징으로 하는 반도체장치의 제조방법.