KR20020068844A - 측벽과 선택적 산화를 이용한 극미세 패턴의 형성방법 - Google Patents

Abstract

본 발명은 사진 식각 공정을 이용하여 100nm 이하의 극미세 패턴을 형성하는 방법을 제공하는 것으로서, 반도체 기판 위에 절연층을 형성하고, 절연체층 위에 실리콘층을 증착하고, 실리콘층 위에 산화막층을 형성하고, 사진 식각 공정에 의해 산화막층의 일부를 식각하여 측벽을 형성하고, 실리콘층과 산화막층의 위에 실리콘 질화막을 증착한 후 이방성 식각으로 질화막 스페이서를 형성하고, 산화막층을 제거하여 남겨진 질화막 스페이서를 이용하여 패터닝하는 방법에 있어서, 실리콘층에 대하여 열산화 공정을 수행하여 질화막 스페이서의 아랫부분을 제외한 실리콘층의 상부에 열산화막을 형성하는 단계와, 질화막 스페이서와 그 아래의 실리콘층 및 절연체층을 차례로 식각하는 단계를 포함하여 구성되는 것을 특징으로 한다.

Description

측벽과 선택적 산화를 이용한 극미세 패턴의 형성방법{Method for forming ultra-fine patterns using sidewalls and selective oxidation}

본 발명은 박막의 측벽과 선택적 산화공정을 이용하여 100nm 이하의 극미세 패턴을 형성하는 방법에 관한 것이다.

현재 양산되고 있는 실리콘 CMOS(complementary metal oxide semiconductor) 트랜지스터는 그 최소 선폭이 100nm 에 근접해 있다. 트랜지스터의 크기가 줄어듦에 따라 최소 선폭을 구현하기 위한 사진 식각 공정의 경우, 0.13㎛ 까지는 기존의 시스템에서 광원의 파장을 줄여서 구현하는 것이 가능하였으나, 이 경우, 시스템의 가격과 공정비용이 증가하는 문제점이 있어 왔다. 또한, 0.13㎛ 이하의 선폭을 갖는 회로를 제작하기 위해서는 기존의 사진 식각 공정에 PSM(phase shift masking)이나 OPC(optical proximity correction)등의 방법을 적용하거나, 광학적인 소스를 이용하는 방법이 아닌 전자빔 리소그래피, X-선 리소그래피 등의 방법을 사용하였다.

그러나, PSM 이나 OPC, 그리고 X-선 리소그래피의 경우는 공정을 위한 시스템 마련에 많은 비용이 들고, 전자빔 리소그래피의 경우 수율이 떨어지는 문제점이 있다.

따라서, 종래의 사진 식각 공정을 사용하여 공정 가격을 낮게 유지하면서 100nm 이하의 미세 패턴을 형성하는 방법의 개발은 CMOS 트랜지스터 및 그를 이용한 시스템 생산에 매우 중요하며, 그러한 방법의 일환으로 사진 식각 공정이 아닌 박막의 측벽을 이용한 미세 패터닝이 연구되었다(미국특허 제5,667,632호 참조).

측벽을 이용하여 스페이서(spacer)가 정의하는 부분 아래의 물질을 남기는이러한 패턴 형성방법의 하나가 도 1a ~ 도 1c에 도시되어 있다. 도 1a에 있어서, 우선, 반도체 기판(1) 위에 패턴층(2)을 증착하고 그 위에 패턴층(2)에 대해 선택비가 좋은 식각방지막층(4)을 증착한다. 식각방지막층(4) 위에는 스페이서를 형성할 측벽층(3)을 증착한다. 이후 종래의 사진 식각 공정 및 측벽층(3)에 대한 식각 공정을 수행하여 측벽(3')을 형성하고, 스페이서층(5)을 증착한다.

그 후 스페이서층(5)을 이방성 식각하여 도 1b와 같이 스페이서(5')를 형성한다. 그런 다음, 스페이서(5')를 마스크로 하여 식각방지막층(4)을 식각하여 식각방지막(4')을 남기고, 식각방지막(4')을 마스크로 하여 식각방지막(4')의 아랫부분을 제외한 패턴층(2)을 식각한다. 스페이서(5')는 MOSFET 게이트로 사용할 때에는 제거할 필요가 없으나, 제거하여야 할 경우에는 패턴층(2)을 식각할 때 제거되도록 패턴층(2)과 같은 물질을 사용한다.

이 방법은 기존의 리소그래피의 한계를 극복할 수 있으며, MOSFET의 게이트를 형성하는 방법으로 이용할 수 있다.

미국특허 제5,667,632호에는 또한 도 2a ~ 도 2c와 같이 스페이서로 정의하는 부분 아래의 증착층이 제거된 미세 패턴을 형성하는 방법이 개시되어 있다.

위의 특허에서는 도 1과 같은 방법으로 식각방지막층(13)과 미세한 폭을 가지는 스페이서(15)를 형성하고, 도 2a와 같이 스페이서(15)에 대해 높은 식각 선택비를 가지는 마스크층(16)을 증착한 후, CMP(chemical mechanical polish)나 희생층을 이용한 에치백(etchback) 공정을 이용하여 도 2b와 같이 스페이서(15)를 드러나게 한 후, 마스크층(16)을 이용하여 그 스페이서(15)를 선택적으로 식각하여 반도체 기판의 스페이서로 정의된 부분이 제거된 미세 패턴(12')을 도 2c와 같이 형성하였다.

도 2의 방법은 스페이서(15)의 형상으로 인해 패턴의 단면의 좌우가 비대칭이 되는 단점이 있으므로, 이를 개선하기 위해 도 3a ~ 도 3c와 같은 방법이 제안되었다. 즉, 스페이서로 정의되는 부분이 미세 패턴을 형성하는 것이 아니라 도 1b의 패턴층(2)과 식각방지막층(4)에 해당하는 패턴층(22)과 식각방지막(24)을 형성하여, 도 3a와 같이 좌우대칭이 되도록 한 후, 그 위에 패턴층(22)에 대하여 높은 식각 선택비를 가지는 마스크층(26)을 증착하고 CMP(chemical mechanical polish)나 희생층을 이용한 에치백 공정을 적용하여, 도 3b와 같이 식각방지막(24)를 드러나게 한 후, 이를 선택적으로 식각하여 제거한다. 이 경우에는, 식각방지막(24)의 형성에 사용되는 물질이 패턴층(22)에 대하여 높은 선택비를 가져야 좌우 대칭의 식각방지막(24)을 형성할 수 있다. 그 후, 마스크층(26)을 마스크로 하여 식각방지막(24)과 그 아래의 반도체기판(21)을 식각하여 도 3c와 같이 미세패턴(22')을 형성한다.

도 2, 도 3의 방법들은 CMP를 이용해야 하므로 공정 라인 관리상 오염 등의 문제가 있을 수 있다.

본 발명은 종래 기술의 위와 같은 문제점을 해결하기 위한 것으로서, 공지의 사진 식각 공정을 이용하여 100nm 이하의 극미세 패턴을 형성하는 방법을 제공하는것을 목적으로 한다.

본 발명은 또한 CMP 공정을 사용하지 않고 100nm 이하의 극미세 패턴을 형성하는 방법을 제공하는 것을 목적으로 한다.

도 1 ~ 도 3은 각각 공지기술에 의한 미세 패턴 형성방법을 보여주는 단면도,

도 4a ~ 도 4e는 본 발명의 하나의 실시예에 의한 극미세 패턴 형성방법의 공정을 도시한 단면도,

도 5a ~ 도 5e는 본 발명의 다른 실시예에 의한 극미세 패턴 형성방법의 공정을 도시한 단면도이다.

<도면의 주요 부분에 대한 부호의 설명>

32, 42 : 패턴층 33, 43 : 식각방지막

34, 44 : 측벽층 34', 44' : 측벽

35', 47 : 스페이서 45' : 보조 스페이서

위와 같은 목적을 달성하기 위해, 본 발명은 반도체 기판위에 절연층을 형성하고, 절연체층 위에 실리콘층을 증착하고, 실리콘층 위에 산화막층을 형성하고, 사진 식각 공정에 의해 산화막층의 일부를 식각하여 측벽을 형성하고, 실리콘층과 산화막층의 위에 실리콘 질화막을 증착한 후 이방성 식각으로 질화막 스페이서를 형성하고, 산화막층을 제거하여 남겨진 질화막 스페이서를 이용하여 패터닝하는 방법에 있어서, 실리콘층에 대하여 열산화 공정을 수행하여 질화막 스페이서의 아랫부분을 제외한 실리콘층의 상부에 열산화막을 형성하는 단계와, 질화막 스페이서와 그 아래의 실리콘층 및 절연체층을 차례로 식각하는 단계를 포함하여 구성되는 것을 특징으로 하는, 측벽과 선택적 산화를 이용한 극미세 패턴의 형성방법을 제공한다.

이하 본 발명을 그 실시예에 의해 첨부도면에 따라 상세히 설명한다.

(실시예 1)

도 4a ~ 도 4e에 본 발명의 하나의 실시예에 따라 측벽을 이용하여 스페이서에 의해 정의되는 부분의 물질을 제거한 극미세 패턴 형성방법이 도시되어 있다.단결정 실리콘 기판(31) 위에 미세한 패턴을 형성할 패턴층(32)을 절연체로서의 실리콘 산화막으로 형성하고, 그 위에, 부가적인 처리를 하여 표면의 성질을 바꿀 수 있는 물질인 비정질 실리콘으로 식각방지막(33)을 증착한다.

식각방지막(33) 위에 스페이서를 형성할 수 있도록 측벽을 만드는 측벽층(34)을 형성한다(도 4a 참조).

포토리소그래피(photolithography)와 건식 식각을 이용해 패터닝하여 측벽층(34)의 일부를 제거하여 측벽(34')을 형성하고 식각방지막(33)의 표면 처리를 방해할 수 있는 막(35)을 식각방지막(33)과 측벽층(34) 위에 형성한 후 이를 식각하여 점선부분의 스페이서(35')를 형성하고 측벽층(34)도 선택적으로 제거한다(도 4b 참조).

표면 처리를 통해 식각방지막(33)에 대해 식각 선택비가 뛰어난 물질층(36)을 스페이서(35')의 아래쪽을 제외한 나머지 부분에 형성하고, 식각에 의해 스페이서(35')를 선택적으로 제거한다(도 4c).

식각방지막(33)을 건식 식각하면(도 4d), 표면 처리가 된 부분(36)은 그대로 남아 있고, 스페이서(35')로 정의되었던 부분만 선택적으로 제거가 가능하다(도 4d).

이후, 식각방지막(33)을 마스크로 하여 패턴층으로서의 절연체층(32)을 식각하여 극미세 패턴(32')을 형성한다(도 4e).

Si 기반의 반도체 공정에서 가장 많이 이용되는 표면 처리 기술인 실리콘 산화공정이 물질층(36)을 형성하는데 사용되며, 위의 실시예에서는 표면 처리를 하여표면의 성질을 바꿀 수 있는 식각방지막(33)으로, 비정질 실리콘을 사용하는 것으로 설명하였으나 다결정 실리콘을 사용할 수도 있다. 여기서, 다결정 실리콘의 경우 큰 그레인을 가지고 있어 산화의 속도가 그 그레인을 따라 불규칙하게 진행되어 패턴의 모양에 불규칙성을 줄 가능성이 있다. 이런 부분을 개선하기 위해서는 어닐링한 비정질 실리콘을 사용하는 것이 가능하다. 어닐링한 비정질 실리콘의 경우 다결정 실리콘에 비해 식각 속도가 느리다고 알려져 있으며, 산화막이나 질화막에 대해 보다 높은 선택비를 가질 것으로 예상된다.

산화 공정을 할 경우, 실리콘 질화막이 산화를 방해할 수 있는 물질로 적합하고, 측벽층(34) 물질로는 실리콘 산화막을 사용할 수 있는데, 실리콘 산화막은 스페이서로 사용되는 실리콘 질화막 및 그 아래의 다결정/비정질 실리콘과 높은 선택비를 가지고, 습식 식각 방법으로 선택적으로 제거할 수 있다.

또한, 열산화를 수행할 경우, 질화막 스페이서가 존재하는 부분에서는 산화가 일어나지 않아 질화막 스페이서 아래의 다결정 및 비정질 실리콘이 그대로 존재하나, 질화막 스페이서가 없는 부분은 산화막이 성장하게 된다. 열산화막의 경우는 다결정 및 비정질 실리콘과 높은 건식 식각 선택비가 있으므로, 이 열산화막을 이용해 다결정 및 비정질 실리콘을 건식 식각할 수 있다.

최종적으로 미세 패턴을 형성할 절연체 막의 경우, Si 공정에서는 실리콘 산화막이나 질화막이 많이 사용되는데, 이 물질들 역시 다결정 및 비정질 실리콘과 높은 식각 선택비를 가지므로, 남아 있는 다결정 및 비정질 실리콘을 이용하여 충분히 식각이 가능하다.

이 경우에는 앞에서 공지기술로 소개된 측벽을 이용한 미세 패턴 형성의 경우와 마찬가지로, 측벽의 높이, 스페이서를 형성할 박막의 두께 그리고 스페이서를 형성할 때의 과도 식각 정도에 따라 형성되는 패턴의 크기가 달라진다.

(실시예 2)

도 5a ~ 도 5e에 본 발명의 다른 실시예에 따라 스페이서에 의해 정의되는 부분의 물질을 제거한 극미세 패턴 형성방법이 도시되어 있다.

앞에서 설명한 실시예 1의 경우, 스페이서(35)의 모양이 비대칭이므로 형성되는 극미세 패턴의 단면이 좌우 비대칭이 될 가능성이 있을 수 있으나, 실시예 2에 의해 이를 해결할 수 있다.

도 5a에 있어서, 기판(41) 위에 미세한 패턴을 만들 패턴층(42)을 형성하고 그 위에, 부가적인 처리를 하여 표면의 성질을 바꿀 수 있는 식각방지막(43)을 형성한다.

Si 기반의 공정을 하는 경우에는 기판(41)은 단결정 실리콘이 되고, 패턴층(42)의 미세 패턴을 형성할 물질은 실리콘 산화막이나 질화막 등의 절연막이 사용 가능하다.

그 위에 실시예 1과 달리 표면 처리를 방해할 수 있는 표면처리 방해막(45)을 더 형성하고, 스페이서를 형성할 수 있도록 측벽을 만드는 측벽층(44)을 형성한다. 측벽층(44)에 사진 식각 공정과 건식 식각을 이용해 측벽(44')을 형성한다. 이후, 절연막(43)의 표면 처리를 방해할 수 있는 표면처리 방해막(45)을 미세하게 정의하기 위해 측벽(44')을 이용하여 스페이서(47)를 형성한다(도 5a).

스페이서(47)를 형성한 이후, 남은 측벽층(44)을 선택적으로 제거한 다음, 스페이서(47)를 마스크로 하여 스페이서(47) 아랫부분의 보조 스페이서(45')를 제외한 실리콘 질화막(45)을 제거한다. 스페이서(47)와 표면처리 방해막(45)의 건식 식각 선택비가 좋으면, 도 5b, 도 5c와 같은 형태로 표면 처리를 방해할 물질로 된 보조 스페이서(45')를 좌우 대칭에 가깝게 형성할 수 있다. 그 후, 식각방지막(43)의 열산화 공정을 수행한다. 스페이서(47)는 열산화 공정 수행 후, 보조 스페이서(45')를 제거할 때 동시에 제거된다.

이후의 공정은 실시예 1에 언급한 바와 같이 진행할 수 있다(도 5d, 도 5e 참조).

Si 기반의 공정인 경우, 표면 처리로써 열산화 공정을 이용할 수 있다. 이 경우, 실리콘 질화막 보조 스페이서(45')를 정의하기 위해서 사용되는 스페이서(47)는 실리콘 질화막과 건식 식각 선택비가 좋은 다결정 실리콘이나 비정질 실리콘을 이용할 수 있다. 이 경우에, 비정질 실리콘이나 다결정 실리콘을 그대로 이용하는 것보다 어닐링한 비정질 실리콘의 경우가 식각율을 더 낮게 가져갈 수 있으므로, 어닐링한 비정질 실리콘을 이용하는 것이 선택비를 높이는데도 유리하다.

또, 측벽층(44)으로는 다결정/비정질 실리콘, 실리콘 질화막에 영향을 주지 않으면서 선택적으로 식각 가능한 실리콘 산화막을 증착하여 사용할 수 있다.

본 발명은 CMP 공정을 이용하지 않고 기존의 사진 식각 공정을 이용하여 수십 nm 정도의 충분히 작은 극미세 패턴을 형성할 수 있는 효과가 있다.

Claims (5)

1. 반도체기판 위에 절연체의 패턴층을 형성하고, 상기 패턴층 위에 실리콘의 식각방지막을 형성하고, 상기 식각방지막 위에 측벽층을 형성하고, 상기 측벽층을 부분 식각하여 측벽을 형성하고, 상기 측벽층의 부분 식각에 의해 노출된 상기 식각방지막과 남은 상기 측벽층 위에 표면처리를 방해할 수 있는 막을 형성하고, 상기 표면처리 방해막의 이방성 식각과 측벽층의 식각에 의해 스페이서를 형성하고, 상기 스페이서에 의해 패턴을 형성하는 방법에 있어서,

   상기 식각방지막을 열산화시켜 상기 스페이서의 하부를 제외한 상기 식각방지막의 상부에 열산화막을 형성하는 열산화 단계와, 상기 스페이서를 식각하여 제거하는 단계와, 상기 열산화막을 마스크로 하여 상기 식각방지막과 패턴층을 차례로 식각하는 단계를 포함하는 것을 특징으로 하는, 측벽과 선택적 산화를 이용한 극미세 패턴의 형성방법.
2. 제 1항에 있어서, 상기 식각방지막과 측벽층 사이에 실리콘 질화막을 증착하는 단계와, 상기 스페이서 형성단계 후에 상기 스페이서에 의해 정의되는 보조 스페이서만을 남기고 실리콘 질화막을 식각하여 제거하는 단계와, 상기 열산화 단계이후 상기 보조 스페이서를 식각하여 상기 스페이서도 동시에 제거하는 단계가 추가된 것을 특징으로 하는, 측벽과 선택적 산화공정을 이용한 극미세 패턴의 형성방법.
3. 제 1항 또는 제2항에 있어서, 상기 식각방지막의 구성물질이 다결정 실리콘과 비정질 실리콘 중에서 선택되는 것을 특징으로 하는, 측벽과 선택적 산화공정을 이용한 극미세 패턴의 형성방법.
4. 제1항에 있어서, 상기 표면처리 방해막의 구성물질이 질화실리콘인 것을 특징으로 하는, 측벽과 선택적 산화공정을 이용한 극미세 패턴의 형성방법.
5. 제2항에 있어서, 상기 표면처리 방해막의 구성물질이 다결정 실리콘과 비정질 실리콘 중에서 선택되는 것을 특징으로 하는, 측벽과 선택적 산화공정을 이용한 극미세 패턴의 형성방법.