JPH04299838A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04299838A JPH04299838A JP6510691A JP6510691A JPH04299838A JP H04299838 A JPH04299838 A JP H04299838A JP 6510691 A JP6510691 A JP 6510691A JP 6510691 A JP6510691 A JP 6510691A JP H04299838 A JPH04299838 A JP H04299838A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に係わり、特にＣＣＤ（電荷結合素子）の転送ゲートの
形成等に適した半導体装置の製造方法に関する。
に係わり、特にＣＣＤ（電荷結合素子）の転送ゲートの
形成等に適した半導体装置の製造方法に関する。
【０００２】
【従来の技術】近年、ＣＣＤイメージセンサにおいては
、性能向上とコスト低減のため、微細化が進んでいる。 そのため、ＣＣＤの第１ゲート電極と第２ゲート電極（
転送ゲート）の幅は益々縮小化されており、これに伴い
製造上の各種の問題が生じている。今後も、ＣＣＤの微
細化が進む中で、多くの試作上の問題が起こることが予
想される。そこで、まずＣＣＤの試作プロセスで、本発
明に係わる部分について図３を用いて説明する。
、性能向上とコスト低減のため、微細化が進んでいる。 そのため、ＣＣＤの第１ゲート電極と第２ゲート電極（
転送ゲート）の幅は益々縮小化されており、これに伴い
製造上の各種の問題が生じている。今後も、ＣＣＤの微
細化が進む中で、多くの試作上の問題が起こることが予
想される。そこで、まずＣＣＤの試作プロセスで、本発
明に係わる部分について図３を用いて説明する。
【０００３】図３は、従来のＣＣＤ構造を示す断面図で
ある。この構造を作成するには、まずシリコン基板１を
熱酸化してゲート酸化膜２を形成する。次いで、周知の
リソグラフィ技術とドライエッチング技術を用いて、第
１ゲート電極３を形成する。次いで、第１ゲート電極３
を熱酸化して熱酸化膜４を形成する。最後に、周知のリ
ソグラフィとドライエッチングを用いて、第２ゲート電
極５を形成する。
ある。この構造を作成するには、まずシリコン基板１を
熱酸化してゲート酸化膜２を形成する。次いで、周知の
リソグラフィ技術とドライエッチング技術を用いて、第
１ゲート電極３を形成する。次いで、第１ゲート電極３
を熱酸化して熱酸化膜４を形成する。最後に、周知のリ
ソグラフィとドライエッチングを用いて、第２ゲート電
極５を形成する。
【０００４】これが従来一般的な技術であるが、従来技
術によると第１ゲート電極３及び第２ゲート電極５を形
成するのに、リソグラフィ技術を必要とする。また、Ｃ
ＣＤの微細化により第１ゲート電極３間のギャップが縮
小されると、第１ゲート電極３に対する第２ゲート電極
５の合わせずれのマージンが厳しくなる。即ち、上記合
わせずれが大きい場合、第１ゲート電極３と第２ゲート
電極５との間隙が熱酸化膜４の幅以上となり、この部分
のＣＣＤのチャネルポテンシャルにポケットが発生し、
転送効率不良を発生させるという問題がある。
術によると第１ゲート電極３及び第２ゲート電極５を形
成するのに、リソグラフィ技術を必要とする。また、Ｃ
ＣＤの微細化により第１ゲート電極３間のギャップが縮
小されると、第１ゲート電極３に対する第２ゲート電極
５の合わせずれのマージンが厳しくなる。即ち、上記合
わせずれが大きい場合、第１ゲート電極３と第２ゲート
電極５との間隙が熱酸化膜４の幅以上となり、この部分
のＣＣＤのチャネルポテンシャルにポケットが発生し、
転送効率不良を発生させるという問題がある。
【０００５】
【発明が解決しようとする課題】このように従来、ＣＣ
Ｄの転送ゲート作成においては、第１ゲート電極及び第
２ゲート電極を形成するためにそれぞれフォトリソグラ
フィ技術が必要であり、これが工程の複雑化を招く要因
となっている。また、第１ゲート電極と第２ゲート電極
とのパターンの合わせずれマージンがＣＣＤの微細化を
進める上で厳しくなる。
Ｄの転送ゲート作成においては、第１ゲート電極及び第
２ゲート電極を形成するためにそれぞれフォトリソグラ
フィ技術が必要であり、これが工程の複雑化を招く要因
となっている。また、第１ゲート電極と第２ゲート電極
とのパターンの合わせずれマージンがＣＣＤの微細化を
進める上で厳しくなる。
【０００６】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、第１の電極パターンと
第２の電極パターンとの合わせずれが問題とならず、Ｃ
ＣＤの微細化にも十分対応できる半導体装置の製造方法
を提供することにある。
ので、その目的とするところは、第１の電極パターンと
第２の電極パターンとの合わせずれが問題とならず、Ｃ
ＣＤの微細化にも十分対応できる半導体装置の製造方法
を提供することにある。
【０００７】
【課題を解決するための手段】本発明の骨子は、ＣＣＤ
の第２ゲート電極等の電極パターンをセルフアラインで
形成することにある。
の第２ゲート電極等の電極パターンをセルフアラインで
形成することにある。
【０００８】即ち本発明は、半導体基板上に絶縁膜を介
して第１及び第２の電極パターンを形成する半導体装置
の製造方法において、半導体基板の主面に第１の絶縁膜
を介して第１の電極材料を被着したのち、第１の電極材
料をパターニングして島状に分離された第１の電極パタ
ーンを形成し、次いで第１の電極パターンの表面に第２
の絶縁膜を形成し、次いで第１の電極パターン間の開口
及び第２の絶縁膜上に第２の電極材料を被着し、しかる
のち第２の電極材料をエッチバックして第２の電極パタ
ーンを第１の電極パターン間に埋込み形成するようにし
た方法である。また本発明は、半導体基板上に絶縁膜を
介して第１及び第２の電極パターンを形成する半導体装
置の製造方法において、半導体基板の主面に第１の絶縁
膜を介して第１の電極材料を被着したのち、第１の電極
材料をパターニングして島状に分離された第１の電極パ
ターンを形成し、次いで第１の電極パターンの表面に第
２の絶縁膜を形成し、次いで第１の電極パターン間の開
口部及び第２の絶縁膜上に第２の電極材料を被着し、次
いで第２の電極材料の上レジストパターンを形成し、し
かるのちレジストパターンをマスクに第２の絶縁膜の上
部が露出するまで第２の電極材料を選択エッチングして
第２の電極パターンを形成するようにした方法である。
して第１及び第２の電極パターンを形成する半導体装置
の製造方法において、半導体基板の主面に第１の絶縁膜
を介して第１の電極材料を被着したのち、第１の電極材
料をパターニングして島状に分離された第１の電極パタ
ーンを形成し、次いで第１の電極パターンの表面に第２
の絶縁膜を形成し、次いで第１の電極パターン間の開口
及び第２の絶縁膜上に第２の電極材料を被着し、しかる
のち第２の電極材料をエッチバックして第２の電極パタ
ーンを第１の電極パターン間に埋込み形成するようにし
た方法である。また本発明は、半導体基板上に絶縁膜を
介して第１及び第２の電極パターンを形成する半導体装
置の製造方法において、半導体基板の主面に第１の絶縁
膜を介して第１の電極材料を被着したのち、第１の電極
材料をパターニングして島状に分離された第１の電極パ
ターンを形成し、次いで第１の電極パターンの表面に第
２の絶縁膜を形成し、次いで第１の電極パターン間の開
口部及び第２の絶縁膜上に第２の電極材料を被着し、次
いで第２の電極材料の上レジストパターンを形成し、し
かるのちレジストパターンをマスクに第２の絶縁膜の上
部が露出するまで第２の電極材料を選択エッチングして
第２の電極パターンを形成するようにした方法である。
【０００９】
【作用】本発明によれば、エッチバックで第２の絶縁膜
上の第２の電極材料を除去することにより、第１の電極
パターン間の開口に第２の電極パターンをセルフアライ
ンで埋込み形成することができる。従って、第１及び第
２の電極パターンの合わせずれが生じることはなく、Ｃ
ＣＤの微細化にも十分対処することができる。また、レ
ジストパターンを用いて第２の電極材料をエッチングす
る際に、第２の絶縁膜の上部が露出した時点でエッチン
グを停止することにより、第２の電極パターンを第１の
電極パターン間の開口に確実に残すことができ、さらに
第１の電極パターン間に埋め込まれた部分に連続して第
２絶縁膜上にも第２の電極パターンを形成することが可
能となる。
上の第２の電極材料を除去することにより、第１の電極
パターン間の開口に第２の電極パターンをセルフアライ
ンで埋込み形成することができる。従って、第１及び第
２の電極パターンの合わせずれが生じることはなく、Ｃ
ＣＤの微細化にも十分対処することができる。また、レ
ジストパターンを用いて第２の電極材料をエッチングす
る際に、第２の絶縁膜の上部が露出した時点でエッチン
グを停止することにより、第２の電極パターンを第１の
電極パターン間の開口に確実に残すことができ、さらに
第１の電極パターン間に埋め込まれた部分に連続して第
２絶縁膜上にも第２の電極パターンを形成することが可
能となる。
【００１０】
【実施例】以下、本発明の詳細を図示の実施例によって
説明する。
説明する。
【００１１】図１は、本発明の第１の実施例に係わるＣ
ＣＤ転送ゲートの製造工程を示す断面図である。まず、
図１（ａ）に示すように、シリコン基板１０の表面を熱
酸化して膜厚１０〜１００ｎｍのゲート酸化膜（第１の
絶縁膜）１１を形成し、その上にＬＰ−ＣＶＤ法にて、
例えばポリシリコン膜（第１の電極材料）２１ａを１０
０〜８００ｎｍ程度被着する。次いで、第１ポリシリコ
ンゲート電極用のマスクとしてフォトレジストパターン
（図示せず）を形成し、ＲＩＥ（リアクティブ・イオン
・エッチング）によりエッチングを行い、第１のゲート
電極（第１の電極パターン）２１を形成する。次いで、
第１のゲート電極２１をマスクとして用い、ＲＩＥによ
りダメージを受けて膜質の劣化したゲート酸化膜１１の
一部をＮＨ４ Ｆエッチング液で除去する。次いで、第
１のゲート電極２１とシリコン基板１０の熱酸化を行い
、それぞれ熱酸化膜（第２の絶縁膜）１２とゲート酸化
膜１３を形成する。
ＣＤ転送ゲートの製造工程を示す断面図である。まず、
図１（ａ）に示すように、シリコン基板１０の表面を熱
酸化して膜厚１０〜１００ｎｍのゲート酸化膜（第１の
絶縁膜）１１を形成し、その上にＬＰ−ＣＶＤ法にて、
例えばポリシリコン膜（第１の電極材料）２１ａを１０
０〜８００ｎｍ程度被着する。次いで、第１ポリシリコ
ンゲート電極用のマスクとしてフォトレジストパターン
（図示せず）を形成し、ＲＩＥ（リアクティブ・イオン
・エッチング）によりエッチングを行い、第１のゲート
電極（第１の電極パターン）２１を形成する。次いで、
第１のゲート電極２１をマスクとして用い、ＲＩＥによ
りダメージを受けて膜質の劣化したゲート酸化膜１１の
一部をＮＨ４ Ｆエッチング液で除去する。次いで、第
１のゲート電極２１とシリコン基板１０の熱酸化を行い
、それぞれ熱酸化膜（第２の絶縁膜）１２とゲート酸化
膜１３を形成する。
【００１２】次いで、図１（ｂ）に示すように、ＬＰ−
ＣＶＤ法により、例えばポリシリコン膜（第２の電極材
料）２２ａを１００〜８００ｎｍ程度堆積し、第１のゲ
ート電極２１間の開口部内及び熱酸化膜１２上にポリシ
リコン膜２２ａを形成する。そして、このポリシリコン
膜２２ａに燐を拡散して、ポリシリコン膜２１ａの低抵
抗化を行う。
ＣＶＤ法により、例えばポリシリコン膜（第２の電極材
料）２２ａを１００〜８００ｎｍ程度堆積し、第１のゲ
ート電極２１間の開口部内及び熱酸化膜１２上にポリシ
リコン膜２２ａを形成する。そして、このポリシリコン
膜２２ａに燐を拡散して、ポリシリコン膜２１ａの低抵
抗化を行う。
【００１３】次いで、図１（ｃ）に示すように、リソグ
ラフィによるレジストパターンを形成せずに、全面にＲ
ＩＥエッチングを施し、熱酸化膜１２の上面が露出する
までポリシリコン膜２１ａを除去する。このエッチバッ
クにより、第１のゲート電極２１間の開口のみにポリシ
リコン膜２１ａが残り、第２のゲート電極（第２の電極
パターン）２２がセルフアラインで形成されることにな
る。
ラフィによるレジストパターンを形成せずに、全面にＲ
ＩＥエッチングを施し、熱酸化膜１２の上面が露出する
までポリシリコン膜２１ａを除去する。このエッチバッ
クにより、第１のゲート電極２１間の開口のみにポリシ
リコン膜２１ａが残り、第２のゲート電極（第２の電極
パターン）２２がセルフアラインで形成されることにな
る。
【００１４】かくして本実施例方法によれば、第１のゲ
ート電極２１間の開口部に第２のゲート電極２２を、リ
ソグラフィ技術によるレジストなしで、セルフアライン
で埋込み形成することができる。このため、第１のゲー
ト電極２１と第２のゲート電極２２との間に発生する合
わせずれは問題とならず、ＣＣＤのチャネルポテンシャ
ルにポケットが発生する等の不都合を未然に防止するこ
とができる。また、第２のゲート電極２２の形成にリソ
グラフィ工程が不要であることから、製造工程の簡略化
をはかることができる。図２は、本発明の他の実施例を
説明するための工程断面図である。なお、図１と同一部
分には同一符号を付して、その詳しい説明は省略する。
ート電極２１間の開口部に第２のゲート電極２２を、リ
ソグラフィ技術によるレジストなしで、セルフアライン
で埋込み形成することができる。このため、第１のゲー
ト電極２１と第２のゲート電極２２との間に発生する合
わせずれは問題とならず、ＣＣＤのチャネルポテンシャ
ルにポケットが発生する等の不都合を未然に防止するこ
とができる。また、第２のゲート電極２２の形成にリソ
グラフィ工程が不要であることから、製造工程の簡略化
をはかることができる。図２は、本発明の他の実施例を
説明するための工程断面図である。なお、図１と同一部
分には同一符号を付して、その詳しい説明は省略する。
【００１５】この実施例が先に説明した実施例と異なる
点は、第１のゲート電極２１の上の一部にも第２のゲー
ト電極２２を残すことにある。まず、先の実施例と同様
に前記図１（ａ）（ｂ）に示すように、ゲート酸化膜１
１，第１のゲート電極２１，熱酸化膜１２及びゲート酸
化膜１３を形成した後、ポリシリコン膜２１ａを１００
〜８００ｎｍ程度堆積し、ポリシリコン膜２１ａの低抵
抗化のため燐の拡散を行う。
点は、第１のゲート電極２１の上の一部にも第２のゲー
ト電極２２を残すことにある。まず、先の実施例と同様
に前記図１（ａ）（ｂ）に示すように、ゲート酸化膜１
１，第１のゲート電極２１，熱酸化膜１２及びゲート酸
化膜１３を形成した後、ポリシリコン膜２１ａを１００
〜８００ｎｍ程度堆積し、ポリシリコン膜２１ａの低抵
抗化のため燐の拡散を行う。
【００１６】次いで、図２（ａ）に示すように、ポリシ
リコン膜２２ａの上に第２ポリシリコンゲート電極用マ
スクとして、リソグラフィ技術によりフォトレジストパ
ターン３１を形成する。ここで、レジストパターン３１
はその一方の端面が第１のゲート電極２１間の開口部上
に位置し、他方が第１のゲート電極２１上に位置するす
るように形成する。
リコン膜２２ａの上に第２ポリシリコンゲート電極用マ
スクとして、リソグラフィ技術によりフォトレジストパ
ターン３１を形成する。ここで、レジストパターン３１
はその一方の端面が第１のゲート電極２１間の開口部上
に位置し、他方が第１のゲート電極２１上に位置するす
るように形成する。
【００１７】次いで、図２（ｂ）に示すように、レジス
トパターン３１をマスクに用い、ポリシリコン膜２２ａ
をＲＩＥにより選択エッチングすることにより、第２の
ゲート電極２２を形成する。このとき、第２のゲート電
極２２は第１のゲート電極２１間の開口と共に第１のゲ
ート電極２１上の一部に残ることになる。そして、この
第１のゲート電極２１上に残った第２のゲート電極２２
が配線層として使用される。
トパターン３１をマスクに用い、ポリシリコン膜２２ａ
をＲＩＥにより選択エッチングすることにより、第２の
ゲート電極２２を形成する。このとき、第２のゲート電
極２２は第１のゲート電極２１間の開口と共に第１のゲ
ート電極２１上の一部に残ることになる。そして、この
第１のゲート電極２１上に残った第２のゲート電極２２
が配線層として使用される。
【００１８】なお、上記ポリシリコン膜２２ａのエッチ
ングにおいては、熱酸化膜１２の上面が露出した時点で
エッチングを停止するものとする。また、これ以降は、
図２（ｃ）に示すようにレジストパターン３１を除去す
る。
ングにおいては、熱酸化膜１２の上面が露出した時点で
エッチングを停止するものとする。また、これ以降は、
図２（ｃ）に示すようにレジストパターン３１を除去す
る。
【００１９】本実施例では第２のゲート電極２２の形成
にリソグラフィ技術を用いるが、レジストパターン３１
は従来のように第１のゲート電極２１に厳密に位置合わ
せする必要はない。即ち、多少のずれがあっても第１の
ゲート電極２１間の開口内のポリシリコン膜２２ａが除
去されることはなく、ＣＣＤのチャネルポテンシャルに
ポケットが発生する等の不都合はない。
にリソグラフィ技術を用いるが、レジストパターン３１
は従来のように第１のゲート電極２１に厳密に位置合わ
せする必要はない。即ち、多少のずれがあっても第１の
ゲート電極２１間の開口内のポリシリコン膜２２ａが除
去されることはなく、ＣＣＤのチャネルポテンシャルに
ポケットが発生する等の不都合はない。
【００２０】なお、本発明は上述した各実施例に限定さ
れるものではない。実施例では、電極材料としてポリシ
リコン膜を用いたが、この代わりには導電材料であれば
用いることができる。また、電極パターンは必ずしもＣ
ＣＤの転送ゲートに限るものではなく、第１及び第２の
電極パターンを近接して形成するものに適用可能である
。その他、本発明の要旨を逸脱しない範囲で、種々変形
して実施することができる。
れるものではない。実施例では、電極材料としてポリシ
リコン膜を用いたが、この代わりには導電材料であれば
用いることができる。また、電極パターンは必ずしもＣ
ＣＤの転送ゲートに限るものではなく、第１及び第２の
電極パターンを近接して形成するものに適用可能である
。その他、本発明の要旨を逸脱しない範囲で、種々変形
して実施することができる。
【００２１】
【発明の効果】以上詳述したように本発明によれば、第
１の電極パターン間の開口部に第２の電極パターンが、
リソグラフィ技術によるレジストなしで、セルフアライ
ンで形成されるので、第１の電極パターンと第２の電極
パターンの間に発生する合わせずれがなくなる。従って
、ＣＣＤの転送ゲートの形成等に適用した場合、ポテン
シャルポケットの発生を確実に防止して、ＣＣＤの微細
化にも十分に対応することが可能となる。
１の電極パターン間の開口部に第２の電極パターンが、
リソグラフィ技術によるレジストなしで、セルフアライ
ンで形成されるので、第１の電極パターンと第２の電極
パターンの間に発生する合わせずれがなくなる。従って
、ＣＣＤの転送ゲートの形成等に適用した場合、ポテン
シャルポケットの発生を確実に防止して、ＣＣＤの微細
化にも十分に対応することが可能となる。
【図１】本発明の第１の実施例に係わるＣＣＤ転送ゲー
トの製造工程を示す断面図、
トの製造工程を示す断面図、
【図２】第２の実施例を説明するための工程断面図、
【
図３】従来のＣＣＤ転送ゲートの構造を示す断面図。
図３】従来のＣＣＤ転送ゲートの構造を示す断面図。
１０…シリコン基板、
１１…ゲート酸化膜（第１の絶縁膜）、１２…熱酸化膜
（第２の絶縁膜）、 １３…ゲート酸化膜、 ２１…第１のゲート電極（第１の電極パターン）、２２
…第２のゲート電極（第２の電極パターン）、３１…レ
ジストパターン。
（第２の絶縁膜）、 １３…ゲート酸化膜、 ２１…第１のゲート電極（第１の電極パターン）、２２
…第２のゲート電極（第２の電極パターン）、３１…レ
ジストパターン。
Claims (2)
- 【請求項１】 半導体基板の主面に第１の絶縁膜を介
して第１の電極材料を被着する工程と、第１の電極材料
をパターニングして島状に分離された第１の電極パター
ンを形成する工程と、第１の電極パターンの表面に第２
の絶縁膜を形成する工程と、第１の電極パターン間の開
口部及び第２の絶縁膜上に第２の電極材料を被着する工
程と、第２の電極材料をエッチバックして第２の電極パ
ターンを第１の電極パターン間に埋込み形成する工程と
を含むことを特徴とする半導体装置の製造方法。 - 【請求項２】 半導体基板の主面に第１の絶縁膜を介
して第１の電極材料を被着する工程と、第１の電極材料
をパターニングして島状に分離された第１の電極パター
ンを形成する工程と、第１の電極パターンの表面に第２
の絶縁膜を形成する工程と、第１の電極パターン間の開
口部及び第２の絶縁膜上に第２の電極材料を被着する工
程と、第２の電極材料の上にレジストパターンを形成す
る工程と、レジストパターンをマスクとして用い、第２
の絶縁膜の上部が露出するまで第２の電極材料を選択エ
ッチングして第２の電極パターンを形成する工程とを含
むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6510691A JPH04299838A (ja) | 1991-03-28 | 1991-03-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6510691A JPH04299838A (ja) | 1991-03-28 | 1991-03-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04299838A true JPH04299838A (ja) | 1992-10-23 |
Family
ID=13277316
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6510691A Pending JPH04299838A (ja) | 1991-03-28 | 1991-03-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04299838A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5595924A (en) * | 1994-05-25 | 1997-01-21 | Sandisk Corporation | Technique of forming over an irregular surface a polysilicon layer with a smooth surface |
| US5639688A (en) * | 1993-05-21 | 1997-06-17 | Harris Corporation | Method of making integrated circuit structure with narrow line widths |
-
1991
- 1991-03-28 JP JP6510691A patent/JPH04299838A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5639688A (en) * | 1993-05-21 | 1997-06-17 | Harris Corporation | Method of making integrated circuit structure with narrow line widths |
| US5595924A (en) * | 1994-05-25 | 1997-01-21 | Sandisk Corporation | Technique of forming over an irregular surface a polysilicon layer with a smooth surface |
| US5747359A (en) * | 1994-05-25 | 1998-05-05 | Sandisk Corporation | Method of patterning polysilicon layers on substrate |
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