JPH0458533A

JPH0458533A - 半導体装置の配線構造及びその形成方法

Info

Publication number: JPH0458533A
Application number: JP17112890A
Authority: JP
Inventors: Koji Senoo; 幸治妹尾
Original assignee: Kawasaki Steel Corp
Current assignee: JFE Steel Corp
Priority date: 1990-06-28
Filing date: 1990-06-28
Publication date: 1992-02-25

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］この発明は、半導体基板上の絶縁層に配線パターンに対
応して溝を形成し、その溝内に配線を形成した構造及び
その形成方法に関する。

〔従来の技術〕

従来、半導体装置の配線構造においては、第２図のごと
く、半導体基板１の絶縁層２上に配線材料を成膜したの
ち１．多層レジスト法によりレジストをマスクとして、
この配線材料をエツチングし、所定のパターンを残存さ
せることによって配線４を一般的に形成している（以下
、第一従来例という）。

また、特開昭６４−７５３８号公報に記載されるように
、絶縁層に形成された溝内に配線を形成する配線構造も
提案されている（以下、第二従来例という）。すなわち
、同公報の配線構造は、第３図に示すように、半導体基
板１上に形成した絶縁層２表面を配線パターンに合わせ
てエツチングを行って溝３を形成するとともに、この溝
３の中に方向性のある方法で配線材料を堆積させて配線
４を施したものである。

〔発明が解決しようとする課題〕

しかしながら、第一従来例、第二従来例のいづれも、配
線４のパターンの幅は、エツチングに用いるホトリソグ
ラフィ技術の能力限界により影響を受けるために、配線
の微細化を達成できないという問題があった。

特に、第二従来例においては、配線４を溝３の中に配線
材料を堆積させて形成しているために、配線４の幅は溝
３の幅により決定されるが、この溝３の幅は、露光入射
光の反射の影響等によるホトリソグラフィ技術の物理的
限界によって限定されるために、配線４の幅もこの制約
を受けることムこなる。また、現在のホトリソグラフィ
技術では、溝の幅は０．５μｍ程度が限界であり、この
ようなサブミクロン（１μｍ以下）のパターンを形成す
るには、多層レジスト法を使用し、より波長の短い光を
使う必要があるなど多くの困難性があった。

そこで、本発明はこのような点を考慮してなされたもの
であり、この発明の目的は、ホトリソグラフィ技術の能
力限界の制約を受けず、その限界を超えた微細な配線を
施すことができる半導体装置の配線構造を提供すること
にあり、また、このような半導体装置の配線を容易に形
成することができる配線構造の形成方法を提案すること
にある。

〔課題を解決するだめの手段〕

この発明は、半導体基板上の絶縁膜に溝を形成し、この
溝の側壁部に配線を形成する半導体装置の配線構造を構
成して前記課題を解決している。

また、前記側壁部に形成される配線は、サイドウオール
状に形成した配線構造とすればなおよい。

さらに、この配線構造は、半導体基板上に絶縁層を形成
する工程と、この絶縁層に配線パターンに対応する溝を
形成する工程と、前記絶縁層上に配線材料を被着する工
程と、この配線材料を異方性エツチングして前記溝の側
壁部にサイドウオール状に残存させることにより配線を
形成する工程と、を具備する方法により形成することが
できる。

〔作用］絶縁膜に形成した溝の側壁部に配線を形成しているため
、配線の幅は絶縁膜の溝の幅に影響されることはなく、
もってホトリソグラフィ技術の限界に制約されることは
ない。また、同構造によっては一本の溝に対して２本の
配線が形成されることになり、配線形成の効率化が可能
となる。

さらに、上記配線をサイドウオール上に形成することに
より、配線が微細となり、半導体装置の高集積化を可能
とする。

また、この配線構造の形成方法の発明によっては、絶縁
層上に被着する配線材料は、段差が形成される溝の両側
壁部には特に厚く堆積するために、これにエツチングを
加えると、同部分の配線材料はサイドウオール状に残存
し、溝の両側壁部に微細な配線が形成される。従って、
従来の多層レジスト法のような特別の工程を必要とせず
、溝内に容易に微細配線を形成することが可能である。

〔実施例］次に、本発明の配線構造、及びその形成方法の一実施例
を、第１図に基づいて以下に説明する。

この実施例は、本発明をＭＯ３型ＦＥＴの形成方法に応
用したものである。

先ず、第１図（ａ）に示すように、半導体基板１上にＬ
ＯＧＯ３酸化膜１１を形成し、この酸化Ｍ１１のパター
ンに従って半導体基板１に半導体素子を形成していく。

そして、さらに半導体基板Ｉの上面にはゲート電極とな
るポリシリコン層１２を３５０ｎｍ程度の厚さで蒸着し
たのち、ボロンリンシリケートガラス（ＢＰＳＧ）を層
間絶縁層として、厚さ８００ｎｍ程度の厚さで蒸着する
。

次いで、同図（ｂ）の工程に移行し、絶縁層３に半導体
基板ｌの上面が露出するコンタクトホールＩ３を設け、
このコンタクトホールＩ３内にＣＶＤ法を用いてタング
ステン（Ｗ）の伝導性［１４を形成し、絶縁層２の下層
に形成されたソースやドレインにこれを接続させる。

同図（Ｃ）の工程に移行すると、絶縁Ｎ２上面に各セル
間を接続する配線パターンに従って、溝３を形成する。

すなわち、この工程では、例えばＣＨＦ３．Ｃ２Ｆ−の
ガスを用いた反応性イオンエツチング（ＲＩＥ）法によ
り、深さ４００ｎｍ、幅１．５μｍ以上の溝３を形成し
、且つ前記コンタクトホール１３の伝導性膜１４がこの
溝３の一方の側壁部３ａ側に露出するように溝３を形成
する。

以上の工程が終了すると、同図（ｄ）の工程に移り、ス
パッタ法によってＡｆｆ層１５を前記絶縁層２上に５０
０ｎｍの厚さで形成する。このとき、ＡＡ層１５は等方
性をもって堆積されるために、溝３の両側壁部３ａ、３
ａ近傍のＡ１層１５は他の部分に比べて厚くなる。

同図（ｅ）　ノ工程に移行すると、ＢＣｆ３　、ＣＬＣ
Ｃｌ、混合ガス等のＣｌを含むエツチングガスを用いた
ＲＩＥにより異方性エツチングを行い、絶縁層２上のＡ
１層１５を除去する。このとき、Ａ！層１５を等速度で
エツチングすると、絶縁層２平面部上のＡｌＩ３を除去
したとしても、上記のようにより厚（堆積している溝３
両側壁部３ａ。

３ａのＡ４２層１５は完全にエツチングされずにサイド
ウオール状に残存することになり、ここに厚さ５００　
ｎｍ程度の二本の配線４，４が形成される。このとき、
両配線４．４は互いに確実に分離して接触部分が残存し
ないように、配線膜圧を調整し、さらにエツチング作業
を慎重に行うことが好ましい。

なお、一方の配線４　（同図（ｅ）において左側の配線
）は伝導膜１４に接して配線４が絶縁層２下の半導体素
子に電気的に接続される。

最後に、同図げ）の工程に移行し、絶縁層３上にさらに
ＢＰＳＣを積層して第二の絶縁層１６を形成し、配線４
，４及びコンタクトホール１３の伝導膜１４を被覆し、
半導体装置を完成させる。

以上のように、この配線構造の形成方法においては、簡
単な製造工程によって溝３の側壁部３ａにサイドウオー
ル状に微細な配線４を形成することができる。そして、
この形成方法により形成された半導体装置は、配線４の
幅は溝３の幅の制約を受けることなく微細になるために
、同装置の高集積化を達成することができる。

特にこれら二本の配線４は、単一の工程で同時に形成す
ることができるために製造工程も簡略となる。

なお、この形成方法によれば、配線４の断面積の制御は
エツチング時間を調整することにより配線４の厚さを制
御することによって可能であり、同制御を容易に行うこ
とができるという効果も有する。

なお、特に本実施例の形成方法では、コンタクトホール
１３の伝導膜１４を溝３の一方の側壁部３ａに露出させ
るために、一方の配線４を半導体基板１の素子に容易に
、且つ他方の配線４との誤接続を避けて接続することが
できる。

また、第１図げ）のように、溝３の側壁部３ａには配線
４が被着され、第３図に示す従来例に比べて段差Ｓの勾
配が緩やかになるために、その上面に堆積される第二の
絶縁層１６の被覆形状が良好となる。従って、この半導
体装置を多層配線構造として、この上面にさらに上層配
線を施す場合も被着性が良好となり、段切れなどの問題
が生じることはない。

なお、この実施例においては、配線４にＡ／２を用い、
またコンタクトホール１３の伝導膜１４にはＷを用いた
が、これら配線４及び伝導膜１４はともに伝導性の材料
であればよく、例えばシリサイドや銅（Ｃｕ）を用いる
こともできる。

Ｃ発明の効果〕以上説明したように、絶縁膜の溝の側壁部に配線を形成
した本発明の配線構造によっては、配線の幅がホトリソ
グラフィ技術の能力限界の制約を受けることのない半導
体装置を提供することができる。また、同構造によって
は、−本の溝に対して２本の配線を形成することができ
るために、配線形成の効率化を図ることができる。

さらに、上記配線をサイドウオール状に形成した半導体
装置の配線構造によっては、形成される配線が微細なも
のとなり高集積化された半導体装置を形成することがで
きる。

また、本発明の配線の形成方法によっては、従来の多層
レジスト法などの特別な工程を必要とせず、サイドウオ
ール状の微細配線を簡単な工程によって絶縁膜の溝の側
壁部に形成していくことができる。

【図面の簡単な説明】

第１図は本発明の詳細な説明図、第２図、第３図は従来
例の配線構造を示す説明図である。図中、１は半導体基板、２は絶縁層、３は溝、３ａは側
壁部、４は配線、である。

Claims

【特許請求の範囲】

（１）半導体基板上の絶縁膜に溝を形成し、この溝の側
壁部に配線を形成したことを特徴とする半導体装置の配
線構造。
（２）前記側壁部に形成される配線は、サイドウォール
状に形成されたことを特徴とする請求項（１）記載の半
導体装置の配線構造。
（３）半導体基板上に絶縁層を形成する工程と、この絶
縁層に配線パターンに対応する溝を形成する工程と、前
記絶縁層上に配線材料を被着する工程と、この配線材料
を異方性エッチングして前記溝の側壁部にサイドウォー
ル状に残存させることにより配線を形成する工程と、を
具備する半導体装置の配線構造の形成方法。