JP3168970B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に高周波性能に優れた化合物半導体を用
いたショットキーゲート電解効果トランジスタの製造方
法に関する。
方法に関し、特に高周波性能に優れた化合物半導体を用
いたショットキーゲート電解効果トランジスタの製造方
法に関する。
【０００２】
【従来の技術】高周波性能に優れた半導体装置例えば、
ＧａＡｓに代表されるＩＩＩ−Ｖ族化合物半導体を用い
たショットキーゲート電界効果トランジスタ（ＦＥＴ）
は、衛星放送、衛星通信、移動体通信やマイクロ波基幹
通信に広く使われており、その性能向上が要求されてい
る。
ＧａＡｓに代表されるＩＩＩ−Ｖ族化合物半導体を用い
たショットキーゲート電界効果トランジスタ（ＦＥＴ）
は、衛星放送、衛星通信、移動体通信やマイクロ波基幹
通信に広く使われており、その性能向上が要求されてい
る。
【０００３】特開平７−１０６３４４号公報に開示され
た従来例のＴ型ゲート電極を有するＨＪＦＥＴの構造を
図６に示す。
た従来例のＴ型ゲート電極を有するＨＪＦＥＴの構造を
図６に示す。
【０００４】図６（ａ）に示すように、ＧａＡｓ基板の
ｎ型ＧａＡｓ層１０１上に厚さ３０ｎｍのＳｉＯ2膜１
０２、厚さ５０ｎｍのＳｉＮ膜１０３、厚さ４００ｎｍ
のＳｉＯ2膜１０４を順次堆積して形成する。
ｎ型ＧａＡｓ層１０１上に厚さ３０ｎｍのＳｉＯ2膜１
０２、厚さ５０ｎｍのＳｉＮ膜１０３、厚さ４００ｎｍ
のＳｉＯ2膜１０４を順次堆積して形成する。
【０００５】次に図６（ｂ）に示すように、ゲート電極
形成領域上のＳｉＯ2膜１０４およびＳｉＮ膜１０３の
上部をＲＩＥ法により選択的に順次エッチングしてＳｉ
Ｎ膜１０３の中域まで開口部１０５を形成する。
形成領域上のＳｉＯ2膜１０４およびＳｉＮ膜１０３の
上部をＲＩＥ法により選択的に順次エッチングしてＳｉ
Ｎ膜１０３の中域まで開口部１０５を形成する。
【０００６】次に図６（ｃ）に示すように、開口部１０
５を含む表面にＳｉＮ膜１０６を５０ｎｍの厚さに堆積
する。次に図６（ｄ）に示すように、全面をＲＩＥでエ
ッチングし、開口部１０５の側面にＳｉＮ膜を残して側
壁スペーサを形成し、底部のＳｉＮ膜１０６，１０３お
よびＳｉＯ2膜１０２を除去して、ｎ型ＧａＡｓ層１０
１の表面を露出させる。
５を含む表面にＳｉＮ膜１０６を５０ｎｍの厚さに堆積
する。次に図６（ｄ）に示すように、全面をＲＩＥでエ
ッチングし、開口部１０５の側面にＳｉＮ膜を残して側
壁スペーサを形成し、底部のＳｉＮ膜１０６，１０３お
よびＳｉＯ2膜１０２を除去して、ｎ型ＧａＡｓ層１０
１の表面を露出させる。
【０００７】次に図６（ｅ）に示すように、開口部１０
５を含む表面にＷＳｉ膜等からなりｎ型ＧａＡｓ層１０
１とショットキー接合を形成する導電膜を堆積した後、
パターンニングして側壁スペーサによりゲート長Ｌｇを
小さくした断面形状がＴ型を有するゲート電極１０７を
形成する。
５を含む表面にＷＳｉ膜等からなりｎ型ＧａＡｓ層１０
１とショットキー接合を形成する導電膜を堆積した後、
パターンニングして側壁スペーサによりゲート長Ｌｇを
小さくした断面形状がＴ型を有するゲート電極１０７を
形成する。
【０００８】次に図６（ｆ）に示すように、ＳｉＮ膜１
０３，１０６をエッチングストッパーとしてＳｉＯ2膜
１０４をウェットエッチングで除去する。
０３，１０６をエッチングストッパーとしてＳｉＯ2膜
１０４をウェットエッチングで除去する。
【０００９】次に図６（ｇ）に示すように、ゲート電極
１０７を含む表面にＳｉＮ膜１０８を１００ｎｍの厚さ
に堆積する。
１０７を含む表面にＳｉＮ膜１０８を１００ｎｍの厚さ
に堆積する。
【００１０】以上のように特開平７−１０６３４４号公
報に開示された従来例では、活性層の表面をエッチング
液に晒すことなくゲート電極庇下の絶縁膜を除去して、
Ｃｇｄ，Ｃｇｓを低減したゲート長の小さいゲート電極
を形成していた。
報に開示された従来例では、活性層の表面をエッチング
液に晒すことなくゲート電極庇下の絶縁膜を除去して、
Ｃｇｄ，Ｃｇｓを低減したゲート長の小さいゲート電極
を形成していた。
【００１１】
【発明が解決しようとする課題】しかしながら、特開平
７−１０６３４４号公報に開示された図６の従来例で
は、リセスを形成する場合が考慮されておらず、リセス
が無いために寄生抵抗が大きく、十分な性能を得ること
ができないという問題があった。
７−１０６３４４号公報に開示された図６の従来例で
は、リセスを形成する場合が考慮されておらず、リセス
が無いために寄生抵抗が大きく、十分な性能を得ること
ができないという問題があった。
【００１２】本発明の目的は、Ｔ型ゲートを有する半導
体装置に関し、リセスを作製し、そのリセス内にゲート
長の小さいゲートを形成し、ゲートの支柱部に支柱ささ
えを形成し、かつリセス表面を保護することで、ゲート
はがれの改善と結晶表面の汚染をなくし、寄生抵抗を低
減して特性の向上とバラツキを低減する半導体装置の製
造方法を提供することにある。
体装置に関し、リセスを作製し、そのリセス内にゲート
長の小さいゲートを形成し、ゲートの支柱部に支柱ささ
えを形成し、かつリセス表面を保護することで、ゲート
はがれの改善と結晶表面の汚染をなくし、寄生抵抗を低
減して特性の向上とバラツキを低減する半導体装置の製
造方法を提供することにある。
【００１３】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置の製造方法は、Ｔ型ゲート
電極およびリセス構造を有する半導体装置の製造方法で
あって、半導体基板上の少なくともドレイン／ソース電
極を形成する結晶上に、第１の絶縁膜、第２の絶縁膜、
第３の絶縁膜を形成する工程と、前記第１の絶縁膜，第
２の絶縁膜及び第３の絶縁膜の所望の領域をエッチング
して第１の開口部を形成する工程と、前記第１の開口部
から半導体結晶をエッチングし、リセス構造を形成する
工程と、前記第１の開口部側面に第４の絶縁膜からなる
側壁を形成する工程と、前記第４の絶縁膜に開口した第
２の開口部にゲートメタルを付着させる工程とを有する
ものである。
め、本発明に係る半導体装置の製造方法は、Ｔ型ゲート
電極およびリセス構造を有する半導体装置の製造方法で
あって、半導体基板上の少なくともドレイン／ソース電
極を形成する結晶上に、第１の絶縁膜、第２の絶縁膜、
第３の絶縁膜を形成する工程と、前記第１の絶縁膜，第
２の絶縁膜及び第３の絶縁膜の所望の領域をエッチング
して第１の開口部を形成する工程と、前記第１の開口部
から半導体結晶をエッチングし、リセス構造を形成する
工程と、前記第１の開口部側面に第４の絶縁膜からなる
側壁を形成する工程と、前記第４の絶縁膜に開口した第
２の開口部にゲートメタルを付着させる工程とを有する
ものである。
【００１４】また、ゲート電極を形成した後に前記第３
の絶縁膜を除去し、前記第２の絶縁膜を露出する工程
と、前記第２の絶縁膜を選択的に除去し、前記リセス構
造上に前記第１の絶縁膜と前記第４の絶縁膜を残す工程
とを有するものである。
の絶縁膜を除去し、前記第２の絶縁膜を露出する工程
と、前記第２の絶縁膜を選択的に除去し、前記リセス構
造上に前記第１の絶縁膜と前記第４の絶縁膜を残す工程
とを有するものである。
【００１５】また、前記第１の絶縁膜，第３の絶縁膜，
第４の絶縁膜は、前記第２の絶縁膜とエッチングレート
が異なるものである。
第４の絶縁膜は、前記第２の絶縁膜とエッチングレート
が異なるものである。
【００１６】また、前記第２の絶縁膜は、ＳｉＯ2膜の
誘電率より小さい低誘電率有機膜である。
誘電率より小さい低誘電率有機膜である。
【００１７】
【００１８】また本発明の半導体装置の製造方法は、Ｔ
型ゲート電極およびリセス構造を有する半導体装置の製
造方法であって、半導体基板上の少なくともドレイン／
ソース電極を形成する結晶上に、第１の絶縁膜を形成す
る工程と、前記第１の絶縁膜の所望の領域をエッチング
して第１の開口部を形成する工程と、前記第１の開口部
から半導体結晶をエッチングし、リセス構造を形成する
工程と、前記第１の開口部側面に第２の絶縁膜と第３の
絶縁膜からなる側壁を形成する工程と、前記第２の絶縁
膜及び第３の絶縁膜で形成された側壁の内側に開口した
第２の開口部にゲートメタルを付着させ、ゲート電極を
形成する工程と、前記第１の絶縁膜を選択的に除去し、
前記第３の絶縁膜と前記第４の絶縁膜で形成された側壁
を露出する工程と、前記第３の絶縁膜の側壁部を除去
し、前記第４の絶縁膜を選択的に除去し、前記リセス構
造の表面に第３の絶縁膜を残す工程とを有するものであ
る。
型ゲート電極およびリセス構造を有する半導体装置の製
造方法であって、半導体基板上の少なくともドレイン／
ソース電極を形成する結晶上に、第１の絶縁膜を形成す
る工程と、前記第１の絶縁膜の所望の領域をエッチング
して第１の開口部を形成する工程と、前記第１の開口部
から半導体結晶をエッチングし、リセス構造を形成する
工程と、前記第１の開口部側面に第２の絶縁膜と第３の
絶縁膜からなる側壁を形成する工程と、前記第２の絶縁
膜及び第３の絶縁膜で形成された側壁の内側に開口した
第２の開口部にゲートメタルを付着させ、ゲート電極を
形成する工程と、前記第１の絶縁膜を選択的に除去し、
前記第３の絶縁膜と前記第４の絶縁膜で形成された側壁
を露出する工程と、前記第３の絶縁膜の側壁部を除去
し、前記第４の絶縁膜を選択的に除去し、前記リセス構
造の表面に第３の絶縁膜を残す工程とを有するものであ
る。
【００１９】また、本発明の半導体装置の製造方法は、
半導体基板上にエピタキシャル結晶を成長し、該エピタ
キシャル結晶上に、第１の絶縁膜を形成する工程と、前
記第１の絶縁膜の所望の領域をエッチングして第１の開
口部を形成する工程と、前記第１の開口部から前記エピ
タキシャル結晶をエッチングし、リセス構造を形成する
工程と、前記第１の開口部側面に第２の絶縁膜からなる
側壁を形成する工程と、前記第２の絶縁膜を開口した第
２の開口部にゲートメタルを付着させゲート電極を形成
する工程と、前記エピタキシャル結晶を所望の厚さまで
除去し、前記第１の絶縁膜で形成された側壁を残す工程
とを有するものである。
半導体基板上にエピタキシャル結晶を成長し、該エピタ
キシャル結晶上に、第１の絶縁膜を形成する工程と、前
記第１の絶縁膜の所望の領域をエッチングして第１の開
口部を形成する工程と、前記第１の開口部から前記エピ
タキシャル結晶をエッチングし、リセス構造を形成する
工程と、前記第１の開口部側面に第２の絶縁膜からなる
側壁を形成する工程と、前記第２の絶縁膜を開口した第
２の開口部にゲートメタルを付着させゲート電極を形成
する工程と、前記エピタキシャル結晶を所望の厚さまで
除去し、前記第１の絶縁膜で形成された側壁を残す工程
とを有するものである。
【００２０】また、前記半導体基板上に形成されるエピ
タキシャル結晶構造は、活性層上にストッパー層を有す
るものである。
タキシャル結晶構造は、活性層上にストッパー層を有す
るものである。
【００２１】本発明によれば、リセス内にＴ型ゲート電
極を形成する電界効果型トランジスタにおいて、ゲート
電極庇下の容量を低減するためにリセス内に形成された
ゲート電極庇下の絶縁膜または、結晶を除去する際、ゲ
ート電極の底部、およびリセス表面がエッチングされる
のを防止するため、ゲート電極の底部、及びリセス表面
に絶縁膜を選択的に残す。
極を形成する電界効果型トランジスタにおいて、ゲート
電極庇下の容量を低減するためにリセス内に形成された
ゲート電極庇下の絶縁膜または、結晶を除去する際、ゲ
ート電極の底部、およびリセス表面がエッチングされる
のを防止するため、ゲート電極の底部、及びリセス表面
に絶縁膜を選択的に残す。
【００２２】本発明によれば、絶縁膜または結晶のエッ
チングレートの差を利用して選択的にリセス内のゲート
電極の支柱部とリセス表面に絶縁膜を残してゲート電極
部を保護しているため、ゲートはがれが改善され、かつ
リセスの結晶表面の汚染がなくなり、特性バラツキが低
減し、また、リセスを形成しているために寄生抵抗が低
減されて特性が向上する。
チングレートの差を利用して選択的にリセス内のゲート
電極の支柱部とリセス表面に絶縁膜を残してゲート電極
部を保護しているため、ゲートはがれが改善され、かつ
リセスの結晶表面の汚染がなくなり、特性バラツキが低
減し、また、リセスを形成しているために寄生抵抗が低
減されて特性が向上する。
【００２３】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００２４】（実施形態１）図１は、本発明の実施形態
１に係る半導体装置の製造方法を工程順に示す断面図で
ある。まず図１（ａ）に示すように、ＧａＡｓ基板１上
にアンドープＧａＡｓ層２をエピタキシャル結晶成長
し、次にアンドープＩｎＧａＡｓ層３を形成する。さら
にｎ型ＡｌＧａＡｓ層４とｎ型ＧａＡｓ層５とを順次形
成する。
１に係る半導体装置の製造方法を工程順に示す断面図で
ある。まず図１（ａ）に示すように、ＧａＡｓ基板１上
にアンドープＧａＡｓ層２をエピタキシャル結晶成長
し、次にアンドープＩｎＧａＡｓ層３を形成する。さら
にｎ型ＡｌＧａＡｓ層４とｎ型ＧａＡｓ層５とを順次形
成する。
【００２５】次に図１（ｂ）に示すように、ｎ型ＧａＡ
ｓ層５上に第１の絶縁膜としてＳｉＮ膜６と、第２の絶
縁膜としてＳｉＯ2膜７と、第３の絶縁膜としてＳｉＮ
膜８を形成させ、その後、周知のフォトレジスト法によ
りゲート電極に対応する部分にフォトレジスト９をマス
クとして第１の開口部を形成する。
ｓ層５上に第１の絶縁膜としてＳｉＮ膜６と、第２の絶
縁膜としてＳｉＯ2膜７と、第３の絶縁膜としてＳｉＮ
膜８を形成させ、その後、周知のフォトレジスト法によ
りゲート電極に対応する部分にフォトレジスト９をマス
クとして第１の開口部を形成する。
【００２６】次に図１（ｃ）に示すように、ドライエッ
チング法により第１の開口部から第１の絶縁膜６、第２
の絶縁膜７、第３の絶縁膜８をエッチングして除去し、
その後、フォトレジスト９を除去する。
チング法により第１の開口部から第１の絶縁膜６、第２
の絶縁膜７、第３の絶縁膜８をエッチングして除去し、
その後、フォトレジスト９を除去する。
【００２７】次に図１（ｄ）に示すように、ｎ型ＧａＡ
ｓ層５上に設けた３層の絶縁膜６，７，８をマスクにし
てｎ型ＧａＡｓ層５をエッチングし、下層のｎ型ＡｌＧ
ａＡｓ層４にリセスを形成する。
ｓ層５上に設けた３層の絶縁膜６，７，８をマスクにし
てｎ型ＧａＡｓ層５をエッチングし、下層のｎ型ＡｌＧ
ａＡｓ層４にリセスを形成する。
【００２８】次に図１（ｅ）に示すように、基板全面に
第４の絶縁膜（ＳｉＮ）１０を成膜し、その後、図１
（ｆ）に示すように、第４の絶縁膜１０をドライエッチ
ング法によりエッチングして側壁を形成する。
第４の絶縁膜（ＳｉＮ）１０を成膜し、その後、図１
（ｆ）に示すように、第４の絶縁膜１０をドライエッチ
ング法によりエッチングして側壁を形成する。
【００２９】図１（ｆ）に示す状態では、第４の絶縁膜
１０は３層の絶縁膜６，７，８によって形成された第１
の開口部の側壁に支柱ささえ１１を残してすべて除去さ
れ、第１の開口部は、０．１μｍまで縮小される。
１０は３層の絶縁膜６，７，８によって形成された第１
の開口部の側壁に支柱ささえ１１を残してすべて除去さ
れ、第１の開口部は、０．１μｍまで縮小される。
【００３０】次に図１（ｇ）に示すように、ゲート電極
としてＷＳｉ／Ｔｉ／Ａｕをスパッタし、フォトレジス
ト法によりゲート電極頭部の大きさにフォトレジスト１
２を残す。さらに図１（ｈ）に示すように、ゲート電極
頭部以外のゲート金属と第３の絶縁膜（ＳｉＮ）８をド
ライエッチングにて除去し、その後、フォトレジスト１
２を除去し、ゲート電極１３を形成する。
としてＷＳｉ／Ｔｉ／Ａｕをスパッタし、フォトレジス
ト法によりゲート電極頭部の大きさにフォトレジスト１
２を残す。さらに図１（ｈ）に示すように、ゲート電極
頭部以外のゲート金属と第３の絶縁膜（ＳｉＮ）８をド
ライエッチングにて除去し、その後、フォトレジスト１
２を除去し、ゲート電極１３を形成する。
【００３１】引き続いて図１（ｉ）に示すように、Ｓｉ
Ｏ2とＳｉＮのエッチングの選択性を利用して、フッ酸
にて第２の絶縁膜（ＳｉＯ2）７を選択除去し、第１の
絶縁膜（ＳｉＮ）６とゲート電極庇下の第３の絶縁膜
（ＳｉＮ）８とゲート電極支柱部の支柱ささえ１１とし
て第４の絶縁膜（ＳｉＮ）１０を残す。
Ｏ2とＳｉＮのエッチングの選択性を利用して、フッ酸
にて第２の絶縁膜（ＳｉＯ2）７を選択除去し、第１の
絶縁膜（ＳｉＮ）６とゲート電極庇下の第３の絶縁膜
（ＳｉＮ）８とゲート電極支柱部の支柱ささえ１１とし
て第４の絶縁膜（ＳｉＮ）１０を残す。
【００３２】これによって、ゲート電極の支柱ささえが
形成され、リセス表面も保護される。また、ｎ型ＧａＡ
ｓ層５の結晶表面、ゲート電極庇部もＳｉＮ膜で保護さ
れる。最後に、ソース電極１４、ドレイン電極１５とし
てＡｕＧｅＮｉを蒸着してＦＥＴを完成する。
形成され、リセス表面も保護される。また、ｎ型ＧａＡ
ｓ層５の結晶表面、ゲート電極庇部もＳｉＮ膜で保護さ
れる。最後に、ソース電極１４、ドレイン電極１５とし
てＡｕＧｅＮｉを蒸着してＦＥＴを完成する。
【００３３】以上のように本発明の実施形態１によれ
ば、リセス内にＴ型ゲート電極を形成する電界効果型ト
ランジスタにおいて、ゲート電極庇下の容量を低減する
ためにリセス内に形成されたゲート電極庇下の絶縁膜ま
たは、結晶を除去する際、ゲート電極の底部、およびリ
セス表面がエッチングされるのを防止するため、ゲート
電極の底部、及びリセス表面に絶縁膜を選択的に残す。
ば、リセス内にＴ型ゲート電極を形成する電界効果型ト
ランジスタにおいて、ゲート電極庇下の容量を低減する
ためにリセス内に形成されたゲート電極庇下の絶縁膜ま
たは、結晶を除去する際、ゲート電極の底部、およびリ
セス表面がエッチングされるのを防止するため、ゲート
電極の底部、及びリセス表面に絶縁膜を選択的に残す。
【００３４】したがって本発明によれば、絶縁膜または
結晶のエッチングレートの差を利用して選択的にリセス
内のゲート電極の支柱部とリセス表面に絶縁膜を残して
ゲート電極部を保護しているため、ゲートはがれが改善
され、かつリセスの結晶表面の汚染がなくなり、特性バ
ラツキが低減し、また、リセスを形成しているために寄
生抵抗が低減されて特性が向上する。
結晶のエッチングレートの差を利用して選択的にリセス
内のゲート電極の支柱部とリセス表面に絶縁膜を残して
ゲート電極部を保護しているため、ゲートはがれが改善
され、かつリセスの結晶表面の汚染がなくなり、特性バ
ラツキが低減し、また、リセスを形成しているために寄
生抵抗が低減されて特性が向上する。
【００３５】（実施形態２）図２は、本発明の実施形態
２を工程順に示す断面図である。
２を工程順に示す断面図である。
【００３６】図２に示す本発明の実施形態２では、実施
形態１における絶縁膜の１つを低誘電率有機膜（例え
ば、フッ化ポリアリルエーテル、ベンゾシクロブテン
（ＢＣＢ）等）からなる構造をもつようにしたものであ
る。
形態１における絶縁膜の１つを低誘電率有機膜（例え
ば、フッ化ポリアリルエーテル、ベンゾシクロブテン
（ＢＣＢ）等）からなる構造をもつようにしたものであ
る。
【００３７】まず図２（ａ）に示すように、ＧａＡｓ基
板２１上にアンドープＧａＡｓ層２２をエピタキシャル
結晶成長し、次にアンドープＩｎＧａＡｓ層２３を形成
する。さらにｎ型ＡｌＧａＡｓ層２４とｎ型ＧａＡｓ層
２５を形成する。
板２１上にアンドープＧａＡｓ層２２をエピタキシャル
結晶成長し、次にアンドープＩｎＧａＡｓ層２３を形成
する。さらにｎ型ＡｌＧａＡｓ層２４とｎ型ＧａＡｓ層
２５を形成する。
【００３８】次に図２（ｂ）に示すように、ｎ型ＧａＡ
ｓ層２５上に第１の絶縁膜（ＳｉＮ膜）２６と、第２の
絶縁膜（低誘電率有機膜）２７と、第３の絶縁膜（Ｓｉ
Ｎ膜）２８を形成させ、その後、周知のフォトレジスト
法によりゲート電極に対応する部分にフォトレジスト２
９をマスクとして第１の開口部を形成する。
ｓ層２５上に第１の絶縁膜（ＳｉＮ膜）２６と、第２の
絶縁膜（低誘電率有機膜）２７と、第３の絶縁膜（Ｓｉ
Ｎ膜）２８を形成させ、その後、周知のフォトレジスト
法によりゲート電極に対応する部分にフォトレジスト２
９をマスクとして第１の開口部を形成する。
【００３９】次に図２（ｃ）に示すように、ドライエッ
チング法により第１の開口部から第１の絶縁膜２６、第
２の絶縁膜２７、第３の絶縁膜２８をエッチングして除
去し、その後、フォトレジスト２９を除去する。
チング法により第１の開口部から第１の絶縁膜２６、第
２の絶縁膜２７、第３の絶縁膜２８をエッチングして除
去し、その後、フォトレジスト２９を除去する。
【００４０】次に図２（ｄ）に示すように、ｎ型ＧａＡ
ｓ層２５上に設けた３層の絶縁膜２６，２７，２８をマ
スクにしてｎ型ＧａＡｓ層２５をエッチングし、下層の
ｎ型ＡｌＧａＡｓ層２４にリセスを形成する。
ｓ層２５上に設けた３層の絶縁膜２６，２７，２８をマ
スクにしてｎ型ＧａＡｓ層２５をエッチングし、下層の
ｎ型ＡｌＧａＡｓ層２４にリセスを形成する。
【００４１】次に図２（ｅ）に示すように、基板全面に
第２の絶縁膜（ＳｉＮ）３０を成膜し、その後、図２
（ｆ）に示すように、第４の絶縁膜（ＳｉＮ）３０をド
ライエッチング法によりエッチングして側壁を形成す
る。
第２の絶縁膜（ＳｉＮ）３０を成膜し、その後、図２
（ｆ）に示すように、第４の絶縁膜（ＳｉＮ）３０をド
ライエッチング法によりエッチングして側壁を形成す
る。
【００４２】図２（ｆ）に示す状態では、第４の絶縁膜
（ＳｉＮ）３０は３層の絶縁膜２６，２７，２８によっ
て形成された第１の開口部の側面に形成された支柱ささ
え３１を残してすべて除去され、第１の開口部は０．１
μｍまで縮小される。
（ＳｉＮ）３０は３層の絶縁膜２６，２７，２８によっ
て形成された第１の開口部の側面に形成された支柱ささ
え３１を残してすべて除去され、第１の開口部は０．１
μｍまで縮小される。
【００４３】次に図２（ｇ）に示すように、ゲート電極
としてＷＳｉ／Ｔｉ／Ａｕをスパッタし、フォトレジス
ト法によりゲート電極頭部の大きさにフォトレジスト３
２を残す。その後、図１（ｈ）に示すように、ゲート電
極頭部以外のゲート金属をドライエッチングにて除去
し、フォトレジスト３２を除去することにより、ゲート
電極３３を形成する。
としてＷＳｉ／Ｔｉ／Ａｕをスパッタし、フォトレジス
ト法によりゲート電極頭部の大きさにフォトレジスト３
２を残す。その後、図１（ｈ）に示すように、ゲート電
極頭部以外のゲート金属をドライエッチングにて除去
し、フォトレジスト３２を除去することにより、ゲート
電極３３を形成する。
【００４４】これによって、リセス表面、ｎ型ＧａＡｓ
層２５の結晶表面、ゲート支柱部、ゲート電極庇部もＳ
ｉＮ膜で保護される。
層２５の結晶表面、ゲート支柱部、ゲート電極庇部もＳ
ｉＮ膜で保護される。
【００４５】最後に図２（ｉ）に示すように、ソース電
極３４、ドレイン電極３５としてＡｕＧｅＮｉを蒸着し
てＦＥＴを完成する。
極３４、ドレイン電極３５としてＡｕＧｅＮｉを蒸着し
てＦＥＴを完成する。
【００４６】本発明の実施形態２によっても、実施形態
１と同様な効果が得られる。
１と同様な効果が得られる。
【００４７】（実施形態３）図３は、本発明の実施形態
３を工程順に示す断面図である。
３を工程順に示す断面図である。
【００４８】まず図３（ａ）に示すように、ＧａＡｓ基
板４１上にアンドープＧａＡｓ層４２をエピタキシャル
結晶成長し、次にアンドープＩｎＧａＡｓ層４３を形成
する。さらにｎ型ＡｌＧａＡｓ層４４とｎ型ＧａＡｓ層
５５を形成する。
板４１上にアンドープＧａＡｓ層４２をエピタキシャル
結晶成長し、次にアンドープＩｎＧａＡｓ層４３を形成
する。さらにｎ型ＡｌＧａＡｓ層４４とｎ型ＧａＡｓ層
５５を形成する。
【００４９】次に図３（ｂ）に示すように、ｎ型ＧａＡ
ｓ層４５上に第１の絶縁膜としてＳｉＮ膜４６と、第２
の絶縁膜としてＳｉＯ２膜４７を成膜させ、その後、周
知のフォトレジスト法によりゲート電極に対応する部分
にフォトレジスト４８をマスクとして第１の開口部を形
成する。
ｓ層４５上に第１の絶縁膜としてＳｉＮ膜４６と、第２
の絶縁膜としてＳｉＯ２膜４７を成膜させ、その後、周
知のフォトレジスト法によりゲート電極に対応する部分
にフォトレジスト４８をマスクとして第１の開口部を形
成する。
【００５０】その後、図３（ｃ）に示すように、ドライ
エッチング法により第１の開口部から第１の絶縁膜４
６、第２の絶縁膜４７をエッチングして除去し、その
後、フォトレジスト４８を除去する。
エッチング法により第１の開口部から第１の絶縁膜４
６、第２の絶縁膜４７をエッチングして除去し、その
後、フォトレジスト４８を除去する。
【００５１】次に図３（ｄ）に示すように、ｎ型ＧａＡ
ｓ層４５上に設けた２層の絶縁膜４６，４７をマスクに
してｎ型ＧａＡｓ層４５をエッチングし、下層のｎ型Ａ
ｌＧａＡｓ層４４にリセスを形成する。
ｓ層４５上に設けた２層の絶縁膜４６，４７をマスクに
してｎ型ＧａＡｓ層４５をエッチングし、下層のｎ型Ａ
ｌＧａＡｓ層４４にリセスを形成する。
【００５２】次に図３（ｅ）に示すように、第３の絶縁
膜（ＳｉＮ）４９を３００ｎｍ成膜し、その後、図３
（ｆ）に示すように、第３の絶縁膜４９をドライエッチ
ング法によりエッチングし側壁を形成する。
膜（ＳｉＮ）４９を３００ｎｍ成膜し、その後、図３
（ｆ）に示すように、第３の絶縁膜４９をドライエッチ
ング法によりエッチングし側壁を形成する。
【００５３】図３（ｆ）に示す状態では、第３の絶縁膜
４９は２層の絶縁膜４６，４７によって形成された第１
の開口部の側面に形成された支柱ささえ５０を残して全
て除去され、第１の開口部は０．１μｍまで縮小され
る。
４９は２層の絶縁膜４６，４７によって形成された第１
の開口部の側面に形成された支柱ささえ５０を残して全
て除去され、第１の開口部は０．１μｍまで縮小され
る。
【００５４】次に図３（ｇ）に示すように、ゲート電極
としてＷＳｉ／Ｔｉ／Ａｕをスパッタし、フォトレジス
ト法によりゲート電極頭部の大きさにフォトレジスト５
１を残す。その後、図３（ｈ）に示すように、ゲート電
極頭部以外のゲート金属をドライエッチングにて除去
し、フォトレジスト５１を除去してゲート電極５２を形
成する。
としてＷＳｉ／Ｔｉ／Ａｕをスパッタし、フォトレジス
ト法によりゲート電極頭部の大きさにフォトレジスト５
１を残す。その後、図３（ｈ）に示すように、ゲート電
極頭部以外のゲート金属をドライエッチングにて除去
し、フォトレジスト５１を除去してゲート電極５２を形
成する。
【００５５】引続いて図３（ｉ）に示すように、ＳｉＯ
2とＳｉＮのエッチングの選択性を利用して、フッ酸に
て第２の絶縁膜（ＳｉＯ2）４７を選択除去し、第１の
絶縁膜（ＳｉＮ）４６を残す。
2とＳｉＮのエッチングの選択性を利用して、フッ酸に
て第２の絶縁膜（ＳｉＯ2）４７を選択除去し、第１の
絶縁膜（ＳｉＮ）４６を残す。
【００５６】これによって、ゲート電極の支柱ささえ５
０が形成され、リセス表面、ｎ型ＧａＡｓ層も保護され
る。
０が形成され、リセス表面、ｎ型ＧａＡｓ層も保護され
る。
【００５７】最後に、ソース電極５３、ドレイン電極５
４としてＡｕＧｅＮｉを蒸着してＦＥＴを完成する。
４としてＡｕＧｅＮｉを蒸着してＦＥＴを完成する。
【００５８】（実施形態４）図４は、本発明の実施形態
４を工程順に示す断面図である。
４を工程順に示す断面図である。
【００５９】まず図４（ａ）に示すように、ＧａＡｓ基
板６１上にアンドープＧａＡｓ層６２をエピタキシャル
結晶成長し、次にアンドープＩｎＧａＡｓ層６３を形成
する。さらにｎ型ＡｌＧａＡｓ層６４とｎ型ＧａＡｓ層
６５を形成する。
板６１上にアンドープＧａＡｓ層６２をエピタキシャル
結晶成長し、次にアンドープＩｎＧａＡｓ層６３を形成
する。さらにｎ型ＡｌＧａＡｓ層６４とｎ型ＧａＡｓ層
６５を形成する。
【００６０】次に図４（ｂ）に示すように、ｎ型ＧａＡ
ｓ層６５上に第１の絶縁膜としてＳｉＯ２膜６６を成膜
させ、その後、周知のフォトレジスト法によりゲート電
極に対応する部分にフォトレジスト６７をマスクとして
第１の開口部を形成する。
ｓ層６５上に第１の絶縁膜としてＳｉＯ２膜６６を成膜
させ、その後、周知のフォトレジスト法によりゲート電
極に対応する部分にフォトレジスト６７をマスクとして
第１の開口部を形成する。
【００６１】その後、図４（ｃ）に示すように、ドライ
エッチング法により第１の開口部から第１の絶縁膜６６
をエッチングして除去し、その後、フォトレジスト６７
を除去する。
エッチング法により第１の開口部から第１の絶縁膜６６
をエッチングして除去し、その後、フォトレジスト６７
を除去する。
【００６２】次に図４（ｄ）に示すように、ｎ型ＧａＡ
ｓ層６５上に設けた第１の絶縁膜６６をマスクにしてｎ
型ＧａＡｓ層６５をエッチングし、ｎ型ＡｌＧａＡｓ層
６４にリセスを形成する。
ｓ層６５上に設けた第１の絶縁膜６６をマスクにしてｎ
型ＧａＡｓ層６５をエッチングし、ｎ型ＡｌＧａＡｓ層
６４にリセスを形成する。
【００６３】次に図４（ｅ）に示すように、第２の絶縁
膜（ＳｉＮ）６８と、第３の絶縁膜（ＳｉＯ2）６９を
成膜し、その後、図４（ｆ）に示すように、第２の絶縁
膜（ＳｉＯ）６８と第３の絶縁膜（ＳｉＯ2）６９をド
ライエッチング法によりエッチングして側壁を形成す
る。
膜（ＳｉＮ）６８と、第３の絶縁膜（ＳｉＯ2）６９を
成膜し、その後、図４（ｆ）に示すように、第２の絶縁
膜（ＳｉＯ）６８と第３の絶縁膜（ＳｉＯ2）６９をド
ライエッチング法によりエッチングして側壁を形成す
る。
【００６４】図４（ｆ）に示す状態では、第２の絶縁膜
（ＳｉＮ）６８と第３の絶縁膜（ＳｉＮ2）６９は、第
１の絶縁膜６６によって形成された開口部の側面に形成
された側壁を残して全て除去される。このときの開口部
は、０．１μｍまで縮小される。
（ＳｉＮ）６８と第３の絶縁膜（ＳｉＮ2）６９は、第
１の絶縁膜６６によって形成された開口部の側面に形成
された側壁を残して全て除去される。このときの開口部
は、０．１μｍまで縮小される。
【００６５】次に図４（ｇ）に示すように、ゲート電極
としてＷＳｉ／Ｔｉ／Ａｕをスパッタし、フォトレジス
ト法によりゲート電極頭部の大きさにフォトレジスト７
１を残す。その後、図４（ｈ）に示すように、ゲート電
極頭部以外のゲート金属をドライエッチングにて除去
し、フォトレジスト７１を除去し、ゲート電極７２を形
成する。
としてＷＳｉ／Ｔｉ／Ａｕをスパッタし、フォトレジス
ト法によりゲート電極頭部の大きさにフォトレジスト７
１を残す。その後、図４（ｈ）に示すように、ゲート電
極頭部以外のゲート金属をドライエッチングにて除去
し、フォトレジスト７１を除去し、ゲート電極７２を形
成する。
【００６６】引続いて図４（ｉ）に示すように、エッチ
ングの選択性を利用して、フッ酸にて第１の絶縁膜（Ｓ
ｉＯ2）６６を選択的に除去し、第２の絶縁膜（Ｓｉ
Ｎ）６８と第３の絶縁膜（ＳｉＯ2）６９を残す。
ングの選択性を利用して、フッ酸にて第１の絶縁膜（Ｓ
ｉＯ2）６６を選択的に除去し、第２の絶縁膜（Ｓｉ
Ｎ）６８と第３の絶縁膜（ＳｉＯ2）６９を残す。
【００６７】次に図４（ｊ）に示すように、ドライエッ
チによって側壁の外側の第２の絶縁膜（ＳｉＮ）６８を
エッチングにより除去し、続いて第３の絶縁膜（ＳｉＯ
2）６９をフッ酸にて選択的に除去し、リセス部に第２
の絶縁膜（ＳｉＮ）６８を残す。これによって、ゲート
電極の支柱ささえ７０を形成し、リセス表面も保護す
る。
チによって側壁の外側の第２の絶縁膜（ＳｉＮ）６８を
エッチングにより除去し、続いて第３の絶縁膜（ＳｉＯ
2）６９をフッ酸にて選択的に除去し、リセス部に第２
の絶縁膜（ＳｉＮ）６８を残す。これによって、ゲート
電極の支柱ささえ７０を形成し、リセス表面も保護す
る。
【００６８】最後にソース電極７３、ドレイン電極７４
としてＡｕＧｅＮｉを蒸着してＦＥＴを完成する。
としてＡｕＧｅＮｉを蒸着してＦＥＴを完成する。
【００６９】（実施形態５）図５は、本発明の実施形態
５を工程順に示す断面図である。
５を工程順に示す断面図である。
【００７０】まず図５（ａ）に示すように、バッファー
層となる半絶縁性ＧａＡｓ層８１上に、電子供給層とな
るｎ−ＡｌＧａＡｓ層８２、キャップ層となるｎ−Ｇａ
Ａｓ層８３、半絶縁性ＧａＡｓ層８４をそれぞれエピタ
キシャル成長させる。
層となる半絶縁性ＧａＡｓ層８１上に、電子供給層とな
るｎ−ＡｌＧａＡｓ層８２、キャップ層となるｎ−Ｇａ
Ａｓ層８３、半絶縁性ＧａＡｓ層８４をそれぞれエピタ
キシャル成長させる。
【００７１】次に、周知のフォトレジスト法を用いてフ
ォトレジストパターン８５を形成する。次にドライエッ
チングを行い、開口部８６を形成する。このとき開口部
８６は、ｎ−ＡｌＧａＡｓ層８２に達する深さまでエッ
チングする。
ォトレジストパターン８５を形成する。次にドライエッ
チングを行い、開口部８６を形成する。このとき開口部
８６は、ｎ−ＡｌＧａＡｓ層８２に達する深さまでエッ
チングする。
【００７２】次に図５（ｂ）に示すように、フォトレジ
ストパターン８５を除去した後、開口部８６を含む半絶
縁性ＧａＡｓ層８４上にＳｉＯ2膜８７を形成する。こ
のときの絶縁膜は、ＳｉＮ膜またはＳｉＯＮ膜を用いて
もよい。
ストパターン８５を除去した後、開口部８６を含む半絶
縁性ＧａＡｓ層８４上にＳｉＯ2膜８７を形成する。こ
のときの絶縁膜は、ＳｉＮ膜またはＳｉＯＮ膜を用いて
もよい。
【００７３】その後、図５（ｃ）に示すように、基板全
面をドライエッチングし、開口部８６の側壁にＳｉＯ2
膜を残し、支柱ささえ８８を形成する。
面をドライエッチングし、開口部８６の側壁にＳｉＯ2
膜を残し、支柱ささえ８８を形成する。
【００７４】次に図５（ｄ）に示すように、ゲートメタ
ル８９，９０をスパッタ法または蒸着法により順次積層
する。
ル８９，９０をスパッタ法または蒸着法により順次積層
する。
【００７５】次に図５（ｅ）に示すように、図示しない
フォトレジストをマスクに用いてエッチングすることに
より、ゲート電極９１を形成する。
フォトレジストをマスクに用いてエッチングすることに
より、ゲート電極９１を形成する。
【００７６】次にウェットエッチングによって半絶縁性
ＧａＡｓ層８４を除去することにより、キャップ層とな
るｎ−ＧａＡｓを露出させる。このとき、ｎ−ＧａＡｓ
層８３と半絶縁性ＧａＡｓ層８４との層間にエッチング
ストッパー層として例えばＡｌＡｓ層を成長させていた
場合、選択的にＧａＡｓ層４を除去することができる
（ＡｌＡｓは水洗浄により除去する）。
ＧａＡｓ層８４を除去することにより、キャップ層とな
るｎ−ＧａＡｓを露出させる。このとき、ｎ−ＧａＡｓ
層８３と半絶縁性ＧａＡｓ層８４との層間にエッチング
ストッパー層として例えばＡｌＡｓ層を成長させていた
場合、選択的にＧａＡｓ層４を除去することができる
（ＡｌＡｓは水洗浄により除去する）。
【００７７】次に図５（ｆ）に示すように、蒸着法また
はスパッタ法によってソース電極９２とドレイン電極９
３を選択的に形成し、半導体装置素子部を形成する。
はスパッタ法によってソース電極９２とドレイン電極９
３を選択的に形成し、半導体装置素子部を形成する。
【００７８】以上のように本発明の実施形態５において
形成されたゲート電極は、ゲート支柱部とリセス表面が
ＳｉＯ2膜で保護されているため、ゲートはがれがな
く、かつリセス表面の汚染もないことから、特性のバラ
ッキをなくすることができる。また、ゲート電極庇下の
ｉ−ＧａＡｓ層を除去しているため、ゲート容量を低減
することができるという利点を有する。
形成されたゲート電極は、ゲート支柱部とリセス表面が
ＳｉＯ2膜で保護されているため、ゲートはがれがな
く、かつリセス表面の汚染もないことから、特性のバラ
ッキをなくすることができる。また、ゲート電極庇下の
ｉ−ＧａＡｓ層を除去しているため、ゲート容量を低減
することができるという利点を有する。
【００７９】（実施例１）次に、本発明の実施形態の具
体例を実施例として説明する。
体例を実施例として説明する。
【００８０】まず図１（ａ）に示すように、ＧａＡｓ基
板１上に５００ｎｍ程度の厚さにアンドープアンドープ
ＧａＡｓ層２をエピタキシャル結晶成長し、次にアンド
ープＩｎＧａＡｓ層３を１５ｎｍ形成する。さらに２Ｅ
１０18ｃｍ-3程度にＮ型不純物をドーピングしたｎ型Ａ
ｌＧａＡｓ層４を５０ｎｍに、３Ｅ１０18ｃｍ-3程度に
Ｎ型不純物をドーピングしたｎ型ＡｌＧａＡｓ層５を１
００ｎｍに形成する。
板１上に５００ｎｍ程度の厚さにアンドープアンドープ
ＧａＡｓ層２をエピタキシャル結晶成長し、次にアンド
ープＩｎＧａＡｓ層３を１５ｎｍ形成する。さらに２Ｅ
１０18ｃｍ-3程度にＮ型不純物をドーピングしたｎ型Ａ
ｌＧａＡｓ層４を５０ｎｍに、３Ｅ１０18ｃｍ-3程度に
Ｎ型不純物をドーピングしたｎ型ＡｌＧａＡｓ層５を１
００ｎｍに形成する。
【００８１】次に図１（ｂ）に示すように、ｎ型ＧａＡ
ｓ層５上に第１の絶縁膜６としてプラズマＣＶＤ法によ
りＳｉＮ膜を１０ｎｍ、第２の絶縁膜７としてＬＰＣＶ
Ｄ法によってＳｉＯ2膜を３００ｎｍ、第３の絶縁膜８
としてプラズマＣＶＤ法によってＳｉＮ膜を１００ｎｍ
形成させ、その後、周知のフォトレジスト法によりゲー
ト電極に対応する部分に０．３μｍ幅のフォトレジスト
９をマスクとして第１の開口部を形成する。
ｓ層５上に第１の絶縁膜６としてプラズマＣＶＤ法によ
りＳｉＮ膜を１０ｎｍ、第２の絶縁膜７としてＬＰＣＶ
Ｄ法によってＳｉＯ2膜を３００ｎｍ、第３の絶縁膜８
としてプラズマＣＶＤ法によってＳｉＮ膜を１００ｎｍ
形成させ、その後、周知のフォトレジスト法によりゲー
ト電極に対応する部分に０．３μｍ幅のフォトレジスト
９をマスクとして第１の開口部を形成する。
【００８２】その後、図１（ｃ）に示すように、ドライ
エッチング法により第１の開口部から第１の絶縁膜（Ｓ
ｉＮ）６、第２の絶縁膜（ＳｉＯ2）７、第３の絶縁膜
（ＳｉＮ）８をエッチングして除去し、その後、フォト
レジスト９を除去する。
エッチング法により第１の開口部から第１の絶縁膜（Ｓ
ｉＮ）６、第２の絶縁膜（ＳｉＯ2）７、第３の絶縁膜
（ＳｉＮ）８をエッチングして除去し、その後、フォト
レジスト９を除去する。
【００８３】次に図１（ｄ）に示すように、ｎ型ＧａＡ
ｓ上に設けたの３層の絶縁膜６，７，８をマスクにして
ｎ型ＧａＡｓ層５をウェットエッチングし、下層のｎ型
ＡｌＧａＡｓ層４にリセスを形成する。
ｓ上に設けたの３層の絶縁膜６，７，８をマスクにして
ｎ型ＧａＡｓ層５をウェットエッチングし、下層のｎ型
ＡｌＧａＡｓ層４にリセスを形成する。
【００８４】次に図１（ｅ）に示すように、第４の絶縁
膜１０としてプラズマＣＶＤ法によってＳｉＮ膜を４０
０ｎｍ成膜し、その後、図１（ｆ）に示すように、第４
の絶縁膜１０（ＳｉＮ）をドライエッチング法によりエ
ッチングして第１の開口部に側壁を形成する。
膜１０としてプラズマＣＶＤ法によってＳｉＮ膜を４０
０ｎｍ成膜し、その後、図１（ｆ）に示すように、第４
の絶縁膜１０（ＳｉＮ）をドライエッチング法によりエ
ッチングして第１の開口部に側壁を形成する。
【００８５】図１（ｆ）に示す状態では、第４の絶縁膜
１０（ＳｉＮ）は３層の絶縁膜６，７，８によって形成
された第１の開口部の側面に支柱ささえ１１を残して全
て除去され、開口部は０．１μｍまで縮小される。
１０（ＳｉＮ）は３層の絶縁膜６，７，８によって形成
された第１の開口部の側面に支柱ささえ１１を残して全
て除去され、開口部は０．１μｍまで縮小される。
【００８６】次に図１（ｇ）に示すように、ゲート電極
としてＷＳｉ／Ｔｉ／Ａｕをスパッタし、フォトレジス
ト法によりゲート電極頭部の大きさにフォトレジスト１
２を残す。その後、図１（ｈ）に示すように、ゲート電
極頭部以外のゲート金属と第３の絶縁膜（ＳｉＮ）８を
イオンミリングと反応性イオンエッチングによってエッ
チングすることで除去した後、フォトレジスト１２を除
去し、ゲート電極１３を形成する。
としてＷＳｉ／Ｔｉ／Ａｕをスパッタし、フォトレジス
ト法によりゲート電極頭部の大きさにフォトレジスト１
２を残す。その後、図１（ｈ）に示すように、ゲート電
極頭部以外のゲート金属と第３の絶縁膜（ＳｉＮ）８を
イオンミリングと反応性イオンエッチングによってエッ
チングすることで除去した後、フォトレジスト１２を除
去し、ゲート電極１３を形成する。
【００８７】引続いて図１（ｉ）に示すように、ＳｉＯ
2とＳｉＮのエッチングの選択性を利用して、フッ酸に
て第２の絶縁膜（ＳｉＯ2）７を選択除去し、第１の絶
縁膜（ＳｉＮ）６とゲート庇下の第３の絶縁膜（Ｓｉ
Ｎ）８とゲート支柱部の支柱ささえ１１として第４の絶
縁膜（ＳｉＮ）１０を残す。
2とＳｉＮのエッチングの選択性を利用して、フッ酸に
て第２の絶縁膜（ＳｉＯ2）７を選択除去し、第１の絶
縁膜（ＳｉＮ）６とゲート庇下の第３の絶縁膜（Ｓｉ
Ｎ）８とゲート支柱部の支柱ささえ１１として第４の絶
縁膜（ＳｉＮ）１０を残す。
【００８８】これによって、ゲート電極の支柱ささえが
形成され、リセス表面も保護される。また、ＧａＡｓ層
５の結晶表面、ゲート電極庇下もＳｉＮ膜で保護され
る。最後に、ソース電極１４、ドレイン電極１５として
ＡｕＧｅＮｉを蒸着してＦＥＴを完成する。
形成され、リセス表面も保護される。また、ＧａＡｓ層
５の結晶表面、ゲート電極庇下もＳｉＮ膜で保護され
る。最後に、ソース電極１４、ドレイン電極１５として
ＡｕＧｅＮｉを蒸着してＦＥＴを完成する。
【００８９】以上のように実施例１では、リセスを形成
しているため、ＦＥＴの寄生抵抗を低減しＦＥＴ性能を
向上させることができる。また、ゲート支柱部に支柱さ
さえがあるため、ゲートはがれがなくなり、また、ゲー
ト電極庇下のＳｉＯ2膜のみを選択的に除去しているた
め、ゲート電極庇下の容量を低減でき、ＦＥＴの高周波
性能を向上させることができる。
しているため、ＦＥＴの寄生抵抗を低減しＦＥＴ性能を
向上させることができる。また、ゲート支柱部に支柱さ
さえがあるため、ゲートはがれがなくなり、また、ゲー
ト電極庇下のＳｉＯ2膜のみを選択的に除去しているた
め、ゲート電極庇下の容量を低減でき、ＦＥＴの高周波
性能を向上させることができる。
【００９０】また、ＳｉＯ2膜除去の際にリセス表面お
よびｎ型ＧａＡｓ層が露出しないため、結晶表面の汚染
がなく、ＦＥＴ特性のバラツキをなくすことができる。
よびｎ型ＧａＡｓ層が露出しないため、結晶表面の汚染
がなく、ＦＥＴ特性のバラツキをなくすことができる。
【００９１】（実施例２）次に本発明の実施例２に係る
製造方法について説明する。
製造方法について説明する。
【００９２】まず図２（ａ）に示すように、ＧａＡｓ基
板２１上に５００ｎｍ程度の厚さにアンドープアンドー
プＧａＡｓ層２２をエピタキシャル結晶成長し、次にア
ンドープＩｎＧａＡｓ層２３を１５ｎｍ形成する。次に
２Ｅ１０18ｃｍ-3程度にＮ型不純物をドーピングしたｎ
型ＡｌＧａＡｓ層２４を５０ｎｍと３Ｅ１０18ｃｍ-3程
度にＮ型不純物をドーピングしたｎ型ＡｌＧａＡｓ層２
５を１００ｎｍ形成する。
板２１上に５００ｎｍ程度の厚さにアンドープアンドー
プＧａＡｓ層２２をエピタキシャル結晶成長し、次にア
ンドープＩｎＧａＡｓ層２３を１５ｎｍ形成する。次に
２Ｅ１０18ｃｍ-3程度にＮ型不純物をドーピングしたｎ
型ＡｌＧａＡｓ層２４を５０ｎｍと３Ｅ１０18ｃｍ-3程
度にＮ型不純物をドーピングしたｎ型ＡｌＧａＡｓ層２
５を１００ｎｍ形成する。
【００９３】次に図２（ｂ）に示すように、ｎ型ＧａＡ
ｓ層２５上に第１の絶縁膜２６としてプラズマＣＶＤ法
によってＳｉＮ膜を１０ｎｍ、第２の絶縁膜２７として
低誘電率有機膜（ベンゾシクロブデン：ＢＣＢ）を３０
０ｎｍ、第３の絶縁膜２８としてプラズマＣＶＤ法によ
ってＳｉＮ膜を５０ｎｍ形成させ、その後、周知のフォ
トレジスト法によりゲート電極に対応する部分に０．３
μｍ幅のフォトレジスト２９をマスクとして第１の開口
部を形成する。
ｓ層２５上に第１の絶縁膜２６としてプラズマＣＶＤ法
によってＳｉＮ膜を１０ｎｍ、第２の絶縁膜２７として
低誘電率有機膜（ベンゾシクロブデン：ＢＣＢ）を３０
０ｎｍ、第３の絶縁膜２８としてプラズマＣＶＤ法によ
ってＳｉＮ膜を５０ｎｍ形成させ、その後、周知のフォ
トレジスト法によりゲート電極に対応する部分に０．３
μｍ幅のフォトレジスト２９をマスクとして第１の開口
部を形成する。
【００９４】その後、図２（ｃ）に示すように、ドライ
エッチング法により第１の開口部から第１の絶縁膜（Ｓ
ｉＮ）２６、第２の絶縁膜（ＢＣＢ）２７、第３の絶縁
膜（ＳｉＮ）２８をエッチングして除去し、その後、フ
ォトレジスト２９を除去する。
エッチング法により第１の開口部から第１の絶縁膜（Ｓ
ｉＮ）２６、第２の絶縁膜（ＢＣＢ）２７、第３の絶縁
膜（ＳｉＮ）２８をエッチングして除去し、その後、フ
ォトレジスト２９を除去する。
【００９５】次に図２（ｄ）に示すように、ｎ型ＧａＡ
ｓ層２５上に設けた３層の絶縁膜２６，２７，２８をマ
スクにしてｎ型ＧａＡｓ層２５をウェットエッチング
し、下層のｎ型ＡｌＧａＡｓ層２４にリセスを形成す
る。
ｓ層２５上に設けた３層の絶縁膜２６，２７，２８をマ
スクにしてｎ型ＧａＡｓ層２５をウェットエッチング
し、下層のｎ型ＡｌＧａＡｓ層２４にリセスを形成す
る。
【００９６】次に図２（ｅ）に示すように、第２の絶縁
膜（ＳｉＮ）３０を４００ｎｍ成膜し、その後、図２
（ｆ）に示すように、第４の絶縁膜（ＳｉＮ）３０をド
ライエッチング法によりエッチングして側壁を形成す
る。
膜（ＳｉＮ）３０を４００ｎｍ成膜し、その後、図２
（ｆ）に示すように、第４の絶縁膜（ＳｉＮ）３０をド
ライエッチング法によりエッチングして側壁を形成す
る。
【００９７】この時、第４の絶縁膜（ＳｉＮ）３０は、
３層の絶縁膜２６，２７，２８によって形成された第１
の開口部の側面に形成された支柱ささえ３１を残して全
て除去され、開口部は０．１μｍまで縮小される。
３層の絶縁膜２６，２７，２８によって形成された第１
の開口部の側面に形成された支柱ささえ３１を残して全
て除去され、開口部は０．１μｍまで縮小される。
【００９８】次に図２（ｇ）に示すように、ゲート電極
としてＷＳｉ／Ｔｉ／Ａｕをスパッタし、フォトレジス
ト法によりゲート電極頭部の大きさにフォトレジスト３
２を残す。その後、図２（ｈ）に示すように、ゲート電
極頭部以外のゲート金属をイオンミリングと反応性イオ
ンミリング法によってエッチング除去し、フォトレジス
トを除去することにより、ゲート電極３３を形成する。
としてＷＳｉ／Ｔｉ／Ａｕをスパッタし、フォトレジス
ト法によりゲート電極頭部の大きさにフォトレジスト３
２を残す。その後、図２（ｈ）に示すように、ゲート電
極頭部以外のゲート金属をイオンミリングと反応性イオ
ンミリング法によってエッチング除去し、フォトレジス
トを除去することにより、ゲート電極３３を形成する。
【００９９】これによって、リセス表面、ｎ型ＧａＡｓ
層２５の結晶表面、ゲート支柱部、ゲート電極庇部は、
ＳｉＮ膜にて保護される。
層２５の結晶表面、ゲート支柱部、ゲート電極庇部は、
ＳｉＮ膜にて保護される。
【０１００】最後に図２（ｉ）に示すように、ソース電
極３４、ドレイン電極３５としてＡｕＧｅＮｉを蒸着し
てＦＥＴを完成する。
極３４、ドレイン電極３５としてＡｕＧｅＮｉを蒸着し
てＦＥＴを完成する。
【０１０１】以上のように本発明の実施例２によれば、
リセスを形成しているため、ＦＥＴの寄生抵抗を低減し
ＦＥＴ性能向上させることができる。また、低誘電率有
機膜を使用しているため、ゲート電極庇下の容量が低
く、ＦＥＴの高周波性能を向上させることができる。ま
た、ゲート電極庇下の絶縁膜を除去する必要がないた
め、ゲートのはがれがなく、かつ結晶表面の汚染もなく
なり、特性のバラツキをなくすることができる。
リセスを形成しているため、ＦＥＴの寄生抵抗を低減し
ＦＥＴ性能向上させることができる。また、低誘電率有
機膜を使用しているため、ゲート電極庇下の容量が低
く、ＦＥＴの高周波性能を向上させることができる。ま
た、ゲート電極庇下の絶縁膜を除去する必要がないた
め、ゲートのはがれがなく、かつ結晶表面の汚染もなく
なり、特性のバラツキをなくすることができる。
【０１０２】（実施例３）次に本発明の実施例３の製造
方法について説明する。
方法について説明する。
【０１０３】まず図３（ａ）に示すように、ＧａＡｓ基
板４１上に５００ｎｍ程度の厚さにアンドープＧａＡｓ
層４２をエピタキシャル結晶成長し、次にアンドープＩ
ｎＧａＡｓ層４３を１５ｎｍ形成する。次に２Ｅ１０18
ｃｍ-3程度にＮ型不純物をドーピングしたｎ型ＡｌＧａ
Ａｓ層４４を５０ｎｍと３Ｅ１０18ｃｍ-3程度にＮ型不
純物をドーピングしたｎ型ＡｌＧａＡｓ層５５を１００
ｎｍ形成する。
板４１上に５００ｎｍ程度の厚さにアンドープＧａＡｓ
層４２をエピタキシャル結晶成長し、次にアンドープＩ
ｎＧａＡｓ層４３を１５ｎｍ形成する。次に２Ｅ１０18
ｃｍ-3程度にＮ型不純物をドーピングしたｎ型ＡｌＧａ
Ａｓ層４４を５０ｎｍと３Ｅ１０18ｃｍ-3程度にＮ型不
純物をドーピングしたｎ型ＡｌＧａＡｓ層５５を１００
ｎｍ形成する。
【０１０４】次に図３（ｂ）に示すように、ｎ型ＧａＡ
ｓ層４５上に第１の絶縁膜４６としてプラズマＣＶＤ法
によってＳｉＮ膜を１０ｎｍ、第２の絶縁膜４７として
ＬＰＣＶＤ法によってＳｉＯ２膜を３００ｎｍ成膜さ
せ、その後、周知のフォトレジスト法によりゲート電極
に対応する部分に０．３μｍ幅のフォトレジスト４８を
マスクとして第１の開口部を形成する。
ｓ層４５上に第１の絶縁膜４６としてプラズマＣＶＤ法
によってＳｉＮ膜を１０ｎｍ、第２の絶縁膜４７として
ＬＰＣＶＤ法によってＳｉＯ２膜を３００ｎｍ成膜さ
せ、その後、周知のフォトレジスト法によりゲート電極
に対応する部分に０．３μｍ幅のフォトレジスト４８を
マスクとして第１の開口部を形成する。
【０１０５】その後、図３（ｃ）に示すように、ドライ
エッチング法により第１の開口部から第１の絶縁膜４
６、第２の絶縁膜４７をエッチングして除去し、その
後、フォトレジスト４８を除去する。
エッチング法により第１の開口部から第１の絶縁膜４
６、第２の絶縁膜４７をエッチングして除去し、その
後、フォトレジスト４８を除去する。
【０１０６】次に図３（ｄ）に示すように、ｎ型ＧａＡ
ｓ層４５上に設けた２層の絶縁膜４６，４７をマスクに
してｎ型ＧａＡｓ層４５をウェットエッチングし、下層
のｎ型ＡｌＧａＡｓ層４４にリセスを形成する。
ｓ層４５上に設けた２層の絶縁膜４６，４７をマスクに
してｎ型ＧａＡｓ層４５をウェットエッチングし、下層
のｎ型ＡｌＧａＡｓ層４４にリセスを形成する。
【０１０７】次に図３（ｅ）に示すように、第３の絶縁
膜４９としてプラズマＣＶＤ法によってＳｉＮ膜を３０
０ｎｍ成膜し、その後、図３（ｆ）に示すように、第３
の絶縁膜（ＳｉＮ）４９をドライエッチング法によりエ
ッチングし側壁を形成する。この時、第３の絶縁膜（Ｓ
ｉＮ）４９は、２層の絶縁膜４６，４７によって形成さ
れた第１の開口部の側面に形成された支柱ささえ５０を
残して全て除去され、開口部は０．１μｍまで縮小され
る。
膜４９としてプラズマＣＶＤ法によってＳｉＮ膜を３０
０ｎｍ成膜し、その後、図３（ｆ）に示すように、第３
の絶縁膜（ＳｉＮ）４９をドライエッチング法によりエ
ッチングし側壁を形成する。この時、第３の絶縁膜（Ｓ
ｉＮ）４９は、２層の絶縁膜４６，４７によって形成さ
れた第１の開口部の側面に形成された支柱ささえ５０を
残して全て除去され、開口部は０．１μｍまで縮小され
る。
【０１０８】次に図３（ｇ）に示すように、ゲート電極
としてＷＳｉ／Ｔｉ／Ａｕをスパッタし、フォトレジス
ト法によりゲート電極頭部の大きさにフォトレジスト５
１を残す。
としてＷＳｉ／Ｔｉ／Ａｕをスパッタし、フォトレジス
ト法によりゲート電極頭部の大きさにフォトレジスト５
１を残す。
【０１０９】その後、図３（ｈ）に示すように、ゲート
電極頭部以外のゲート金属をイオンミリングと反応性イ
オンエッチングによってエッチング除去し、フォトレジ
スト５１を除去し、ゲート電極５２を形成する。
電極頭部以外のゲート金属をイオンミリングと反応性イ
オンエッチングによってエッチング除去し、フォトレジ
スト５１を除去し、ゲート電極５２を形成する。
【０１１０】引き続いて図３（ｉ）に示すように、Ｓｉ
Ｏ2とＳｉＮのエッチングの選択性を利用して、フッ酸
にて第２の絶縁膜（ＳｉＯ2）４７を選択除去し、第１
の絶縁膜（ＳｉＯ）４６を残す。
Ｏ2とＳｉＮのエッチングの選択性を利用して、フッ酸
にて第２の絶縁膜（ＳｉＯ2）４７を選択除去し、第１
の絶縁膜（ＳｉＯ）４６を残す。
【０１１１】これによって、ゲート電極の支柱ささえ５
０が形成され、リセス表面、ｎ型ＧａＡｓ層も保護され
る。
０が形成され、リセス表面、ｎ型ＧａＡｓ層も保護され
る。
【０１１２】最後に、ソース電極５３、ドレイン電極５
４としてＡｕＧｅＮｉを蒸着してＦＥＴを完成する。
４としてＡｕＧｅＮｉを蒸着してＦＥＴを完成する。
【０１１３】以上のように本発明の実施例３によれば、
リセスを形成しているため、ＦＥＴの寄生抵抗を低減し
ＦＥＴ性能を向上させることができる。また、ゲート支
柱部に支柱ささえがあるため、ゲートはがれがなくな
り、またゲート電極庇下のＳｉＯ2膜のみを選択的に除
去しているため、ゲート電極庇下の容量を低減し、ＦＥ
Ｔの高周波性能を向上させることができる。
リセスを形成しているため、ＦＥＴの寄生抵抗を低減し
ＦＥＴ性能を向上させることができる。また、ゲート支
柱部に支柱ささえがあるため、ゲートはがれがなくな
り、またゲート電極庇下のＳｉＯ2膜のみを選択的に除
去しているため、ゲート電極庇下の容量を低減し、ＦＥ
Ｔの高周波性能を向上させることができる。
【０１１４】さらに、ＳｉＯ2膜を除去する際にリセス
表面およびｎ型ＧａＡｓ層が露出しないため、結晶表面
の汚染がなく、ＦＥＴ特性のバラツキをなくすることが
できる。
表面およびｎ型ＧａＡｓ層が露出しないため、結晶表面
の汚染がなく、ＦＥＴ特性のバラツキをなくすることが
できる。
【０１１５】（実施例４）次に本発明の実施例４に係る
製造方法について説明する。
製造方法について説明する。
【０１１６】まず図４（ａ）に示すように、ＧａＡｓ基
板６１上に５００ｎｍ程度の厚さにアンドープＧａＡｓ
層６２をエピタキシャル結晶成長し、次にアンドープＩ
ｎＧａＡｓ層６３を１５ｎｍ形成する。次に２Ｅ１０18
ｃｍ-3程度にＮ型不純物をドーピングしたｎ型ＡｌＧａ
Ａｓ層６４を５０ｎｍと３Ｅ１０18ｃｍ-3程度にＮ型不
純物をドーピングしたｎ型ＡｌＧａＡｓ層６５を１００
ｎｍ形成する。
板６１上に５００ｎｍ程度の厚さにアンドープＧａＡｓ
層６２をエピタキシャル結晶成長し、次にアンドープＩ
ｎＧａＡｓ層６３を１５ｎｍ形成する。次に２Ｅ１０18
ｃｍ-3程度にＮ型不純物をドーピングしたｎ型ＡｌＧａ
Ａｓ層６４を５０ｎｍと３Ｅ１０18ｃｍ-3程度にＮ型不
純物をドーピングしたｎ型ＡｌＧａＡｓ層６５を１００
ｎｍ形成する。
【０１１７】次に図４（ｂ）に示すように、ｎ型ＧａＡ
ｓ層６５上に第１の絶縁膜６６としてＬＰＣＶＤ法によ
ってＳｉＯ2膜を４００ｎｍ成膜させ、その後、周知の
フォトレジスト法によりゲート電極に対応する部分に
０．３μｍ幅のフォトレジスト６７をマスクとして第１
の開口部を形成する。
ｓ層６５上に第１の絶縁膜６６としてＬＰＣＶＤ法によ
ってＳｉＯ2膜を４００ｎｍ成膜させ、その後、周知の
フォトレジスト法によりゲート電極に対応する部分に
０．３μｍ幅のフォトレジスト６７をマスクとして第１
の開口部を形成する。
【０１１８】その後、図４（ｃ）に示すように、ドライ
エッチング法により第１の開口部から第１の絶縁膜６６
をエッチングして除去し、その後、フォトレジスト６７
を除去する。
エッチング法により第１の開口部から第１の絶縁膜６６
をエッチングして除去し、その後、フォトレジスト６７
を除去する。
【０１１９】次に図４（ｄ）に示すように、ｎ型ＧａＡ
ｓ層６５上に設けた第１の絶縁膜６６をマスクにしてｎ
型ＧａＡｓ層６５をウェットエッチングし、下層のｎ型
ＡｌＧａＡｓ層６４にリセスを形成する。
ｓ層６５上に設けた第１の絶縁膜６６をマスクにしてｎ
型ＧａＡｓ層６５をウェットエッチングし、下層のｎ型
ＡｌＧａＡｓ層６４にリセスを形成する。
【０１２０】次に図４（ｅ）に示すように、第２の絶縁
膜６８としてプラズマＣＶＤ法によってＳｉＮ膜を２０
０ｎｍ、第３の絶縁膜６９としてＬＰＣＶＤ法によって
ＳｉＯ２膜を２００ｎｍ成膜した後、図４（ｆ）に示す
ように、第２の絶縁膜６８（ＳｉＮ）と第３の絶縁膜６
９（ＳｉＯ2）をドライエッチング法によりエッチング
して側壁を形成する。
膜６８としてプラズマＣＶＤ法によってＳｉＮ膜を２０
０ｎｍ、第３の絶縁膜６９としてＬＰＣＶＤ法によって
ＳｉＯ２膜を２００ｎｍ成膜した後、図４（ｆ）に示す
ように、第２の絶縁膜６８（ＳｉＮ）と第３の絶縁膜６
９（ＳｉＯ2）をドライエッチング法によりエッチング
して側壁を形成する。
【０１２１】この時、第２の絶縁膜６８（ＳｉＮ）と第
３の絶縁膜６９（ＳｉＯ2）は、第１の絶縁膜６６によ
って形成された開口部の側面に形成された側壁を残して
全てて除去される。この時、開口部は０．１μｍまで縮
小される。
３の絶縁膜６９（ＳｉＯ2）は、第１の絶縁膜６６によ
って形成された開口部の側面に形成された側壁を残して
全てて除去される。この時、開口部は０．１μｍまで縮
小される。
【０１２２】次に図４（ｇ）に示すようにゲート電極と
してＷＳｉ／Ｔｉ／Ａｕをスパッタし、フォトレジスト
法によりゲート頭部の大きさにフォトレジスト７１を残
す。
してＷＳｉ／Ｔｉ／Ａｕをスパッタし、フォトレジスト
法によりゲート頭部の大きさにフォトレジスト７１を残
す。
【０１２３】その後、図４（ｈ）に示すように、ゲート
電極頭部以外のゲート金属をイオンミリングと反応性イ
オンエッチングによってエッチング除去し、フォトレジ
スト７１を除去し、ゲート電極７２を形成する。
電極頭部以外のゲート金属をイオンミリングと反応性イ
オンエッチングによってエッチング除去し、フォトレジ
スト７１を除去し、ゲート電極７２を形成する。
【０１２４】引き続いて図４（ｉ）に示すように、エッ
チングの選択性を利用して、フッ酸にて第１の絶縁膜６
６（ＳｉＯ2）を選択的に除去し、第２の絶縁膜６８
（ＳｉＮ）と第３の絶縁膜６９（ＳｉＯ2）を残す。
チングの選択性を利用して、フッ酸にて第１の絶縁膜６
６（ＳｉＯ2）を選択的に除去し、第２の絶縁膜６８
（ＳｉＮ）と第３の絶縁膜６９（ＳｉＯ2）を残す。
【０１２５】次に図４（ｊ）に示すように、反応性イオ
ンエッチングによって側壁の外側の第２の絶縁膜６８
（ＳｉＮ）をエッチング除去し、続いて第３の絶縁膜６
９（ＳｉＯ2）をフッ酸にて選択的に除去し、リセス部
に第２の絶縁膜６８（ＳｉＮ）を残す。
ンエッチングによって側壁の外側の第２の絶縁膜６８
（ＳｉＮ）をエッチング除去し、続いて第３の絶縁膜６
９（ＳｉＯ2）をフッ酸にて選択的に除去し、リセス部
に第２の絶縁膜６８（ＳｉＮ）を残す。
【０１２６】これによって、ゲート電極の支柱ささえ７
０が形成され、リセス表面も保護される。
０が形成され、リセス表面も保護される。
【０１２７】最後にソース電極７３、ドレイン電極７４
としてＡｕＧｅＮｉを蒸着してＦＥＴが完成する。
としてＡｕＧｅＮｉを蒸着してＦＥＴが完成する。
【０１２８】以上のように本発明の実施例４によれば、
リセスを形成しているため、ＦＥＴの寄生抵抗を低減し
ＦＥＴ性能を向上させることができる。
リセスを形成しているため、ＦＥＴの寄生抵抗を低減し
ＦＥＴ性能を向上させることができる。
【０１２９】また、ゲート電極はゲート支柱下部とリセ
ス表面がＳｉＮ膜で保護されているため、ゲートはがれ
がなく、またリセス表面の汚染もないため、特性バラツ
キをなくすることができる。さらに選択的にゲートのＳ
ｉＯ2膜を除去しているため、ゲート容量を低減し、Ｆ
ＥＴの高周波特性を向上させることができる。
ス表面がＳｉＮ膜で保護されているため、ゲートはがれ
がなく、またリセス表面の汚染もないため、特性バラツ
キをなくすることができる。さらに選択的にゲートのＳ
ｉＯ2膜を除去しているため、ゲート容量を低減し、Ｆ
ＥＴの高周波特性を向上させることができる。
【０１３０】（実施例５）次に本発明の実施例５につい
て図面を参照して説明する。
て図面を参照して説明する。
【０１３１】まず図５（ａ）に示すように、バッファー
層となる半絶縁性ＧａＡｓ層８１上に、電子供給層とな
るｎ−ＡｌＧａＡｓ層８２、キャップ層となるｎ−Ｇａ
Ａｓ層８３、半絶縁性ＧａＡｓ層８４を分子線エピタキ
シャル（ＭＢＥ）法または有機金属気相成長（ＭＯＣＶ
Ｄ）法を用いて順次成長させる。例えば、ｎ−ＡｌＧａ
Ａｓ層８２は４００ｎｍ、ｎ−ＧａＡｓ層８３は８０ｎ
ｍ、半絶縁性ＧａＡｓ層８４は４００ｎｍとする。ただ
し、半絶縁性ＧａＡｓ層８４はｎ−ＧａＡｓでも良い。
次に、周知のフォトレジスト法を用いてフォトレジスト
パターン８５を形成する。次にＣｌ2とＳｉＣｌ4の混合
ガスを用いてドライエッチングを行い、開口部８６を形
成する。このとき開口部８６は、ｎ−ＡｌＧａＡｓ層８
２に達する深さまでエッチングする。
層となる半絶縁性ＧａＡｓ層８１上に、電子供給層とな
るｎ−ＡｌＧａＡｓ層８２、キャップ層となるｎ−Ｇａ
Ａｓ層８３、半絶縁性ＧａＡｓ層８４を分子線エピタキ
シャル（ＭＢＥ）法または有機金属気相成長（ＭＯＣＶ
Ｄ）法を用いて順次成長させる。例えば、ｎ−ＡｌＧａ
Ａｓ層８２は４００ｎｍ、ｎ−ＧａＡｓ層８３は８０ｎ
ｍ、半絶縁性ＧａＡｓ層８４は４００ｎｍとする。ただ
し、半絶縁性ＧａＡｓ層８４はｎ−ＧａＡｓでも良い。
次に、周知のフォトレジスト法を用いてフォトレジスト
パターン８５を形成する。次にＣｌ2とＳｉＣｌ4の混合
ガスを用いてドライエッチングを行い、開口部８６を形
成する。このとき開口部８６は、ｎ−ＡｌＧａＡｓ層８
２に達する深さまでエッチングする。
【０１３２】次に図５（ｂ）に示すように、フォトレジ
ストパターン８５を除去した後、開口部を含む半絶縁性
ＧａＡｓ層８４上にＬＰＣＶＤ法により厚さ４００ｎｍ
のＳｉＯ2膜８７を形成する。このときの絶縁膜はＳｉ
Ｎ膜またはＳｉＯＮ膜でも構わない。
ストパターン８５を除去した後、開口部を含む半絶縁性
ＧａＡｓ層８４上にＬＰＣＶＤ法により厚さ４００ｎｍ
のＳｉＯ2膜８７を形成する。このときの絶縁膜はＳｉ
Ｎ膜またはＳｉＯＮ膜でも構わない。
【０１３３】その後、図５（ｃ）に示すように、基板全
面をドライエッチングし、開口部の側壁にＳｉＯ2膜を
残し、支柱ささえ８８を形成する。
面をドライエッチングし、開口部の側壁にＳｉＯ2膜を
残し、支柱ささえ８８を形成する。
【０１３４】次に図５（ｄ）に示すように、ゲートメタ
ルの厚さ１００ｎｍのＷＳｉ膜８９、ＴｉＮ−Ｐｔ−Ａ
ｕ膜９０をスパッタ法または蒸着法により順次積層す
る。
ルの厚さ１００ｎｍのＷＳｉ膜８９、ＴｉＮ−Ｐｔ−Ａ
ｕ膜９０をスパッタ法または蒸着法により順次積層す
る。
【０１３５】次に図５（ｅ）に示すように、図示しない
フォトレジストをマスクに用いてＴｉＮ−Ｐｔ−Ａｕ膜
９０をイオンミリング法によってＷＳｉ膜８９をＳＦ6
とＣＦ4混合ガスを用いた反応性イオンエッチング（Ｒ
ＩＥ）によってエッチングすることにより、ゲート電極
９１を得る。
フォトレジストをマスクに用いてＴｉＮ−Ｐｔ−Ａｕ膜
９０をイオンミリング法によってＷＳｉ膜８９をＳＦ6
とＣＦ4混合ガスを用いた反応性イオンエッチング（Ｒ
ＩＥ）によってエッチングすることにより、ゲート電極
９１を得る。
【０１３６】次にウェットエッチングによって半絶縁性
ＧａＡｓ層８４を除去することで、キャップ層となるｎ
+−ＧａＡｓを露出させる。このとき、ｎ−ＧａＡｓ層
８３と半絶縁性ＧａＡｓ層８４の層間にエッチングスト
ッパー層として例えばＡｌＡｓ層を２ｎｍ成長させてい
た場合、選択的にＧａＡｓ層４を除去することができる
（ＡｌＡｓは水洗浄により除去する）。
ＧａＡｓ層８４を除去することで、キャップ層となるｎ
+−ＧａＡｓを露出させる。このとき、ｎ−ＧａＡｓ層
８３と半絶縁性ＧａＡｓ層８４の層間にエッチングスト
ッパー層として例えばＡｌＡｓ層を２ｎｍ成長させてい
た場合、選択的にＧａＡｓ層４を除去することができる
（ＡｌＡｓは水洗浄により除去する）。
【０１３７】次に図５（ｆ）に示すように、蒸着法また
はスパッタ法によってソース電極９２とドレイン電極９
３を選択的に形成し、半導体装置素子部を形成する。
はスパッタ法によってソース電極９２とドレイン電極９
３を選択的に形成し、半導体装置素子部を形成する。
【０１３８】以上のように本発明の実施例５では、リセ
スを形成しているため、寄生抵抗を低減しＦＥＴ性能を
向上させることができる。また、形成されたゲート電極
は、ゲート支柱部とリセス表面がＳｉＯ2膜で保護され
ているため、ゲートはがれもなく、リセス表面の汚染も
ないことから特性のバラッキをなくすことができる。さ
らに、ゲート庇下のｉ−ＧａＡｓ層を除去しているた
め、ゲート容量を低減でき、ＦＥＴの高周波特性を向上
させることができる。
スを形成しているため、寄生抵抗を低減しＦＥＴ性能を
向上させることができる。また、形成されたゲート電極
は、ゲート支柱部とリセス表面がＳｉＯ2膜で保護され
ているため、ゲートはがれもなく、リセス表面の汚染も
ないことから特性のバラッキをなくすことができる。さ
らに、ゲート庇下のｉ−ＧａＡｓ層を除去しているた
め、ゲート容量を低減でき、ＦＥＴの高周波特性を向上
させることができる。
【０１３９】
【発明の効果】以上説明したように本発明によれば、リ
セス内に形成されるゲート長の短いゲート電極の支柱部
に支柱ささえを形成し、ゲートはがれの改善とリセス表
面の結晶汚染を防止することにことによって、ゲート容
量と寄生抵抗を低減でき、かつ特性のバラツキを低減で
きる。
セス内に形成されるゲート長の短いゲート電極の支柱部
に支柱ささえを形成し、ゲートはがれの改善とリセス表
面の結晶汚染を防止することにことによって、ゲート容
量と寄生抵抗を低減でき、かつ特性のバラツキを低減で
きる。
【０１４０】その理由は、絶縁膜または結晶のエッチン
グレートの差を利用して選択的に絶縁膜または結晶を除
去し、リセス内とゲート支柱ささえのみに絶縁膜を残し
ているためである。
グレートの差を利用して選択的に絶縁膜または結晶を除
去し、リセス内とゲート支柱ささえのみに絶縁膜を残し
ているためである。
【０１４１】そのため、ゲート電極庇下の容量が小さく
なり、かつリセス表面の汚染もなくなり、リセスとゲー
ト支柱ささえのみに絶縁膜を残すことができるため、ゲ
ート長の短い素子ではゲートはがれが無くなり、製造の
歩留りを向上させることができる。またゲート電極庇下
の容量を低減し、かつリセスを形成することによる寄生
抵抗の低減によって、ＦＥＴ特性を向上させることがで
きる。
なり、かつリセス表面の汚染もなくなり、リセスとゲー
ト支柱ささえのみに絶縁膜を残すことができるため、ゲ
ート長の短い素子ではゲートはがれが無くなり、製造の
歩留りを向上させることができる。またゲート電極庇下
の容量を低減し、かつリセスを形成することによる寄生
抵抗の低減によって、ＦＥＴ特性を向上させることがで
きる。
【図１】本発明の実施形態１を製造工程順に示す断面図
である。
である。
【図２】本発明の実施形態２を製造工程順に示す断面図
である。
である。
【図３】本発明の実施形態３を製造工程順に示す断面図
である。
である。
【図４】本発明の実施形態４を製造工程順に示す断面図
である。
である。
【図５】本発明の実施形態５を製造工程順に示す断面図
である。
である。
【図６】従来例を製造工程順に示す断面図である。
１ ＧａＡｓ基板 ２ アンドープＧａＡｓ層 ３ アンドープＩｎＧａＡｓ層 ４ ｎ型ＡｌＧａＡｓ層 ５ ｎ型ＧａＡｓ層 ６ 第１の絶縁膜（ＳｉＮ） ７ 第２の絶縁膜（ＳｉＯ2） ８ 第３の絶縁膜（ＳｉＮ） ９ フォトレジスト １０ 第４の絶縁膜（ＳｉＮ） １１ 支柱ささえ １２ フォトレジスト １３ ゲート電極 １４ ソース電極 １５ ドレイン電極 ２１ ＧａＡｓ基板 ２２ アンドープＧａＡｓ層 ２３ アンドープＩｎＧａＡｓ層 ２４ ｎ型ＡｌＧａＡｓ層 ２５ ｎ型ＧａＡｓ層 ２６ 第１の絶縁膜（ＳｉＮ） ２７ 第２の絶縁膜（低誘電有機膜） ２８ 第３の絶縁膜（ＳｉＮ） ２９ フォトレジスト ３０ 第４の絶縁膜（ＳｉＮ） ３１ 支柱ささえ ３２ フォトレジスト ３３ ゲート電極 ３４ ソース電極 ３５ ドレイン電極 ４１ ＧａＡｓ基板 ４２ アンドープＧａＡｓ層 ４３ アンドープＩｎＧａＡｓ層 ４４ ｎ型ＡｌＧａＡｓ層 ４５ ｎ型ＧａＡｓ層 ４６ 第１の絶縁膜（ＳｉＮ） ４７ 第２の絶縁膜（ＳｉＯ2） ４８ フォトレジスト ４９ 第３の絶縁膜（ＳｉＮ） ５０ 支柱ささえ ５１ フォトレジスト ５２ ゲート電極 ５３ ソース電極 ５４ ドレイン電極 ６１ ＧａＡｓ基板 ６２ アンドープＧａＡｓ層 ６３ アンドープＩｎＧａＡｓ層 ６４ ｎ型ＡｌＧａＡｓ層 ６５ ｎ型ＧａＡｓ層 ６６ 第１の絶縁膜（ＳｉＯ2） ６７ フォトレジスト ６８ 第１の絶縁膜（ＳｉＮ） ６９ 第３の絶縁膜（ＳｉＯ2） ７０ 支柱ささえ ７１ フォトレジスト ７２ ゲート電極 ７３ ソース電極 ７４ ドレイン電極 ８１ ＧａＡｓ層（バッファー層） ８２ ｎ−ＡｌＧａＡｓ層 ８３ ｎ+−ＧａＡｓ層 ８４ ＧａＡｓ層 ８５ フォトレジストパターン ８６ 開口部 ８７ ＳｉＯ2膜 ８８ 支柱ささえ ８９ ＷＳｉ膜 ９０ ｐｔ−Ａｕ膜 ９１ ゲート電極 ９２ ソース電極 ９３ ドレイン電極 １０１ ｎ型ＧａＡｓ層 １０２ ＳｉＯ2膜 １０３ Ｓｉｎ膜 １０４ ＳｉＯ2膜 １０５ 開口部 １０６ ＳｉＮ膜 １０７ ゲート電源 １０８ ＳｉＮ膜
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/337 H01L 21/338 H01L 27/095 H01L 29/778 H01L 29/80 - 29/812
Claims (6)
- 【請求項１】 Ｔ型ゲート電極およびリセス構造を有す
る半導体装置の製造方法であって、 半導体基板上の少なくともドレイン／ソース電極を形成
する結晶上に、第１の絶縁膜、第２の絶縁膜、第３の絶
縁膜を形成する工程と、 前記第１の絶縁膜，第２の絶縁膜及び第３の絶縁膜の所
望の領域をエッチングして第１の開口部を形成する工程
と、 前記第１の開口部から半導体結晶をエッチングし、リセ
ス構造を形成する工程と、 前記第１の開口部側面に第４の絶縁膜からなる側壁を形
成する工程と、 前記第４の絶縁膜に開口した第２の開口部にゲートメタ
ルを付着させる工程とを有することを特徴とする半導体
装置の製造方法。 - 【請求項２】 ゲート電極を形成した後に前記第３の絶
縁膜を除去し、前記第２の絶縁膜を露出する工程と、 前記第２の絶縁膜を選択的に除去し、前記リセス構造上
に前記第１の絶縁膜と前記第４の絶縁膜を残す工程とを
有することを特徴とする請求項１に記載の半導体装置の
製造方法。 - 【請求項３】 前記第１の絶縁膜，第３の絶縁膜，第４
の絶縁膜は、前記第２の絶縁膜とエッチングレートが異
なることを特徴とする請求項１に記載の半導体装置の製
造方法。 - 【請求項４】 前記第２の絶縁膜は、ＳｉＯ2膜の誘電
率より小さい低誘電率有機膜であることを特徴とする請
求項１に記載の半導体装置の製造方法。 - 【請求項５】 半導体基板上にエピタキシャル結晶を成
長し、該エピタキシャル結晶上に、第１の絶縁膜を形成
する工程と、 前記第１の絶縁膜の所望の領域をエッチングして第１の
開口部を形成する工程と、 前記第１の開口部から前記エピタキシャル結晶をエッチ
ングし、リセス構造を形成する工程と、 前記第１の開口部側面に第２の絶縁膜からなる側壁を形
成する工程と、 前記第２の絶縁膜を開口した第２の開口部にゲートメタ
ルを付着させゲート電極を形成する工程と、 前記エピタキシャル結晶を所望の厚さまで除去し、前記
第２の絶縁膜で形成された側壁を残す工程とを有するこ
とを特徴とする半導体装置の製造方法。 - 【請求項６】 前記半導体基板上に形成されるエピタキ
シャル結晶構造は、活性層上にストッパー層を有するこ
とを特徴とする請求項５に記載の半導体装置の製造方
法。
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|---|---|---|---|
| JP00861798A JP3168970B2 (ja) | 1998-01-20 | 1998-01-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00861798A JP3168970B2 (ja) | 1998-01-20 | 1998-01-20 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11214404A JPH11214404A (ja) | 1999-08-06 |
| JP3168970B2 true JP3168970B2 (ja) | 2001-05-21 |
Family
ID=11697920
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00861798A Expired - Fee Related JP3168970B2 (ja) | 1998-01-20 | 1998-01-20 | 半導体装置の製造方法 |
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| JP (1) | JP3168970B2 (ja) |
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| US6329227B2 (en) | 2000-02-22 | 2001-12-11 | Matsushita Electric Industrial Co., Ltd. | Method of patterning organic polymer film and method for fabricating semiconductor device |
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-
1998
- 1998-01-20 JP JP00861798A patent/JP3168970B2/ja not_active Expired - Fee Related
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|---|---|
| JPH11214404A (ja) | 1999-08-06 |
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