JPH06177165A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH06177165A JPH06177165A JP32544692A JP32544692A JPH06177165A JP H06177165 A JPH06177165 A JP H06177165A JP 32544692 A JP32544692 A JP 32544692A JP 32544692 A JP32544692 A JP 32544692A JP H06177165 A JPH06177165 A JP H06177165A
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- layer
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Abstract
(57)【要約】
【目的】 本発明は、化合物半導体を用いた電界効果ト
ランジスタ（ＦＥＴ）及びその製造方法に関し、ＩｎＧ
ａＡｓ系ＨＥＭＴ等Ｉｎを半導体材料に含み、ゲート・
ドレイン間のリーク電流が低減された半導体装置及びそ
の製造方法を提供することを目的とする。 【構成】 基板上に形成され、組成にＩｎを含む半導体
層２３と、Ｉｎを含む半導体層２３上に形成されたゲー
ト電極２１と、ゲート電極２１の側部に形成され、組成
に酸素を含むサイドウォール２２とを有する半導体装置
において、サイドウォール２２とＩｎを含む半導体層２
３の間に、Ｉｎを含まない半導体層２５が挿入されてい
るように構成する。
ランジスタ（ＦＥＴ）及びその製造方法に関し、ＩｎＧ
ａＡｓ系ＨＥＭＴ等Ｉｎを半導体材料に含み、ゲート・
ドレイン間のリーク電流が低減された半導体装置及びそ
の製造方法を提供することを目的とする。 【構成】 基板上に形成され、組成にＩｎを含む半導体
層２３と、Ｉｎを含む半導体層２３上に形成されたゲー
ト電極２１と、ゲート電極２１の側部に形成され、組成
に酸素を含むサイドウォール２２とを有する半導体装置
において、サイドウォール２２とＩｎを含む半導体層２
３の間に、Ｉｎを含まない半導体層２５が挿入されてい
るように構成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置、特に化合物
半導体を用いた電界効果トランジスタ（ＦＥＴ）及びそ
の製造方法に関する。
半導体を用いた電界効果トランジスタ（ＦＥＴ）及びそ
の製造方法に関する。
【０００２】
【従来の技術】化合物半導体を用いた電界効果トランジ
スタとして、従来からＧａＡｓ系の高電子移動度トラン
ジスタＨＥＭＴ（High Electron Mobility Transistor
）が知られている。従来のＧａＡｓ系のＨＥＭＴの製
造方法について、ゲート電極の製造工程を中心に図１０
及び図１１を参照しつつ説明する。
スタとして、従来からＧａＡｓ系の高電子移動度トラン
ジスタＨＥＭＴ（High Electron Mobility Transistor
）が知られている。従来のＧａＡｓ系のＨＥＭＴの製
造方法について、ゲート電極の製造工程を中心に図１０
及び図１１を参照しつつ説明する。
【０００３】まず、図１０（Ａ）に示したように、Ｇａ
Ａｓのバッファ層１上に順にノンドープのＧａＡｓのチ
ャネル層２、ｎ形ＡｌＧａＡｓの電子供給層３、ｎ形Ｇ
ａＡｓのキャップ層４が形成されたエピタキシャル基板
を用意し、この基板上にプラズマＣＶＤ法によりＳｉＯ
2 の絶縁膜５を形成する。次に、ゲート電極のパターン
をフォトリソグラフィにより絶縁膜５上にフォトレジス
ト６で形成する（図１０（Ｂ）参照）。このフォトレジ
スト６をマスクとして絶縁膜５を部分的にエッチングし
て除去する。このエッチングは、例えばＣＨＦ3 を用い
たＲＩＥ（リアクティブイオンエッチング）によって行
うことができる。
Ａｓのバッファ層１上に順にノンドープのＧａＡｓのチ
ャネル層２、ｎ形ＡｌＧａＡｓの電子供給層３、ｎ形Ｇ
ａＡｓのキャップ層４が形成されたエピタキシャル基板
を用意し、この基板上にプラズマＣＶＤ法によりＳｉＯ
2 の絶縁膜５を形成する。次に、ゲート電極のパターン
をフォトリソグラフィにより絶縁膜５上にフォトレジス
ト６で形成する（図１０（Ｂ）参照）。このフォトレジ
スト６をマスクとして絶縁膜５を部分的にエッチングし
て除去する。このエッチングは、例えばＣＨＦ3 を用い
たＲＩＥ（リアクティブイオンエッチング）によって行
うことができる。
【０００４】次に、フォトレジスト６を除去した後、絶
縁膜５をマスクとしてキャップ層４をエッチングにより
除去する（図１０（Ｃ）参照）。このエッチングは、例
えば、ＣＣｌ2 Ｆ2 を用いたＲＩＥによって行うことが
できる。次に、図１０（Ｄ）に示したように、ゲート電
極のサイドウォールとなるべき絶縁膜７をプラズマＣＶ
Ｄ法によってＳｉＯ2 で形成する。これは、ゲート電極
を構成するＷＳｉ膜とキャップ層４とを離間させるため
である。この絶縁膜７を例えばＣＨＦ3 を用いたＲＩＥ
によって異方性エッチングし、サイドウォールとなる部
分だけを残して除去し、電子供給層３を露出させる（図
１１（Ａ）参照）。
縁膜５をマスクとしてキャップ層４をエッチングにより
除去する（図１０（Ｃ）参照）。このエッチングは、例
えば、ＣＣｌ2 Ｆ2 を用いたＲＩＥによって行うことが
できる。次に、図１０（Ｄ）に示したように、ゲート電
極のサイドウォールとなるべき絶縁膜７をプラズマＣＶ
Ｄ法によってＳｉＯ2 で形成する。これは、ゲート電極
を構成するＷＳｉ膜とキャップ層４とを離間させるため
である。この絶縁膜７を例えばＣＨＦ3 を用いたＲＩＥ
によって異方性エッチングし、サイドウォールとなる部
分だけを残して除去し、電子供給層３を露出させる（図
１１（Ａ）参照）。
【０００５】次に、ゲート電極となる金属膜（ＷＳｉ／
Ｔｉ／Ａｕ）８を成膜する（図１１（Ｂ）参照）。次い
で、フォトレジストによりゲート電極のパターン（オー
バーゲートパターン）１０を金属膜８上に形成する（図
１１（Ｃ）参照）。そして、このパターンをマスクに金
属膜８のうちＴｉ／Ａｕをイオンミリングにより除去
し、ＷＳｉをＮＦ3 を用いたＲＩＥにより除去する。最
後にパターン１０を除去してゲート電極１１の形成が完
了する（図１１（Ｄ）参照）。
Ｔｉ／Ａｕ）８を成膜する（図１１（Ｂ）参照）。次い
で、フォトレジストによりゲート電極のパターン（オー
バーゲートパターン）１０を金属膜８上に形成する（図
１１（Ｃ）参照）。そして、このパターンをマスクに金
属膜８のうちＴｉ／Ａｕをイオンミリングにより除去
し、ＷＳｉをＮＦ3 を用いたＲＩＥにより除去する。最
後にパターン１０を除去してゲート電極１１の形成が完
了する（図１１（Ｄ）参照）。
【０００６】
【発明が解決しようとする課題】一方、近年の衛星通信
技術等の発展に伴い、低雑音かつ高周波で動作可能な能
動素子の開発が盛んに行われている。かかる状況下、化
合物半導体を用いた電界効果トランジスタの開発が盛ん
であり、ＩｎＧａＡｓをチャネル層に、ＩｎＡｌＡｓを
電子供給層に用いたＩｎＧａＡｓ系ＨＥＭＴは、従来の
ＧａＡｓ系のＨＥＭＴを凌ぐ低雑音性、高速性を示す素
子として注目を集めている。
技術等の発展に伴い、低雑音かつ高周波で動作可能な能
動素子の開発が盛んに行われている。かかる状況下、化
合物半導体を用いた電界効果トランジスタの開発が盛ん
であり、ＩｎＧａＡｓをチャネル層に、ＩｎＡｌＡｓを
電子供給層に用いたＩｎＧａＡｓ系ＨＥＭＴは、従来の
ＧａＡｓ系のＨＥＭＴを凌ぐ低雑音性、高速性を示す素
子として注目を集めている。
【０００７】しかしながら、上述したＧａＡｓ系のＨＥ
ＭＴのゲート電極形成プロセスを通常構造のＩｎＧａＡ
ｓ系ＨＥＭＴに適用すると、その構造は図１２に示した
ようになる。この構造のＨＥＭＴを実際に試作した結
果、ゲート・ドレイン間のリーク電流が１ｍＡ／１Ｖと
著しく大きいという不具合のあることが判明した。この
原因は、次のように考えられる。すなわち、ゲート電極
１１のサイドウォール１２がＳｉＯ2 で形成されてお
り、このサイドウォール１２の下端面と、これに接する
電子供給層１３のＩｎＡｌＡｓとの間で反応が進行し、
サイドウォールと電子供給層との界面（図１２のＡ部）
にＩｎ2 Ｏ3 層が形成されてしまう。Ｉｎ2 Ｏ3 は液晶
ディスプレイの透明電極膜として用いられるように、不
純物あるいは格子欠陥等を含む場合に導電性を帯びる。
このため、ゲート・ドレイン間にゲート電極１１−Ｉｎ
2 Ｏ3 層−キャップ層（ｎ形ＩｎＧａＡｓ）１５−ドレ
イン電極１６という導電経路が形成され、リーク電流が
流れるものと考えられる。
ＭＴのゲート電極形成プロセスを通常構造のＩｎＧａＡ
ｓ系ＨＥＭＴに適用すると、その構造は図１２に示した
ようになる。この構造のＨＥＭＴを実際に試作した結
果、ゲート・ドレイン間のリーク電流が１ｍＡ／１Ｖと
著しく大きいという不具合のあることが判明した。この
原因は、次のように考えられる。すなわち、ゲート電極
１１のサイドウォール１２がＳｉＯ2 で形成されてお
り、このサイドウォール１２の下端面と、これに接する
電子供給層１３のＩｎＡｌＡｓとの間で反応が進行し、
サイドウォールと電子供給層との界面（図１２のＡ部）
にＩｎ2 Ｏ3 層が形成されてしまう。Ｉｎ2 Ｏ3 は液晶
ディスプレイの透明電極膜として用いられるように、不
純物あるいは格子欠陥等を含む場合に導電性を帯びる。
このため、ゲート・ドレイン間にゲート電極１１−Ｉｎ
2 Ｏ3 層−キャップ層（ｎ形ＩｎＧａＡｓ）１５−ドレ
イン電極１６という導電経路が形成され、リーク電流が
流れるものと考えられる。
【０００８】なお、このような導電経路はＩｎＧａＡｓ
系ＨＥＭＴに限らず、サイドウォール（ＳｉＯ2 ）がＩ
ｎを含む半導体層上に形成されるＦＥＴの場合にも同様
に形成されてしまうし、また、サイドウォール１２がＳ
ｉＯ2 で形成される場合に限らず、ＳｉＯＮ等の酸素を
含む材料で形成される場合にも同様に形成されてしまう
という問題があった。
系ＨＥＭＴに限らず、サイドウォール（ＳｉＯ2 ）がＩ
ｎを含む半導体層上に形成されるＦＥＴの場合にも同様
に形成されてしまうし、また、サイドウォール１２がＳ
ｉＯ2 で形成される場合に限らず、ＳｉＯＮ等の酸素を
含む材料で形成される場合にも同様に形成されてしまう
という問題があった。
【０００９】本発明の目的は、ＩｎＧａＡｓ系ＨＥＭＴ
等Ｉｎを半導体材料に含み、ゲート・ドレイン間のリー
ク電流が低減された半導体装置及びその製造方法を提供
することにある。
等Ｉｎを半導体材料に含み、ゲート・ドレイン間のリー
ク電流が低減された半導体装置及びその製造方法を提供
することにある。
【００１０】
【課題を解決するための手段】本発明による半導体装置
は、基板上に形成され、組成にＩｎを含む半導体層と、
前記Ｉｎを含む半導体層上に形成されたゲート電極と、
前記ゲート電極の側部に形成され、組成に酸素を含むサ
イドウォールとを有する半導体装置において、前記サイ
ドウォールと前記Ｉｎを含む半導体層の間に、Ｉｎを含
まない半導体層が挿入されているようにしたことを特徴
とする。
は、基板上に形成され、組成にＩｎを含む半導体層と、
前記Ｉｎを含む半導体層上に形成されたゲート電極と、
前記ゲート電極の側部に形成され、組成に酸素を含むサ
イドウォールとを有する半導体装置において、前記サイ
ドウォールと前記Ｉｎを含む半導体層の間に、Ｉｎを含
まない半導体層が挿入されているようにしたことを特徴
とする。
【００１１】本発明による半導体装置は、基板上に形成
され、組成にＩｎを含む半導体層と、前記Ｉｎを含む半
導体層上に形成されたゲート電極と、前記ゲート電極の
側部に形成され、組成に酸素を含むサイドウォールとを
有する半導体装置において、前記サイドウォールと前記
Ｉｎを含む半導体層の間に、空隙が設けられているよう
にしたことを特徴とする。
され、組成にＩｎを含む半導体層と、前記Ｉｎを含む半
導体層上に形成されたゲート電極と、前記ゲート電極の
側部に形成され、組成に酸素を含むサイドウォールとを
有する半導体装置において、前記サイドウォールと前記
Ｉｎを含む半導体層の間に、空隙が設けられているよう
にしたことを特徴とする。
【００１２】
【作用】本発明によれば、ゲート電極のサイドウォール
の組成に酸素が含まれていても、サイドウォールの下端
面はＩｎを含む半導体層と直接に接することがないの
で、リーク電流の原因となるＩｎ2 Ｏ3 層は形成されな
くなり、ゲート・ドレイン間に大きなリーク電流を生じ
る原因となっていた導電経路を断つことが可能となる。
の組成に酸素が含まれていても、サイドウォールの下端
面はＩｎを含む半導体層と直接に接することがないの
で、リーク電流の原因となるＩｎ2 Ｏ3 層は形成されな
くなり、ゲート・ドレイン間に大きなリーク電流を生じ
る原因となっていた導電経路を断つことが可能となる。
【００１３】
【実施例】以下、本発明の実施例について、図１〜図９
を参照しつつ説明する。図１は本発明を電界効果トラン
ジスタの一種であるＨＥＭＴに適用した第一の実施例の
断面図であって、ゲート電極のサイドウォールの下端面
とＩｎを含む半導体層との間にＩｎを含まない半導体層
が形成されている。
を参照しつつ説明する。図１は本発明を電界効果トラン
ジスタの一種であるＨＥＭＴに適用した第一の実施例の
断面図であって、ゲート電極のサイドウォールの下端面
とＩｎを含む半導体層との間にＩｎを含まない半導体層
が形成されている。
【００１４】図示したように、このＨＥＭＴの実施例で
は、ゲート電極２１のサイドウォール２２がＳｉＯ2 で
形成されている点及び電子供給層２３がｎ形ＩｎＡｌＡ
ｓで形成されている点は図１２に示した従来のＨＥＭＴ
と同様であるが、図１２に示した従来のＨＥＭＴと次の
点で異なっている。すなわち、サイドウォール２２とＩ
ｎを組成に含む電子供給層２３との間にはＩｎを組成に
含まない半導体層２５が形成されている点である。
は、ゲート電極２１のサイドウォール２２がＳｉＯ2 で
形成されている点及び電子供給層２３がｎ形ＩｎＡｌＡ
ｓで形成されている点は図１２に示した従来のＨＥＭＴ
と同様であるが、図１２に示した従来のＨＥＭＴと次の
点で異なっている。すなわち、サイドウォール２２とＩ
ｎを組成に含む電子供給層２３との間にはＩｎを組成に
含まない半導体層２５が形成されている点である。
【００１５】このため、本実施例のように高融点金属を
ゲート材料として用いた場合においても、従来のように
サイドウォールの下端面にＩｎ2 Ｏ3 層は形成されず、
ゲート電極２１とキャップ層２６との間にこれらを相互
に結ぶ導電経路も形成されない。したがって、ゲート・
ドレイン間に大きなリーク電流を生じる原因となってい
た導電経路を断つことができるのである。
ゲート材料として用いた場合においても、従来のように
サイドウォールの下端面にＩｎ2 Ｏ3 層は形成されず、
ゲート電極２１とキャップ層２６との間にこれらを相互
に結ぶ導電経路も形成されない。したがって、ゲート・
ドレイン間に大きなリーク電流を生じる原因となってい
た導電経路を断つことができるのである。
【００１６】これ以外の構成は従来のＨＥＭＴと同様で
あるので、その説明は省略する。次に、本発明による電
界効果トランジスタの製造方法を適用して図１に示した
ＨＥＭＴを製造する場合の製造工程について図２〜図４
を参照しつつ説明する。まず、ＩｎＰ基板２７上にＭＢ
ＥやＭＯＣＶＤ法といった結晶成長法によって、バッフ
ァ層２８、チャネル層３０、電子供給層２３、Ｉｎを含
まない半導体層２５、キャップ層２６が形成されたエピ
タキシャル基板を用意し、この基板上にプラズマＣＶＤ
法によりＳｉＯ2 の絶縁膜３２を形成する（図２（Ａ）
参照）。なお、用意されたエピタキシャル基板のバッフ
ァ層２８はＩｎ0.52Ａｌ0.48Ａｓで層厚３００ｎｍ、チ
ャネル層３０はＩｎ0.53Ｇａ0.47Ａｓで層厚５０ｎｍ、
電子供給層２３はＳｉがドープ（２×１０18ｃｍ-3）さ
れたｎ形Ｉｎ0.52Ａｌ0.48Ａｓで層厚３０ｎｍ、Ｉｎを
含まない半導体層２５はＡｌ0.2 Ｇａ0.8 Ａｓで層厚２
ｎｍ、キャップ層２６はＳｉがドープ（２×１０18ｃｍ
-3）されたｎ形Ｉｎ 0.53Ｇａ0.47Ａｓで層厚５０ｎｍに
それぞれ形成されている。また、絶縁膜３２はその膜厚
が３００ｎｍとなるように形成される。
あるので、その説明は省略する。次に、本発明による電
界効果トランジスタの製造方法を適用して図１に示した
ＨＥＭＴを製造する場合の製造工程について図２〜図４
を参照しつつ説明する。まず、ＩｎＰ基板２７上にＭＢ
ＥやＭＯＣＶＤ法といった結晶成長法によって、バッフ
ァ層２８、チャネル層３０、電子供給層２３、Ｉｎを含
まない半導体層２５、キャップ層２６が形成されたエピ
タキシャル基板を用意し、この基板上にプラズマＣＶＤ
法によりＳｉＯ2 の絶縁膜３２を形成する（図２（Ａ）
参照）。なお、用意されたエピタキシャル基板のバッフ
ァ層２８はＩｎ0.52Ａｌ0.48Ａｓで層厚３００ｎｍ、チ
ャネル層３０はＩｎ0.53Ｇａ0.47Ａｓで層厚５０ｎｍ、
電子供給層２３はＳｉがドープ（２×１０18ｃｍ-3）さ
れたｎ形Ｉｎ0.52Ａｌ0.48Ａｓで層厚３０ｎｍ、Ｉｎを
含まない半導体層２５はＡｌ0.2 Ｇａ0.8 Ａｓで層厚２
ｎｍ、キャップ層２６はＳｉがドープ（２×１０18ｃｍ
-3）されたｎ形Ｉｎ 0.53Ｇａ0.47Ａｓで層厚５０ｎｍに
それぞれ形成されている。また、絶縁膜３２はその膜厚
が３００ｎｍとなるように形成される。
【００１７】絶縁膜３２の形成後、ゲート電極のパター
ンをフォトリソグラフィにより絶縁膜３２上にフォトレ
ジスト３３で形成する（図２（Ｂ）参照）。このフォト
レジスト３３をマスクとして絶縁膜３２及びキャップ層
２６を部分的にエッチングして除去する。この絶縁膜３
２のエッチングは、例えばＣＨＦ3を用いたＲＩＥ（リ
アクティブイオンエッチング）によって行うことがで
き、キャップ層２６のエッチングは、例えば、ＣＨ3 Ｂ
ｒを用いた光励起ドライエッチングによって行うことが
できる。
ンをフォトリソグラフィにより絶縁膜３２上にフォトレ
ジスト３３で形成する（図２（Ｂ）参照）。このフォト
レジスト３３をマスクとして絶縁膜３２及びキャップ層
２６を部分的にエッチングして除去する。この絶縁膜３
２のエッチングは、例えばＣＨＦ3を用いたＲＩＥ（リ
アクティブイオンエッチング）によって行うことがで
き、キャップ層２６のエッチングは、例えば、ＣＨ3 Ｂ
ｒを用いた光励起ドライエッチングによって行うことが
できる。
【００１８】なお、このキャップ層２６のエッチングで
は、キャップ層２６の下に形成されているＩｎを含まな
い半導体層２５がＡｌを含んでいるので、この半導体層
２５が露出した時点でその表面に高沸点（２９７４℃）
のＡｌ2 Ｏ3 が形成される。このため、このエッチング
は半導体層２５の表面で止まり、キャップ層２６のみを
選択的にエッチングすることができる。
は、キャップ層２６の下に形成されているＩｎを含まな
い半導体層２５がＡｌを含んでいるので、この半導体層
２５が露出した時点でその表面に高沸点（２９７４℃）
のＡｌ2 Ｏ3 が形成される。このため、このエッチング
は半導体層２５の表面で止まり、キャップ層２６のみを
選択的にエッチングすることができる。
【００１９】このように、キャップ層２５のみを選択的
にエッチングすることができれば、半導体層２５の層厚
を本実施例のように薄く形成することが可能となるの
で、半導体層２５はその組成にＡｌを含むことが好まし
い。なお、半導体層２５が露出した時点でＡｌと結合す
る酸素の出所は判然としない。エッチング用チャンバ内
を真空引きした際に、チャンバ内に残留した酸素の可能
性が高いと考えられる。なお、必要であれば、チャンバ
内にＣＨ3 Ｂｒと共に微量の酸素を供給するようにして
もよい。
にエッチングすることができれば、半導体層２５の層厚
を本実施例のように薄く形成することが可能となるの
で、半導体層２５はその組成にＡｌを含むことが好まし
い。なお、半導体層２５が露出した時点でＡｌと結合す
る酸素の出所は判然としない。エッチング用チャンバ内
を真空引きした際に、チャンバ内に残留した酸素の可能
性が高いと考えられる。なお、必要であれば、チャンバ
内にＣＨ3 Ｂｒと共に微量の酸素を供給するようにして
もよい。
【００２０】次に、フォトレジスト３３を除去する（図
２（Ｃ）参照）。この後、図３（Ａ）に示したように、
ゲート電極のサイドウォール２２となるべきＳｉＯ2 の
絶縁膜３５をプラズマＣＶＤ法によって形成する。形成
される絶縁膜３５の層厚は３００ｎｍとした。次に、こ
の絶縁膜３５をゲート電極のサイドウォール２２となる
部分を残して異方性エッチングして除去し、Ｉｎを含ま
ない半導体層２５の表面を露出させる（図３（Ｂ）参
照）。この異方性エッチングは例えばＣＨＦ3 を用いた
ＲＩＥによって行うことができる。
２（Ｃ）参照）。この後、図３（Ａ）に示したように、
ゲート電極のサイドウォール２２となるべきＳｉＯ2 の
絶縁膜３５をプラズマＣＶＤ法によって形成する。形成
される絶縁膜３５の層厚は３００ｎｍとした。次に、こ
の絶縁膜３５をゲート電極のサイドウォール２２となる
部分を残して異方性エッチングして除去し、Ｉｎを含ま
ない半導体層２５の表面を露出させる（図３（Ｂ）参
照）。この異方性エッチングは例えばＣＨＦ3 を用いた
ＲＩＥによって行うことができる。
【００２１】この後、スパッタ法によりゲート電極とな
る金属膜（ＷＳｉ／Ｔｉ／Ａｕ）３６を成膜する（図３
（Ｃ）参照）。この場合、ＷＳｉを１５０ｎｍ、Ｔｉを
１０ｎｍ、Ａｕを３００ｎｍの厚さでそれぞれ形成し
た。次に、金属膜３６の上にフォトレジストによりゲー
ト電極のパターン（オーバーゲートパターン）３７を金
属膜３６上に形成する（図４（Ａ）参照）。
る金属膜（ＷＳｉ／Ｔｉ／Ａｕ）３６を成膜する（図３
（Ｃ）参照）。この場合、ＷＳｉを１５０ｎｍ、Ｔｉを
１０ｎｍ、Ａｕを３００ｎｍの厚さでそれぞれ形成し
た。次に、金属膜３６の上にフォトレジストによりゲー
ト電極のパターン（オーバーゲートパターン）３７を金
属膜３６上に形成する（図４（Ａ）参照）。
【００２２】次に、このパターン３７をマスクに金属膜
３６のうちＴｉ／Ａｕをイオンミリングにより除去し、
ＷＳｉをＮＦ3 を用いたＲＩＥにより除去する。最後に
パターン３７を除去してゲート電極の形成が完了する
（図４（Ｂ）参照）。この後、オーミック電極の形成工
程とパッシベーション膜の形成工程が続くが、これらは
チャネル層（能動層）にＩｎＧａＡｓを用い、電子供給
層にｎ形のＩｎＡｌＡｓを用いた従来のＨＥＭＴの製造
工程と同様であるので、その説明は省略する。
３６のうちＴｉ／Ａｕをイオンミリングにより除去し、
ＷＳｉをＮＦ3 を用いたＲＩＥにより除去する。最後に
パターン３７を除去してゲート電極の形成が完了する
（図４（Ｂ）参照）。この後、オーミック電極の形成工
程とパッシベーション膜の形成工程が続くが、これらは
チャネル層（能動層）にＩｎＧａＡｓを用い、電子供給
層にｎ形のＩｎＡｌＡｓを用いた従来のＨＥＭＴの製造
工程と同様であるので、その説明は省略する。
【００２３】なお、上述した第一の実施例においては、
素子分離のためのメサエッチングに用いるエッチング液
として、ＩｎＧａＡｓ、ＩｎＡｌＡｓ、ＡｌＧａＡｓの
三者間で選択性の無いエッチング液を用いれば、従来の
プロセスと同様の工程で素子分離を行うことも可能であ
る。そのようなエッチング液としては、例えばＨＦ＋Ｈ
2 Ｏ2 ＋Ｈ2 Ｏ系のものを用いればよい。
素子分離のためのメサエッチングに用いるエッチング液
として、ＩｎＧａＡｓ、ＩｎＡｌＡｓ、ＡｌＧａＡｓの
三者間で選択性の無いエッチング液を用いれば、従来の
プロセスと同様の工程で素子分離を行うことも可能であ
る。そのようなエッチング液としては、例えばＨＦ＋Ｈ
2 Ｏ2 ＋Ｈ2 Ｏ系のものを用いればよい。
【００２４】ところで、上述の実施例では、Ｉｎを含ま
ない半導体層２５としてＡｌＧａＡｓを用いたが、Ｓｉ
Ｏ2 からなるサイドウォール２２と反応してＩｎ2 Ｏ3
等の導電層を形成することのない半導体であればよい。
そのような半導体として、例えば、ＧａＡｓ、ＡｌＡｓ
等を用いることも可能である。なお、Ａｌを含むことが
好ましいのは上述した通りである。
ない半導体層２５としてＡｌＧａＡｓを用いたが、Ｓｉ
Ｏ2 からなるサイドウォール２２と反応してＩｎ2 Ｏ3
等の導電層を形成することのない半導体であればよい。
そのような半導体として、例えば、ＧａＡｓ、ＡｌＡｓ
等を用いることも可能である。なお、Ａｌを含むことが
好ましいのは上述した通りである。
【００２５】図５に本発明を電界効果トランジスタの一
種であるＨＥＭＴに適用した第二の実施例の断面図であ
って、ゲート電極のサイドウォールの下端面とＩｎを含
む半導体層との間に空隙が形成されている。図５に示し
たように、このＨＥＭＴの実施例では、ゲート電極２１
のサイドウォール２２がＳｉＯ2 で形成されている点及
び電子供給層２３がｎ形ＩｎＡｌＡｓで形成されている
点は図１２に示した従来のＨＥＭＴと同様であるが、図
１２に示した従来のＨＥＭＴと次の点で異なっている。
すなわち、サイドウォール２２とＩｎを組成に含む電子
供給層２３との間には空隙３８が形成されている点であ
る。
種であるＨＥＭＴに適用した第二の実施例の断面図であ
って、ゲート電極のサイドウォールの下端面とＩｎを含
む半導体層との間に空隙が形成されている。図５に示し
たように、このＨＥＭＴの実施例では、ゲート電極２１
のサイドウォール２２がＳｉＯ2 で形成されている点及
び電子供給層２３がｎ形ＩｎＡｌＡｓで形成されている
点は図１２に示した従来のＨＥＭＴと同様であるが、図
１２に示した従来のＨＥＭＴと次の点で異なっている。
すなわち、サイドウォール２２とＩｎを組成に含む電子
供給層２３との間には空隙３８が形成されている点であ
る。
【００２６】このため、本実施例のように高融点金属を
ゲート材料として用いた場合においても、従来のように
サイドウォールの下端面にＩｎ2 Ｏ3 層は形成されず、
ゲート電極２１とキャップ層２６との間にこれらを相互
に結ぶ導電経路も形成されない。したがって、図１に示
した第一の実施例と同様に、ゲート・ドレイン間に大き
なリーク電流を生じる原因となっていた導電経路を断つ
ことができるのである。
ゲート材料として用いた場合においても、従来のように
サイドウォールの下端面にＩｎ2 Ｏ3 層は形成されず、
ゲート電極２１とキャップ層２６との間にこれらを相互
に結ぶ導電経路も形成されない。したがって、図１に示
した第一の実施例と同様に、ゲート・ドレイン間に大き
なリーク電流を生じる原因となっていた導電経路を断つ
ことができるのである。
【００２７】これ以外の構成は従来のＨＥＭＴと同様で
あるので、その説明は省略する。次に、本発明による電
界効果トランジスタの製造方法を適用して図５に示した
ＨＥＭＴを製造する場合の製造工程について図６〜図８
を参照しつつ説明する。まず、ＩｎＰ基板２７上にＭＢ
ＥやＭＯＣＶＤ法といった結晶成長法によって、バッフ
ァ層２８、チャネル層３０、電子供給層２３、キャップ
層２６が形成されたエピタキシャル基板を用意し、この
基板上にプラズマＣＶＤ法によりＳｉＯ 2 の絶縁膜３２
を形成する（図６（Ａ）参照）。なお、用意されたエピ
タキシャル基板の各層の組成及び層厚は第一の実施例の
場合と同様である。また、絶縁膜３２も第一の実施例の
場合と同様にその膜厚が３００ｎｍとなるように形成さ
れる。
あるので、その説明は省略する。次に、本発明による電
界効果トランジスタの製造方法を適用して図５に示した
ＨＥＭＴを製造する場合の製造工程について図６〜図８
を参照しつつ説明する。まず、ＩｎＰ基板２７上にＭＢ
ＥやＭＯＣＶＤ法といった結晶成長法によって、バッフ
ァ層２８、チャネル層３０、電子供給層２３、キャップ
層２６が形成されたエピタキシャル基板を用意し、この
基板上にプラズマＣＶＤ法によりＳｉＯ 2 の絶縁膜３２
を形成する（図６（Ａ）参照）。なお、用意されたエピ
タキシャル基板の各層の組成及び層厚は第一の実施例の
場合と同様である。また、絶縁膜３２も第一の実施例の
場合と同様にその膜厚が３００ｎｍとなるように形成さ
れる。
【００２８】絶縁膜３２の形成後、第一の実施例と同様
に、ゲート電極のパターンをフォトリソグラフィにより
絶縁膜３２上にフォトレジスト３３で形成する（図６
（Ｂ）参照）。次に、フォトレジスト３３をマスクとし
て絶縁膜３２及びキャップ層２６を部分的にエッチング
して除去する。この絶縁膜３２のエッチングは、例えば
ＣＨＦ 3 を用いたＲＩＥ（リアクティブイオンエッチン
グ）によって行うことができ、キャップ層２６のエッチ
ングは、ＨＦ＋Ｈ2 Ｏ2 ＋Ｈ2 Ｏ系のエッチャントを用
いたウェットエッチングによって行うことができる。な
お、キャップ層２６のエッチングはキャップ層の上層部
３０ｎｍ程度エッチングし、その下層部２０ｎｍを残
す。そして、フォトレジスト３３を除去する（図６
（Ｃ）参照）。
に、ゲート電極のパターンをフォトリソグラフィにより
絶縁膜３２上にフォトレジスト３３で形成する（図６
（Ｂ）参照）。次に、フォトレジスト３３をマスクとし
て絶縁膜３２及びキャップ層２６を部分的にエッチング
して除去する。この絶縁膜３２のエッチングは、例えば
ＣＨＦ 3 を用いたＲＩＥ（リアクティブイオンエッチン
グ）によって行うことができ、キャップ層２６のエッチ
ングは、ＨＦ＋Ｈ2 Ｏ2 ＋Ｈ2 Ｏ系のエッチャントを用
いたウェットエッチングによって行うことができる。な
お、キャップ層２６のエッチングはキャップ層の上層部
３０ｎｍ程度エッチングし、その下層部２０ｎｍを残
す。そして、フォトレジスト３３を除去する（図６
（Ｃ）参照）。
【００２９】この後、図７（Ａ）に示したように、ゲー
ト電極のサイドウォールとなるべきＳｉＯ2 の絶縁膜３
５をプラズマＣＶＤ法によって形成する。形成される絶
縁膜３５の層厚は３００ｎｍとした。次に、この絶縁膜
３５をゲート電極のサイドウォールとなる部分を残して
異方性エッチングして除去し、キャップ層２６の表面を
露出させる（図７（Ｂ）参照）。この異方性エッチング
は例えばＣＨＦ3 を用いたＲＩＥによって行うことがで
きる。
ト電極のサイドウォールとなるべきＳｉＯ2 の絶縁膜３
５をプラズマＣＶＤ法によって形成する。形成される絶
縁膜３５の層厚は３００ｎｍとした。次に、この絶縁膜
３５をゲート電極のサイドウォールとなる部分を残して
異方性エッチングして除去し、キャップ層２６の表面を
露出させる（図７（Ｂ）参照）。この異方性エッチング
は例えばＣＨＦ3 を用いたＲＩＥによって行うことがで
きる。
【００３０】次に、ＩｎＧａＡｓとＩｎＡｌＡｓの間で
ＩｎＧａＡｓのみを除去できる選択性を有するエッチン
グ液を用いてサイドウォール２２の下に形成されている
キャップ層２６を除去し、電子供給層２３を露出させる
（図７（Ｃ）参照）。こうして、サイドウォール２２の
下端面と電子供給層２３との間に空隙を形成することが
できる。このようなエッチング液としては、例えば、酒
石酸とＨ2 Ｏ2 を混合したものを用いることができる。
ＩｎＧａＡｓのみを除去できる選択性を有するエッチン
グ液を用いてサイドウォール２２の下に形成されている
キャップ層２６を除去し、電子供給層２３を露出させる
（図７（Ｃ）参照）。こうして、サイドウォール２２の
下端面と電子供給層２３との間に空隙を形成することが
できる。このようなエッチング液としては、例えば、酒
石酸とＨ2 Ｏ2 を混合したものを用いることができる。
【００３１】この後、スパッタ法によりゲート電極とな
る金属膜（ＷＳｉ／Ｔｉ／Ａｕ）３６を成膜する（図８
（Ａ）参照）。この場合、ＷＳｉを１５０ｎｍ、Ｔｉを
１０ｎｍ、Ａｕを３００ｎｍの厚さでそれぞれ形成し
た。次に、金属膜３６の上にフォトレジストによりゲー
ト電極のパターン（オーバーゲートパターン）３７を金
属膜３６上に形成する（図８（Ｂ）参照）。
る金属膜（ＷＳｉ／Ｔｉ／Ａｕ）３６を成膜する（図８
（Ａ）参照）。この場合、ＷＳｉを１５０ｎｍ、Ｔｉを
１０ｎｍ、Ａｕを３００ｎｍの厚さでそれぞれ形成し
た。次に、金属膜３６の上にフォトレジストによりゲー
ト電極のパターン（オーバーゲートパターン）３７を金
属膜３６上に形成する（図８（Ｂ）参照）。
【００３２】次に、このパターン３７をマスクに金属膜
３６のうちＴｉ／Ａｕをイオンミリングにより除去し、
ＷＳｉをＮＦ3 を用いたＲＩＥにより除去する。最後に
パターン３７を除去してゲート電極の形成が完了する
（図８（Ｃ）参照）。これ以降の工程は、上述した第一
の実施例の場合と同様である。本発明は上記実施例に限
らず種々の変形が可能である。
３６のうちＴｉ／Ａｕをイオンミリングにより除去し、
ＷＳｉをＮＦ3 を用いたＲＩＥにより除去する。最後に
パターン３７を除去してゲート電極の形成が完了する
（図８（Ｃ）参照）。これ以降の工程は、上述した第一
の実施例の場合と同様である。本発明は上記実施例に限
らず種々の変形が可能である。
【００３３】例えば、上記実施例は、いずれもＨＥＭＴ
に本発明を適用したものであるが、本発明はＨＥＭＴに
限定されるものではない。例えば、図９に示したよう
に、チャネル層４０がＩｎを含む半導体で形成されたＭ
ＥＳＦＥＴ（Metal Semiconductor Field Effect Trans
istor ）にも適用可能である。なお、図９に示した第三
の実施例は、サイドウォール２２とチャネル層４０との
間にＩｎを含まない半導体層２５を形成した場合の実施
例である。この他にも、ＩｎＧａＡｓ層に不純物をドー
プしたいわゆるドープトチャネル・ヘテロ接合ＦＥＴに
も本発明は適用可能である。
に本発明を適用したものであるが、本発明はＨＥＭＴに
限定されるものではない。例えば、図９に示したよう
に、チャネル層４０がＩｎを含む半導体で形成されたＭ
ＥＳＦＥＴ（Metal Semiconductor Field Effect Trans
istor ）にも適用可能である。なお、図９に示した第三
の実施例は、サイドウォール２２とチャネル層４０との
間にＩｎを含まない半導体層２５を形成した場合の実施
例である。この他にも、ＩｎＧａＡｓ層に不純物をドー
プしたいわゆるドープトチャネル・ヘテロ接合ＦＥＴに
も本発明は適用可能である。
【００３４】また、本発明はＷＳｉ／Ｔｉ／Ａｕからな
るゲート電極を有する場合に限らず、サイドウォールを
有する構造であれば、任意のゲート材料に対しても有効
である。
るゲート電極を有する場合に限らず、サイドウォールを
有する構造であれば、任意のゲート材料に対しても有効
である。
【００３５】
【発明の効果】以上説明したように、本発明によれば、
ゲート電極のサイドウォールの組成に酸素が含まれてい
ても、サイドウォールの下端面はＩｎを含む半導体層と
直接に接することがないので、リーク電流の原因となる
Ｉｎ2 Ｏ3 層は形成されなくなり、ゲート・ドレイン間
に大きなリーク電流を生じる原因となっていた導電経路
を断つことが可能となる。この結果、ゲート・ドレイン
間のリーク電流を低減することができ、ＩｎＧａＡｓ系
ＨＥＭＴの信頼性の向上に寄与することができる。
ゲート電極のサイドウォールの組成に酸素が含まれてい
ても、サイドウォールの下端面はＩｎを含む半導体層と
直接に接することがないので、リーク電流の原因となる
Ｉｎ2 Ｏ3 層は形成されなくなり、ゲート・ドレイン間
に大きなリーク電流を生じる原因となっていた導電経路
を断つことが可能となる。この結果、ゲート・ドレイン
間のリーク電流を低減することができ、ＩｎＧａＡｓ系
ＨＥＭＴの信頼性の向上に寄与することができる。
【図１】本発明の第一の実施例によるＨＥＭＴの断面図
である。
である。
【図２】図１に示したＨＥＭＴの製造工程図（その１）
である。
である。
【図３】図１に示したＨＥＭＴの製造工程図（その２）
である。
である。
【図４】図１に示したＨＥＭＴの製造工程図（その３）
である。
である。
【図５】本発明の第二の実施例によるＨＥＭＴの断面図
である。
である。
【図６】図５に示したＨＥＭＴの製造工程図（その１）
である。
である。
【図７】図５に示したＨＥＭＴの製造工程図（その２）
である。
である。
【図８】図５に示したＨＥＭＴの製造工程図（その３）
である。
である。
【図９】本発明の第三の実施例によるＦＥＴの断面図で
ある。
ある。
【図１０】従来のＨＥＭＴの製造工程図（その１）であ
る。
る。
【図１１】従来のＨＥＭＴの製造工程図（その２）であ
る。
る。
【図１２】従来のＨＥＭＴの断面図である。
１…バッファ層 ２…チャネル層 ３…電子供給層 ４…キャップ層 ５…絶縁膜 ６…フォトレジスト ７…絶縁膜 ８…金属膜 １０…パターン １１…ゲート電極 １２…サイドウォール １３…電子供給層 １５…キャップ層 １６…ドレイン電極 ２１…ゲート電極 ２２…サイドウォール ２３…電子供給層 ２５…Ｉｎを組成に含まない半導体層 ２６…キャップ層 ２７…ＩｎＰ基板 ２８…バッファ層 ３０…チャネル層 ３２…絶縁膜 ３３…フォトレジスト ３５…絶縁膜 ３６…金属膜 ３７…パターン ３８…空隙 ４０…チャネル層
Claims (4)
- 【請求項１】 基板上に形成され、組成にＩｎを含む半
導体層と、前記Ｉｎを含む半導体層上に形成されたゲー
ト電極と、前記ゲート電極の側部に形成され、組成に酸
素を含むサイドウォールとを有する半導体装置におい
て、 前記サイドウォールと前記Ｉｎを含む半導体層の間に、
Ｉｎを含まない半導体層が挿入されていることを特徴と
する半導体装置。 - 【請求項２】 基板上に形成され、組成にＩｎを含む半
導体層と、前記Ｉｎを含む半導体層上に形成されたゲー
ト電極と、前記ゲート電極の側部に形成され、組成に酸
素を含むサイドウォールとを有する半導体装置におい
て、 前記サイドウォールと前記Ｉｎを含む半導体層の間に、
空隙が設けられていることを特徴とする半導体装置。 - 【請求項３】 Ｉｎを含む半導体層上にＩｎを含まない
半導体層が形成された半導体基板を形成する工程と、 前記Ｉｎを含まない半導体層よりも上に形成されている
上部半導体層のゲート電極形成領域を部分的に除去し
て、前記Ｉｎを含まない半導体層を露出する工程と、 前記上部半導体層の側部に、組成に酸素を含むサイドウ
ォールを形成する工程と、 前記ゲート電極形成領域の前記サイドウォールの内側に
前記Ｉｎを含まない半導体層にコンタクトするゲート電
極を形成する工程とを有することを特徴とする半導体装
置の製造方法。 - 【請求項４】 Ｉｎを含む半導体層上にキャップ層が形
成された半導体基板を形成する工程と、 前記キャップ層よりも上に形成されている上部半導体層
のゲート電極形成領域を部分的に除去すると共に、前記
キャップ層を途中まで除去する工程と、 前記上部半導体層及び前記キャップ層の側部に、組成に
酸素を含むサイドウォールを形成する工程と、 前記サイドウォール内側の開口から前記キャップ層の残
存部分をエッチングすることにより、前記サイドウォー
ル下に空隙を形成する工程と、 前記ゲート電極形成領域の前記サイドウォールの内側に
前記Ｉｎを含む半導体層にコンタクトするゲート電極を
形成する工程とを有することを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32544692A JPH06177165A (ja) | 1992-12-04 | 1992-12-04 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32544692A JPH06177165A (ja) | 1992-12-04 | 1992-12-04 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06177165A true JPH06177165A (ja) | 1994-06-24 |
Family
ID=18176954
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32544692A Withdrawn JPH06177165A (ja) | 1992-12-04 | 1992-12-04 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06177165A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08293507A (ja) * | 1995-04-24 | 1996-11-05 | Nec Corp | 電界効果型トランジスタ |
-
1992
- 1992-12-04 JP JP32544692A patent/JPH06177165A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08293507A (ja) * | 1995-04-24 | 1996-11-05 | Nec Corp | 電界効果型トランジスタ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000307 |