KR20000026195A - 반도체 소자의 듀얼 게이트 전극 형성을 위한게이트폴리실리콘 식각 방법 - Google Patents

반도체 소자의 듀얼 게이트 전극 형성을 위한게이트폴리실리콘 식각 방법 Download PDF

Info

Publication number
KR20000026195A
KR20000026195A KR1019980043624A KR19980043624A KR20000026195A KR 20000026195 A KR20000026195 A KR 20000026195A KR 1019980043624 A KR1019980043624 A KR 1019980043624A KR 19980043624 A KR19980043624 A KR 19980043624A KR 20000026195 A KR20000026195 A KR 20000026195A
Authority
KR
South Korea
Prior art keywords
etching
thin film
polysilicon
polysilicon thin
gate
Prior art date
Application number
KR1019980043624A
Other languages
English (en)
Other versions
KR100272182B1 (ko
Inventor
김승준
Original Assignee
김규현
아남반도체 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김규현, 아남반도체 주식회사 filed Critical 김규현
Priority to KR1019980043624A priority Critical patent/KR100272182B1/ko
Publication of KR20000026195A publication Critical patent/KR20000026195A/ko
Application granted granted Critical
Publication of KR100272182B1 publication Critical patent/KR100272182B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H01L21/32137—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Drying Of Semiconductors (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

반도체 소자의 듀얼 게이트 전극 형성을 위한 게이트 폴리실리콘의 식각 방법에 관한 것으로, 실리콘웨이퍼에 게이트 산화막을 형성하고, N 모스 영역과 P 모스 영역에 각각 불순물이 도핑된 폴리실리콘 박막과 불순물이 도핑되지 않은 폴리실리콘 박막을 증착하며, 반도체 소자의 듀얼 게이트 전극 형성을 위한 감광막 패턴을 형성한 후, 실리콘웨이퍼를 플라즈마 건식 식각 챔버에 장입하여, B.T 공정에 의해 불소를 함유한 반응가스로 감광막 패턴을 마스크로 폴리실리콘 박막 상부의 자연 산화막 및 증착된 폴리실리콘 박막의 1/5 내지 4/5 정도의 소정 두께로 폴리실리콘 박막을 식각하며, M.E 공정에 의해 감광막 패턴을 마스크로 식각 정지점을 P 모스 영역의 불순물이 도핑되지 않은 폴리실리콘 박막의 남아 있는 두께가 0 내지 50nm이 되도록 늘려 잡아 폴리실리콘 박막을 식각하며, O.E 공정에 의해 실리콘웨이퍼의 게이트 산화막 상부에 남아 있는 잔존물을 제거한 후, 감광막 패턴을 제거한다. 이렇게 하여 반도체 소자의 듀얼 게이트 전극을 형성하므로, 게이트 전극의 정확한 임계 선폭을 얻을 수 있어 반도체 소자의 신뢰성을 향상시키며, 반도체 소자 제조 공정의 재현성과 공정 수율을 향상시킨다.

Description

반도체 소자의 듀얼 게이트 전극 형성을 위한 게이트 폴리실리콘 식각 방법
본 발명은 반도체 소자의 게이트 전극 형성 방법에 관한 것으로, 더욱 상세하게는 반도체 소자의 듀얼 게이트 전극 형성을 위한 게이트 폴리실리콘의 식각 방법에 관한 것이다.
일반적으로 모스형 반도체 소자는 금속-산화막-반도체의 콘덴서 구조를 사용하는 것으로, 금속 전극과 반도체 기판 사이에 인가된 바이어스에 의해서 반도체 기판 위의 산화막 바로 밑에 전류의 통로가 되어야할 채널이 형성되고, 그것이 바이어스의 값에 의해 제어되는 것이 기본 원리이다. 그리고, 금속 전극으로서 가장 기본적인 전극 재료인 알루미늄을 게이트 전극으로 사용해서 반도체 소자의 개발이 시도되었다.
알루미늄 게이트의 경우에는 특히, 모스 트랜지스터의 소스/드레인 부분의 확산층을 형성한 다음 알루미늄 전극을 만들기 때문에, 알루미늄의 패턴을 접합하기 위한 글라스 마스크를 반도체 기판 상에 위치 조정할 때 오차분의 여유를 소스/드레인과 게이트 전극의 오버랩으로서 수 μm 취할 필요가 있다. 이 오버랩은 점유 패턴 면적을 증가시킴과 동시에 게이트 전극과 드레인 전극간의 궤환 용량을 증가시켜 회로의 스위칭 스피드에 중대한 영향을 미치며, 결과적으로 게이트 전극 자체의 면적이 증가되어 입력 용량을 증가시킴으로써 회로의 스위칭 스피드를 저하시킨다.
이에 대응하여 자기 정합 게이트 형성이 가능하도록 한 것이 폴리실리콘 게이트 전극이다. 이것은 채널 부분의 마스킹은 게이트 전극 자체로부터 이루어지므로 마스크 정렬 오차를 고려할 필요가 전혀 없고, 게이트 전극과의 소스/드레인의 오버랩은 극히 적으며 확산층의 가로방향이 늘어난 것뿐이다. 이 때문에 궤환 용량 및 게이트 용량 모두 대단히 적고, 회로의 스위칭 특성이 대폭적으로 향상된다. 이러한 폴리실리콘 게이트 전극에서 게이트 폴리실리콘의 임계 선폭(CD ; critical dimension)은 반도체 소자의 성능을 정하는 것으로 그 식각 공정은 매우 중요하다.
종래 기술에 의한 게이트 폴리실리콘의 식각 방법은 첫째, 자연 산화막을 제거하기 위한 B.T(breakthrough) 공정이 있고, 둘째, 게이트 폴리실리콘을 식각하기 위한 M.E(main etch) 공정이 있다. 마지막으로 M.E 공정 이후 남은 찌꺼기 등과 같은 잔존물을 제거하기 위한 O.E(over etch) 공정을 실시한다.
그러면, 첨부된 도 1a 내지 도 1d를 참조하여 종래의 듀얼(dual) 게이트 전극 형성을 위한 폴리실리콘의 식각 방법을 설명한다.
먼저, 도 1a에 도시한 바와 같이, LOCOS(local oxidation of silicon) 공정이나 STI(shallow trench isolation) 공정에 의해 각각 N 모스 영역과 P 모스 영역이 정의된 실리콘웨이퍼(1)를 열산화하여 게이트 영역의 유전체 역할을 하는 게이트 산화막(2)을 얇은 막으로 열성장시킨다. 그리고, 열 성장된 게이트 산화막(2) 상부에 모스형 반도체 소자의 게이트 전극으로 이용하기 위한 폴리실리콘 박막을 화학 기상 증착법(CVD ; chemical vapor deposition)으로 증착시키는 데, 이때, 실리콘웨이퍼(1)의 N 모스 영역에는 불순물이 도핑(doping)된 폴리실리콘 박막(3)을 증착시키고, 실리콘웨이퍼(1)의 P 모스 영역에는 불순물이 도핑되지 않은 폴리실리콘 박막(3')을 증착시킨다. 그 다음, 폴리실리콘 박막(3, 3') 상부에 감광막을 도포하고, 게이트 전극 패턴이 형성된 마스크로 감광막을 노광 현상하여 각 모스 영역의 폴리실리콘 박막(3, 3') 상부에 게이트 전극 형성을 위한 감광막 패턴(4)을 각각 형성한다.
그 다음, 식각 챔버 내에 실리콘웨이퍼(1)를 장입한 후, 반도체 소자의 듀얼 게이트 전극 형성을 위해 폴리실리콘 박막(3, 3')을 식각한다.
폴리실리콘 박막(3, 3')의 식각은 먼저, 도 1b에 도시한 바와 같이, 폴리실리콘 박막(3, 3') 상부에 성장된 자연 산화막을 제거하기 위한 B.T 공정에 의해, 감광막 패턴(4)을 마스크로 각 모스 영역의 폴리실리콘 박막(3, 3')을 불소(F ; fluorine) 등을 이용한 식각 공정을 이용하여 일정 두께로 얇게 식각하여 폴리실리콘 상부의 자연 산화막을 제거한다.
그리고, 도 1c에 도시한 바와 같이, 게이트 폴리실리콘을 식각하기 위한 M.E 공정에 의해, 플라즈마 건식 식각 공정을 이용하여 감광막 패턴(4)을 마스크로 각 모스 영역의 드러난 폴리실리콘 박막(3, 3')을 식각하여 게이트 전극 패턴을 형성한다.
그리고, 도 1d에 도시한 바와 같이, M.E 공정 이후 남은 찌꺼기 등과 같은 잔존물을 제거하기 위한 O.E 공정을 실시한 다음, 게이트 전극 패턴 상부의 감광막 패턴(4)을 제거하여 반도체 소자의 듀얼 게이트 전극을 완성한다.
이와 같은 종래의 게이트 폴리실리콘 식각 방법에 의해 반도체 소자의 듀얼 게이트 전극을 형성할 경우, N 모스 영역의 불순물이 도핑된 폴리실리콘 박막은 식각율이 빠르고, P 모스 영역의 불순물이 도핑되지 않은 폴리실리콘 박막은 상대적으로 식각율이 느리다. 이러한 이유로 인하여 게이트 폴리실리콘을 식각하는 M.E 공정에서는 식각 정지점(EOP ; end of point)을 잡아서 식각 공정을 멈추게 되는 데, 이때, 도 1c에서와 같이 N 모스 영역의 불순물이 도핑된 폴리실리콘 박막(3)은 완전히 식각되어 하부 게이트 산화막(2)이 노출되는 반면, P 모스 영역의 불순물이 도핑되지 않은 폴리실리콘 박막(3')은 식각율이 상대적으로 느리기 때문에 폴리실리콘이 실리콘웨이퍼 상부에 남아 있게 된다. 이후, M.E 공정에 의해 남은 찌꺼기 등의 잔존물을 제거하기 위한 O.E 공정을 실시하게 되면, 식각액(etchant)이 P 모스 영역의 폴리실리콘 박막 하부의 측면으로 침투하여 도 1d에서와 같이 P 모스 영역의 게이트 전극 패턴의 하부 측벽이 과다 식각되는(5) 노치(notch) 현상이 발생한다. 이러한 노치 현상에 의해 게이트 전극의 정확한 임계 선폭(CD ; critical dimension)을 조절할 수 없어 반도체 소자의 신뢰성을 저하시킬 뿐만 아니라 반도체 소자 제조 공정의 재현성과 공정 수율이 저감된다.
본 발명은 이와 같은 문제점을 해결하기 위하여 안출한 것으로, 그 목적은 반도체 소자의 듀얼 게이트 전극의 정확함 임계 선폭을 얻을 수 있도록 하는 게이트 폴리실리콘의 식각 방법을 제공하는 데 있다.
도 1a 내지 도 1d는 종래의 게이트 폴리실리콘 식각 방법에 따라 반도체 소자의 듀얼 게이트 전극을 형성하는 방법을 개략적으로 도시한 공정도이고,
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 게이트 폴리실리콘 식각 방법에 따라 반도체 소자의 듀얼 게이트 전극을 형성하는 방법을 개략적으로 도시한 공정도이다.
상기와 같은 목적을 달성하기 위하여 본 발명은, 반도체 소자의 듀얼 게이트 전극을 형성하기 위하여, 게이트 폴리실리콘의 B.T 공정시 자연산화막 및 일정 두께의 폴리실리콘 박막을 식각하여 남아있는 폴리실리콘 박막의 두께를 얇게 하고, M.E 공정에 의해 식각 정지점을 늘려 잡아 P 모스 영역의 불순물이 도핑되지 않은 폴리실리콘 박막을 완전히 제거한 다음, O.E 공정에 의해 잔존물을 제거하여 P 모스 영역의 게이트 전극에서 발생되는 노치 현상을 방지하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일 실시예를 설명한다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 게이트 폴리실리콘 식각 방법에 따라 반도체 소자의 듀얼 게이트 전극을 형성하는 방법을 개략적으로 도시한 공정도이다. 먼저, 도 2a에 도시한 바와 같이, LOCOS 공정이나 STI 공정에 의해 각각 N 모스 영역과 P 모스 영역이 정의된 실리콘웨이퍼(10)를 열산화하여 게이트 영역의 유전체 역할을 하는 게이트 산화막(11)을 얇은 막으로 열성장시킨다. 그리고, 열 성장된 게이트 산화막(11) 상부에 모스형 반도체 소자의 게이트 전극으로 이용하기 위한 폴리실리콘 박막을 화학 기상 증착법으로 증착시키는 데, 이때, 실리콘웨이퍼(10)의 N 모스 영역에는 불순물이 도핑된 폴리실리콘 박막(12)을 증착시키고, 실리콘웨이퍼(10)의 P 모스 영역에는 불순물이 도핑되지 않은 폴리실리콘 박막(12')을 증착시킨다. 그 다음, 폴리실리콘 박막(12, 12') 상부에 감광막을 도포하고, 게이트 전극 패턴이 형성된 마스크로 감광막을 노광 현상하여 각 모스 영역의 폴리실리콘 박막(12, 12') 상부에 게이트 전극 형성을 위한 감광막 패턴(13)을 각각 형성한다.
그 다음, 식각 챔버 내에 실리콘웨이퍼(10)를 장입한 후, 반도체 소자의 듀얼 게이트 전극 형성을 위해 실리콘웨이퍼(10)의 각 모스 영역에 형성된 폴리실리콘 박막(12, 12')을 식각한다.
폴리실리콘 박막(12, 12')의 식각은 먼저, 도 2b에 도시한 바와 같이, B.T 공정으로 불소가 함유된 SF6등의 반응 가스를 이용한 건식 식각으로 폴리실리콘 박막(12, 12') 상부에 성장된 자연 산화막을 제거한다. 이때, 불소가 함유된 SF6등의 반응 가스를 사용하므로 폴리실리콘 박막(12, 12') 상부의 자연 산화막이 잘 제거될 뿐만 아니라 N 모스 영역과 P 모스 영역의 폴리실리콘 박막(12, 12')의 불순물 도핑에 관계없이 식각율이 비슷하게 된다. 그리고, 불소가 함유된 SF6등의 반응 가스는 매우 반응성이 크기 때문에 폴리실리콘 박막(12, 12')을 등방성 식각으로 유도하게될 가능성이 매우 많은데, 이를 방지하기 위하여 식각시 폴리머(polymer)를 형성하는 것으로 알려진 브롬화수소(HBr) 가스를 적당한 비율로 혼합하여 폴리실리콘 박막을 비등방성 식각이 되도록 하는 것이 바람직하다. 또한, B.T 공정의 시간을 종래에 비해 상대적으로 길게 하여 폴리실리콘 박막(12, 12') 상부의 자연 산화막뿐만 아니라 증착된 폴리실리콘 박막(12, 12') 두께의 1/5 내지 4/5 정도의 일정 두께로 폴리실리콘 박막(12, 12')을 충분히 식각한다. 이렇게 폴리실리콘 박막(12, 12')을 B.T 공정에서 충분히 식각하는 것은, 폴리실리콘 박막(12, 12')의 두께가 얇을수록 후속의 M.E 공정의 식각후 남아있는 P 모스 영역의 폴리실리콘 박막(12')의 두께가 얇아지므로 인하여 종래와 같이 듀얼 게이트 전극 형성시 P 모스 영역에서 노치 현상이 발생할 가능성이 감소하기 때문이다.
그리고, 도 2c에 도시한 바와 같이, 게이트 폴리실리콘을 식각하기 위한 M.E 공정에 의해. 플라즈마 건식 식각 공정을 이용하여 감광막 패턴(13)을 마스크로 각 모스 영역의 드러난 폴리실리콘 박막(12, 12')을 식각하여 게이트 전극 패턴을 형성한다. 이때, 식각 정지점(EOP ; end of point)을 종래에 비해 좀더 길게 하여 P 모스 영역의 드러난 폴리실리콘 박막(12')을 완전히 제거하도록 한다. 그리고, 식각 정지점은 P 모스 영역의 드러난 폴리실리콘 박막(12')의 남아 있는 두께가 0 내지 50nm정도가 되도록 하는 것이 바람직하다.
그리고, 도 2d에 도시한 바와 같이, O.E 공정을 실시하여 M.E 공정 이후 남은 찌꺼기 등과 같은 잔존물을 제거한 다음, 게이트 전극 패턴 상부의 감광막 패턴(13)을 제거하여 반도체 소자의 듀얼 게이트 전극을 완성한다.
이와 같이 본 발명은 반도체 소자의 듀얼 게이트 전극을 형성하기 위하여, 게이트 폴리실리콘의 B.T 공정시 자연산화막 및 일정 두께의 폴리실리콘 박막을 식각하여 남아있는 폴리실리콘 박막의 두께를 얇게 하고, M.E 공정에 의해 식각 정지점을 늘려 잡아 P 모스 영역의 불순물이 도핑되지 않은 폴리실리콘 박막을 완전히 제거한 다음, O.E 공정에 의해 잔존물을 제거하여 종래와 같이 P 모스 영역의 게이트 전극에서 발생되는 노치 현상을 방지함으로써, 반도체 소자의 듀얼 게이트 전극의 정확한 임계 선폭을 얻을 수 있어 반도체 소자의 신뢰성을 향상시킬 뿐만 아니라 반도체 소자 제조 공정의 재현성과 공정 수율을 향상시킬 수 있다.

Claims (4)

  1. 실리콘웨이퍼에 게이트 산화막을 형성하고, N 모스 영역과 P 모스 영역에 각각 불순물이 도핑된 폴리실리콘 박막과 불순물이 도핑되지 않은 폴리실리콘 박막을 증착하며, 반도체 소자의 듀얼 게이트 전극 형성을 위한 감광막 패턴을 형성한 후, 실리콘웨이퍼를 플라즈마 건식 식각 챔버에 장입하여, 상기 감광막 패턴을 마스크로 폴리실리콘 박막 상부의 자연 산화막을 제거하는 제 1식각 단계와;
    상기 감광막 패턴을 마스크로 드러난 폴리실리콘 박막을 식각하는 제 2식각 단계와;
    상기 감광막 패턴을 마스크로 실리콘웨이퍼의 상기 게이트 산화막 상부에 남아 있는 잔존물을 제거한 후, 감광막 패턴을 제거하는 제 3식각 단계를 포함하는 게이트 폴리실리콘 식각 방법에 있어서,
    상기 제 1식각 단계에서 자연 산화막 및 소정 두께의 폴리실리콘 박막을 식각하며, 제 2식각 단계에서 식각 정지점을 종래에 비해 늘려 잡는 것을 특징으로 하는 반도체 소자의 듀얼 게이트 전극 형성을 위한 게이트 폴리실리콘 식각 방법.
  2. 제 1 항에 있어서, 상기 제 1식각 단계에서 불소를 함유한 반응 가스를 이용하여 N 모스 영역의 불순물이 도핑된 폴리실리콘 박막과 P 모스 영역의 불순물이 도핑되지 않은 폴리실리콘 박막의 식각율이 동일하도록 하는 것을 특징으로 하는 반도체 소자의 듀얼 게이트 전극 형성을 위한 게이트 폴리실리콘 식각 방법.
  3. 제 1 항에 있어서, 상기 제 1식각 단계에서 식각되는 폴리실리콘 박막의 두께는 증착된 폴리실리콘 박막 두께의 1/5 내지 4/5로 하는 것을 특징으로 하는 반도체 소자의 듀얼 게이트 전극 형성을 위한 게이트 폴리실리콘 식각 방법.
  4. 제 1 항에 있어서, 상기 제 2식각 단계에서 식각 정지점은 P 모스 영역의 불순물이 도핑되지 않은 폴리실리콘 박막의 남아 있는 두께가 0 내지 50nm이 되도록 하는 것을 특징으로 하는 반도체 소자의 듀얼 게이트 전극 형성을 위한 게이트 폴리실리콘 식각 방법.
KR1019980043624A 1998-10-19 1998-10-19 반도체 소자의 듀얼 게이트 전극 형성을 위한게이트폴리실리콘 식각 방법 KR100272182B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019980043624A KR100272182B1 (ko) 1998-10-19 1998-10-19 반도체 소자의 듀얼 게이트 전극 형성을 위한게이트폴리실리콘 식각 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980043624A KR100272182B1 (ko) 1998-10-19 1998-10-19 반도체 소자의 듀얼 게이트 전극 형성을 위한게이트폴리실리콘 식각 방법

Publications (2)

Publication Number Publication Date
KR20000026195A true KR20000026195A (ko) 2000-05-15
KR100272182B1 KR100272182B1 (ko) 2001-02-01

Family

ID=19554472

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980043624A KR100272182B1 (ko) 1998-10-19 1998-10-19 반도체 소자의 듀얼 게이트 전극 형성을 위한게이트폴리실리콘 식각 방법

Country Status (1)

Country Link
KR (1) KR100272182B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100897817B1 (ko) * 2007-05-28 2009-05-15 주식회사 동부하이텍 반도체 소자의 게이트 형성 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100897817B1 (ko) * 2007-05-28 2009-05-15 주식회사 동부하이텍 반도체 소자의 게이트 형성 방법

Also Published As

Publication number Publication date
KR100272182B1 (ko) 2001-02-01

Similar Documents

Publication Publication Date Title
US6172411B1 (en) Self-aligned contact structures using high selectivity etching
WO2005122254A2 (en) Gate stack and gate stack etch sequence for metal gate integration
KR20000021503A (ko) 플래쉬 메모리 소자의 제조방법
KR20050071156A (ko) 반도체 소자의 게이트 스페이서형성방법
KR100272182B1 (ko) 반도체 소자의 듀얼 게이트 전극 형성을 위한게이트폴리실리콘 식각 방법
US5362661A (en) Method for fabricating thin film transistor
KR100267396B1 (ko) 반도체 소자의 게이트 전극 형성을 위한 게이트 폴리실리콘 식각 방법
US6191016B1 (en) Method of patterning a layer for a gate electrode of a MOS transistor
JPS6110996B2 (ko)
KR0151066B1 (ko) 게이트 전극으로 티타늄 질화막을 사용하는 반도체 장치의 제조방법
KR100244411B1 (ko) 반도체장치 제조방법
JP3178444B2 (ja) 半導体装置の製造方法
US6544852B1 (en) Method of fabricating semiconductor device
KR100361763B1 (ko) 반도체소자의소자분리막제조방법
KR0179788B1 (ko) 에스-램 셀의 제조방법
KR20010019642A (ko) 폴리실리콘 게이트의 식각 방법
KR0147775B1 (ko) 트랜지스터의 게이트 전극 형성 방법
KR100256259B1 (ko) 반도체 소자의 공통 게이트 형성방법
KR100278997B1 (ko) 반도체장치의 제조방법
KR0172041B1 (ko) 반도체 소자의 트랜지스터 제조 방법
KR0158619B1 (ko) 반도체 소자의 필드 산화막 제조방법
KR100239425B1 (ko) 트랜지스터의 제조 방법
JPH0429224B2 (ko)
KR20050106879A (ko) 반도체 소자의 게이트스페이서 제조 방법
KR20010038754A (ko) 모스 트랜지스터 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090722

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee