TWI491064B - Iii族氮化物半導體發光元件及該製造方法、以及燈 - Google Patents

Iii族氮化物半導體發光元件及該製造方法、以及燈 Download PDF

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TWI491064B
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Hiroaki Kaji
Hisayuki Miki
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Toyoda Gosei Kk
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Description

Ⅲ族氮化物半導體發光元件及該製造方法、以及燈
本發明係關於適合適用於發光二極體(LED)、雷射二極體(LD)、電子裝置等,以一般式Ala Gab Inc N(0≦a≦1、0≦b≦1、0≦c≦1、a+b+c=1)所表示之III族氮化物半導體發光元件及該製造方法,以及燈。
本申請係依據於2007年7月4日,提出於日本之日本特願2007-176099號,主張優先權,將其內容援用於此。
III族氮化物半導體係具有從可視光相當於紫外光領域之範圍的能量之直接轉化型的帶隙,從對於發光效率優越之情況,作為發光二極體(LED)或雷射二極體(LD)等之半導體發光元件而加以製品化,使用在各種用途。另外,使用於電子裝置之情況,III族氮化物半導體係比較於使用以往之III-V族化合物半導體之情況,亦具有可得到優越特性之潛力。
以往,III族氮化物半導體之單結晶晶圓係未被市售,作為III族氮化物半導體,係一般於不同的材料之單結晶晶圓上,使結晶成長而得到之方法。對於如此之異種基板,和磊晶成長於其上方之III族氮化物半導體結晶之間,係存在有大的晶格失配。例如,於藍寶石(Al2 O3 )基板上,使氮化鎵(GaN)成長之情況,對於兩者之間係存 在有16%的晶格失配,對於於SiC基板上,使氮化鎵成長之情況,係於兩者之間存在有6%的晶格失配。一般,存在有如上述之大的晶格失配情況,於基板上,使結晶直接磊晶成長之情況則變為困難,另外,即使使其成長之情況,亦有無法得到結晶性良好之結晶的問題。
因此,提案有經由有機金屬化學氣相成長(MOCVD)法,於藍寶石單結晶基板或SiC單結晶基板之上方,使III族氮化物半導體結晶磊晶成長時,首先,於基板上,層積由氮化鋁(AlN)或氮化鋁鎵(AlGaN)所成之稱作低溫緩衝層的層,並於其上方,以高溫使III族氮化物半導體結晶磊晶成長的方法,一般所進行(例如,專利文獻1、2)。
但,在記載於專利文獻1及2之法中,基本上,基板和成長於其上方之III族氮化物半導體結晶之間,因未晶格匹配,而於所成長之結晶內部,成為包含朝向表面延伸之稱為貫通換位之換位的狀態。因此,對於結晶產生變形,而如未調整構造,將無法得到充分的發光強度,另外,有著生產性下降等之問題。
另外,提案有關於作為中間層(緩衝層),將AlN等層,以MOCVD以外的方法成膜於基板上,將成膜於其上方的層,以MOCVD法進行成膜之方法,例如,於以高頻率濺鍍而成膜之中間層上,以MOCVD法,使相同組成之結晶進行成長之方法(例如,專利文獻3)。但,在記載於專利文獻3之方法中,有著於基板上,無法安定層積 良好的結晶問題。
因此,提案有為了安定得到良好的結晶,在使中間層成長之後,在氨與氫所成之混合氣體中,進行退火之方法(例如,專利文獻4),或將緩衝層,以400℃以上的溫度,經由DC濺鍍而進行成膜之方法(例如,專利文獻5)等。另外,在專利文獻4,5之中,做為使用於基板之材料,可舉出藍寶石、矽、碳化矽、氧化鋅、磷化鎵、砷化鎵、氧化鎂、氧化錳、及III族氮化物半導體結晶等,其中,亦記載有藍寶石之a面則最為適合者。
另一方面,提案有在於半導體層上形成電極時,作為對於半導體層之前處理,使用Ar氣體而進行逆濺鍍之方法(例如,專利文獻6)。如根據記載於專利文獻6之方法,經由於III族氮化物化合物半導體層之表面,實施逆濺鍍之時,可改善半導體層與電極之間的電性接觸特性者。
但,針對在上述任一方法,因亦在於基板上直接層積中間層之後,使III族氮化物化合物半導體磊晶成長之方法,而基板與III族氮化物半導體結晶之間乃成為晶格失配,有著無法安定得到良好的結晶問題。
[專利文獻1]日本特許3026087號公報
[專利文獻2]日本特開平4-297023號公報
[專利文獻3]日本特開平5-86646號公報
[專利文獻4]日本特許3440873號公報
[專利文獻5]日本特許3700492號公報
[專利文獻6]日本特開平8-264478號公報
在於基板表面,使中間層成長時,當未在洗淨基板表面之狀態時,將中間層,對於基板而言,作為垂直的結晶而成長則為困難。因此,對於於基板表面,使中間層成長時,係必須預先去除基板表面之不純物等。因此,思考著例如,經由將使用記載於上述專利文獻6之逆濺鍍的方法,適用於基板的前處理之時,從基板表面預先去除不純物等之方法。
但,在經由如上述之逆濺鍍處理而除去基板上之不純物等情況,當過度施加功率於基板時,有著基板的表面受到損傷,無法得到經由不純物之除去的效果之虞。如此情況,從成長於基板上之中間層未配向,而基板與半導體層之間未晶格匹配者,產生於基板上無法形成具有良好之結晶性的半導體層之問題。
於基板上,藉由中間層所形成之半導體層之配向特性,係依存於前述中間層支配向特性。因此,當形成於基板上之中間層未配向時,層積於其上方的半導體層亦未配向。隨之,對於在基板表面之配向成分少的情況,係成為半導體層的結晶性少之構成,而有III族氮化物半導體發光元件之發光特性下降之問題。
對於為了解決如上述之對於基板實施逆濺鍍時之問題 點,係有必要將逆濺鍍條件,作為在除去不純物等之同時,對於基板表面而言,未帶來損傷程度之條件。但,對於基板之功率的實際施加狀態等之各條件,係對於使用於逆濺鍍之各製造裝置(處理室)有相當大的不同,逆濺鍍條件係因對各裝置有必要作其程度管理,而對於在製造工程之條件管理,有費時費力的問題。
另一方面,作為評價結晶之配向特性的方法之一,有著使用X線而測定之搖擺曲線法,針對在如上述之III族氮化物半導體發光元件,亦作為為了最佳地控制中間層或該中間層上之III族氮化物半導體之配向的指標,一般所使用。但,如圖9的圖表所示,對於中間層之(0002)面X線搖擺曲線半寬度,和形成於中間層上之III族氮化物半導體所成之基底層之(0002)面X線搖擺曲線半寬度之間係無相關。因此,即使使用該中間層之(0002)面X線搖擺曲線半寬度,控制中間層之配向的情況,亦有形成於其上方之基底層(GaN層)之結晶性係未必成為良好之問題。
在此,例如,如為唯在中間層之結晶組織的配向成分之部分,可由X線搖擺曲線半寬度,評價配向特性,進行控制者。但,本發明者等進行銳意實驗的結果,對於針對在中間層的結晶組織,無配向之寬幅成分的部份,係因無法評價使用X線搖擺曲線半寬度之配向特性,而如上述,認為在中間層與基底層之間,X線搖擺曲線半寬度乃無相關者。
從如以上的問題點,由良好地使形成於基板上之中間層的結晶組織進行配向之時,即使為了使形成於中間層上之III族氮化物半導體之結晶性提昇,而對於基板表面之洗淨,使用逆濺鍍,使用複數之製造裝置的情況,亦懇切地要求呈可對各裝置適當地設定逆濺鍍之條件地作為標準化者。
本發明係為有鑑於上述問題所作為之構成,其目的為提供於基板上,設置有配向特性良好之中間層,於其上方,具備結晶性良好之III族氮化物半導體發光元件,備有優越之發光特性及生產性之III族氮化物半導體發光元件及該製造方法,以及使用III族氮化物半導體發光元件所成的燈者。
本發明者係為了解決上述問題而重複銳意檢討,調查對於基板與中間層之間,以及中間層與III族氮化物半導體之間的配向特性,以及結晶組織的關係。
其結果,在經由濺鍍法之中間層的成膜前,以適當條件之逆濺鍍進行基板的前處理,經由從基板表面除去不純物之時,可適當地控制中間層之配向特性者,另外,發現作為安定成長於其上方之III族氮化物半導體結晶之良好的結晶所得到者。另外,發現針對在成長於基板上之中間層的結晶組織,經由將無配向之成分的寬幅成分的比例,規定呈一定以下,將其寬幅成分的比例作為指標之時,可 對各製造裝置適當地控制逆濺鍍條件者。
圖7係為表示構成III族氮化物半導體發光元件,在形成於基板表面之中間層的結晶組織的無配向之寬幅成分的比例(%),和形成於其中間層上,由III族氮化物半導體所成之基底層之(0002)面搖擺曲線半寬度的關係圖表。如圖7的圖表所示,了解到在中間層的結晶組織之寬幅成分的比例,和形成於其中間層上之基底層的(0002)面搖擺曲線半寬度係有相關者。
其結果,本發明者係發現針對在成長於基板上之中間層,經由將無配向之成分的寬幅成分的比例,規定呈一定以下之時,良好地配向形成於中間層上的III族氮化物半導體。更加地,本發明者等,係發現經由將上述寬幅成分的比例作為指標之時,可對各製造裝置適當地控制逆濺鍍條件者,完成本發明。
即,本發明係有關於以下。
1、一種III族氮化物半導體發光元件,屬於於基板上,至少層積由III族氮化物化合物所成之中間層,於該中間層上,依序層積具備基底層之n型半導體層,發光層及p型半導體層所成之III族氮化物半導體發光元件,其特徵乃對於前述中間層之結晶組織中,係含有將前述中間層之X線搖擺曲線,經由峰值分離手法,分離為半寬度成為720arcsec以上之寬幅成分,和窄成分情況之對應於前述寬幅成分之無配向成分,在前述中間層之結晶組織的前述無配向成分之比例則以前述中間層之面積比,作為 30%以下者。
2、如第1項記載之III族氮化物半導體發光元件,其中,於前述中間層上所層積,前述基底層之(0002)面之X線搖擺曲線半寬度乃作為50arcsec以下者。
3、如第1項或第2項記載之III族氮化物半導體發光元件,其中,前述基板乃藍寶石基板者。
4、如第3項記載之III族氮化物半導體發光元件,其中,前述中間層乃形成於前述藍寶石基板的c面上者。
5、如第1項至第4項任一記載之III族氮化物半導體發光元件,其中,前述中間層的膜厚乃作為20~40nm之範圍者。
6、如第1項至第5項任一記載之III族氮化物半導體發光元件,其中,前述中間層乃由含有Al之組成所成者。
7、如第6項記載之III族氮化物半導體發光元件,其中,前述中間層乃由AlN所成者。
8、如第1項至第7項任一記載之III族氮化物半導體發光元件,其中,前述基底層乃由GaN係化合物半導體所成者。
9、如第8項記載之III族氮化物半導體發光元件,其中,前述基底層乃由Alx Ga1-x N(0≦x≦1)所成者。
10、一種III族氮化物半導體發光元件之製造方法,屬於於基板上,至少層積由III族氮化物化合物所成之中間層,於該中間層上,依序層積具備基底層之n型半導體 層,發光層及p型半導體層所成之III族氮化物半導體發光元件之製造方法,其特徵乃具備對於前述基板而言,進行電漿處理之前處理工程,和接著該前處理工程,於前述基板上,將前述中間層,經由濺鍍法加以形成之濺鍍工程,前述濺鍍工程係將前述中間層之X線搖擺曲線,使用峰值分離手法,將分離為半寬度成為720arcsec以上,含於前述中間層之結晶組織之對應於無配向成分之寬幅成分,和窄成分情況之在前述中間層之結晶組織的前述無配向成分之比例,以前述中間層之面積比,作為30%以下而形成前述中間層者。
11、如第10項記載之III族氮化物半導體發光元件之製造方法,其中,前述前處理工程乃使含氮氣體,流通於處理室內而進行者。
12、如第11項記載之III族氮化物半導體發光元件之製造方法,其中,前述前處理工程係流通於處理室內之前述含氮氣體中的氮氣比,作為50%以上者。
13、如第10項至第12項任一記載之III族氮化物半導體發光元件之製造方法,其中,前述前處理工程係將處理室的壓力,作為1Pa以上而進行者。
14、如第10項至第13項任一記載之III族氮化物半導體發光元件之製造方法,其中,前述前處理工程係將處理時間,作為30秒以下而進行者。
15、如第10項至第14項任一記載之III族氮化物半導體發光元件之製造方法,其中,前述前處理工程係將前 述基板的溫度,作為25~1000℃之範圍而進行者。
16、如第10項至第15項任一記載之III族氮化物半導體發光元件之製造方法,其中,將前述前處理工程及前述濺鍍工程,在同一之處理室內而進行者。
17、如第10項至第16項任一記載之III族氮化物半導體發光元件之製造方法,其中,在前述前處理工程之電漿處理乃逆濺鍍者。
18、如第17項記載之III族氮化物半導體發光元件之製造方法,其中,前述前處理工程係經由使用高頻率之電源而使電漿產生之時,進行逆濺鍍者。
19、如第18項記載之III族氮化物半導體發光元件之製造方法,其中,前述前處理工程係包含經由使用高頻率之電源而使氮素電漿產生之時,進行逆濺鍍者。
20、如第18項或第19項記載之III族氮化物半導體發光元件之製造方法,其中,前述前處理工程係對於前述基板而言,施加0.1kW以下之高頻率功率,進行逆濺鍍者。
21、如第10項至第20項任一記載之III族氮化物半導體發光元件之製造方法,其中,前述濺鍍工程係將前述中間層,呈被覆前述基板表面之至少90%地加以形成者。
22、如第10項至第21項任一記載之III族氮化物半導體發光元件之製造方法,其中,前述濺鍍工程係使用含有V族元素之原料者。
23、如第10項至第22項任一記載之III族氮化物半導體發光元件之製造方法,其中,前述濺鍍工程係將前述中間層,經由使含有V族元素之原料流通於反應裝置內之反應濺鍍法而進行成膜者。
24、如第22項或第23項記載之III族氮化物半導體發光元件之製造方法,其中,前述V族元素乃氮者。
25、如第22項或第23項記載之III族氮化物半導體發光元件之製造方法,其中,作為含有前述V族元素的原料而使用氨者。
26、如第10項至第25項任一記載之III族氮化物半導體發光元件之製造方法,其中,前述濺鍍工程係將前述中間層,經由RF濺鍍法而進行成膜者。
27、如第26項記載之III族氮化物半導體發光元件之製造方法,其中,前述濺鍍工程係將前述中間層,使用RF濺鍍法而使陰極的磁鐵移動的同時進行成膜者。
28、如第10項至第27項任一記載之III族氮化物半導體發光元件之製造方法,其中,前述濺鍍工程係令前述中間層,將前述基板的溫度作為400~800℃之範圍加以形成者。
29、如第10項至第28項任一記載之III族氮化物半導體發光元件之製造方法,其中,將前述基底層,經由MOCVD法而成膜於前述中間層上者。
30、如第10項至第28項任一記載之III族氮化物半導體發光元件之製造方法,其中,將前述基底層,反應濺 鍍法而成膜於前述中間層上者。
31、如第10項至第30項任一記載之III族氮化物半導體發光元件之製造方法,其中,將前述基板的溫度,作為300~1200℃,形成前述基底層者。
32、一種III族氮化物半導體發光元件,其特徵乃由如前述第10項至第31項任一記載之製造方法所得到者。
33、一種燈,其特徵乃使用如前述第1項至第9項或第32項任一記載之III族氮化物半導體發光元件所成者。
如根據本發明之III族氮化物半導體發光元件,在層基於基板上之中間層的結晶組織,含有將中間層之X線搖擺曲線,經由峰值分離手法,分離為半寬度成為720arcsec以上之寬幅成分,和窄成分情況之對應於前述寬幅成分之無配向成分,如此之無配向成分之比例乃經由以前述中間層之面積比,作為30%以下之時,中間層則成為均一性高之結晶組織,成為具有良好之配向性的層。由此,因於基板,和成長於中間層上之III族氮化物半導體之間未產生晶格不匹配,故III族氮化物半導體之均一性提昇之同時,得到良好之配向。隨之,得到具備優越發光特性之III族氮化物半導體發光元件。
另外,如根據本發明之III族氮化物半導體發光元件之製造方法,具備對於前述基板而言,進行電漿處理之前 處理工程,和接著該前處理工程,於基板上,將前述中間層,經由濺鍍法加以形成之濺鍍工程,該濺鍍工程係因為為將前述中間層之X線搖擺曲線,使用峰值分離手法,將分離為半寬度成為720arcsec以上,含於前述中間層之結晶組織之對應於無配向成分之寬幅成分,和窄成分情況之在前述中間層之結晶組織的無配向成分之比例,以面積比,作為30%以下而形成中間層之方法,故可確實地去除基板上之不純物等,使具有均一性高的結晶組織及良好之配向特性的中間層成長者。由此,因於基板,和成長於中間層上之III族氮化物半導體之間未產生晶格不匹配,故可形成作為良好配向之III族氮化物半導體者。
另外,因為為規定針對在前處理工程之各條件,更加地,將在中間層之結晶組織的寬幅成分比例作為指標,控制前述中間層之配向特性及基底層之結晶性的方法,故可未依靠於所使用之濺鍍裝置之機能,而正確地設定各製造條件者。
隨之,成為可將發光特性優越之III族氮化物半導體發光元件,以高生產效率而製造者。
另外,本發明的燈係因為為使用上述本發明之III族氮化物半導體發光元件,或以上述本發明之製造方法所得到之III族氮化物半導體發光元件所成者,故可得到優越之發光特性。
以下,對於有關本發明之III族氮化物半導體發光元件及該製造方法,以及使用III族氮化物半導體發光元件所成的燈之一實施形態,適宜參照圖1~8(亦參照圖9)之同時進行說明。
[III族氮化物半導體發光元件]
本實施形態之III族氮化物半導體發光元件(以下,有略稱發光元件之情況)1,係於基板11上,至少層積III族氮化物化合物所成之中間層12,於該中間層12上,依序層積具備基底層14a之n型半導體層14,發光層15及p型半導體層16所成,另外,對於中間層12之結晶組織中,係含有將前中間層12之X線搖擺曲線,經由峰值分離手法,分離為半寬度成為720arcsec以上之寬幅成分,和窄成分情況之對應於寬幅成分之無配向成分,在中間層12之結晶組織的寬幅成分(無配向成分:參照圖6之符號12c)之比例則以中間層12之面積比,作為30%以下,加以概略構成(參照圖1及圖2)。
<發光元件之層積構造>
圖1係為了詳細說明關於本發明之III族氮化物半導體發光元件之一例模式圖,顯示於基板上,形成III族氮化物半導體之層積半導體之一例的概略剖面圖。圖1所示之層積半導體10係於基板11上,層積III族氮化物化合物所成之中間層12,於該中間層12上,形成有依序層積 n型半導體層14,發光層15及p型半導體層16所成之半導體層20。
另外,圖2及圖3係表示使用圖1所示之層積半導體10而構成發光元件1的例之概略圖,圖2係為平面圖,圖3係為剖面圖。本實施形態之發光元件1係於層積半導體10之p型半導體層16上,層積透光性正極17,於其上方,形成形成正極接合墊片18之同時,於形成於n型半導體層14之n形接觸層14b的露出範圍14d,層積負極19。
另外,本實施形態之中間層12係如上述,在中間層12之結晶組織的寬幅成分之比例則以在表面12a之面積比,作為30%以下。
以下,對於本實施形態之III族氮化物半導體發光元件之層積構造,進行詳述。
『基板』
針對在本實施形態,作為可使用於基板11之材料係如為將III族氮化物半導體結晶,磊晶成長於表面之基板材料,並無特別加以限定,可選擇各種材料而使用者。例如,可舉出可舉出藍寶石、SiC、矽、氧化鋅、氧化鎂、氧化錳、氧化鋯、氧化錳鋅鐵、氧化鎂鋁、氟化鋯、氧化鎵、氧化銦、氧化鋰鎵、氧化鋰鋁、氧化釹鎵、氧化鑭鍶鋁鉭、氧化鍶鈦、氧化鈦、鉿、鎢、鉬等。其中,亦將具有藍寶石,SiC等之六方晶構造的材料使用於基板者,由 可層積結晶性良好之III族氮化物半導體的點而為理想。
另外,作為基板的大小,係通常使用直徑2英吋程度之構成,但在本發明之III族氮化物半導體中,亦可使用直徑4~6英吋的基板者。
然而,基板11之表面11a係理想為於使中間層12成長之前,預先實施洗淨處理而除去不純物等,特別是針對在具備在後述詳細之本發明的製造方法之前處理工程,經由電漿處理而進行洗淨處理者為理想。
經由從基板11之表面11a,預先去除不純物等之時,成長於其上方之中間層12乃具有均一性高的結晶組織,另外,成為具有良好配向性的層。
另外,經由未使用氨而將中間層進行成膜的同時,以使用氨之方法而將構成後述之n型半導體層的基底層進行成膜之時,對於上述基板材料之中,使用知道由以高溫接觸於氨者,引起化學性之變性情況之氧化物基板或金屬基板等之情況,係因本實施形態之中間層12乃作為包覆層而作用,故在防止基板化學性之變質的點上而為有效。
另外,一般而言,濺鍍法係因可壓低控制基板的溫度,故即使使用具有以高溫進行分解性質之材料所成之基板的情況,亦未對於基板11帶來損傷,而可作為於基板上之各層的成膜。
『中間層』
本實施形態之積層半導體10係於基板11上,經由以 電漿而活性化金屬原料和含有V族元素之氣體而進行反應之時,將III族氮化物化合物所成之中間層12進行成膜。由使用如本實施形態之電漿化的金屬原料之方法而加以成膜的膜,係有容易得到配向的作用。
構成如此中間層之III族氮化物化合物之結晶係具有六方晶系之結晶組織,經由控制成膜條件之時,可作為單結晶膜。
『結晶組織』
中間層12係為單結晶構造之情況,從緩衝機能的面則為理想。III族氮化物半導體之結晶係具有六方晶系之結晶,形成將六角柱作為基本之組織。III族氮化物半導體之結晶係經由控制成膜時之電漿化的條件之時,可將對於面內方向亦成長之結晶進行成膜者。將具有如此之單結晶構造的中間層12,成膜於基板11上之情況,因中間層12的緩衝機能則有效地產生作用,故成膜於其上方之III族氮化物半導體係成為具有良好配向特性及結晶性之結晶膜。
(寬幅成分)
另外,本實施形態之中間層12係在其結晶組織,寬幅成分之比例則以在表面12a之面積比,作為30%以下。在此,在本發明所說明之寬幅成分係指,雖後有詳述,但指對應於針對在結晶組織之無配向成分的成分者。
如本實施形態之中間層12,具有由六角柱之集合體所成之結晶構造的膜係如圖6之模式圖所示,存在有對於基板11而言,作為垂直之結晶而配向之範圍的窄成分(配向成分)12b,和對於基板11而言,結晶未成為垂直,大致成無配向之範圍的寬幅成分(無配向成分)12c。
如上述,成膜於中間層12上之基底層14a,進而半導體層20之配向特性,係依存於中間層12之配向特性。因此,中間層12越是良好地進行配向,也就是在中間層12之寬幅成分12c之比例,比較於配向成分12b為低的程度,基底層14a則良好地進行配向。由此,更加地因成膜於基底層14a上之n形接觸層14b、n型包覆層14c、發光層15及p型半導體層16各層之結晶性提昇,故可作為發光特性優越之發光元件1者。
(寬幅成分之解析方法)
以下,關於進行在中間層12之結晶組織的寬幅成分12c之測定及解析的方法之一例,進行說明。
首先,將中間層12之結晶組織的X線搖擺曲線(XRC),作為CuK α線X線產生源,採用拋物線反射鏡和2結晶,使用發射角作為0.01°之入射光而測定。接著,將所得到之X線搖擺曲線之資料,採用一般之資料解析軟體,進行峰值分離解析。在本實施形態中,作為資料解析軟體,將使用「Peak Fit(登録商標):Seasolve公司製」的例,使用圖8A~圖8D之同時,亦適宜參照「Peak Fit(登録商標)用戶指南:Seasolve公司製」進行說明(特別是、參照前述用戶指南之Fig.1-1~1-3,1-14~1-16,2-1~2-7,6-7~6-9,7-11)。
在此,圖8A~圖8D係表示進行峰值分離前之中間層12之X線搖擺曲線的波形,圖8A係表示寬幅成分少之峰值,圖8B係表示幾乎成為寬幅成分之峰值,圖8C係表示乍看寬幅成分少,但因峰值成分細少,而寬幅成分的比例變多之峰值,圖8D係表示寬幅成分多之峰值。
首先,將由上述方法所得到之X線搖擺曲線的資料,讀入至電腦之後,啟動針對在上述「Peak Fit(登録商標)」之適當程式的「Auto Fit Peaks I」。
接著,將上述中間層之X線搖擺曲線的資料作為基礎,使用上述「Auto Fit Peaks I」而生成解析波形。
接著,從經由上述「Auto Fit Peaks I」所得到之解析波形,進行峰值分離處理,分離為寬幅成分(無配向成分)之峰值波形,和銳利之窄成分(配向成分)之峰值波形。
接著,在適宜調整此等寬幅成分及配向成分之強度及寬度之後,進行峰值波形之峰值適當(fitting)處理。此時,作為適宜函數,使用如下述一般式(1)所示之「Gaussian-Lorentzian Sum(Amplitude)」的(參照前述用戶指南之Fig.7-11)。
上述一般式(1)中,a0 =Ampltude(關於峰值強度的參數)、a1 =center(關於峰值之中心位置的參數)、a2 =width(>0)(關於峰值寬度的參數)、a3 =shape(≧0、≦1)(關於峰值形狀的參數)、另外、Fit Time Index=2.9。
在此,峰值適當處理係進行至未看到R2的變化為止。經由進行如此之峰值適當處理之時,生成配合寬幅(無配向)成分之峰值與銳利之配向成分的波形同時,算出在中間層12之表面12a的各成分之面積。並且,針對在中間層12之表面12a,經由算出上述寬幅成分所佔的比例之時,可算出在中間層12之結晶組織的寬幅成分12c之面積比者。
具備於本實施形態之發光元件1的中間層12係在中間層12之結晶組織,經由將以上述步驟而可解析之寬幅成分(無配向成分)12c的面積比,作為30%以下而規定之時,得到作為良好配向之(0002)面。由此,形成於中 間層12上之基底層14a,或更加地形成於其上方之III族氮化物半導體所成的各層係成為結晶性非常優越者。
(X線搖擺曲線半寬度)
本實施形態之中間層12係理想為(0002)面之X線搖擺曲線(XRC)半寬度乃作為0.1~0.2(360~720arcsec)程度者。XRC半寬度,如為上述範圍,中間層12乃可判斷為以控制寬幅成分12c為低比例之結晶組織所形成之構成者。
在此,即使中間層之XRC半寬度乃多少超過0.2(720arcsec)之數值,作為AlN所成之中間層的XRC半寬度,以單獨而視之情況,亦絕非過大之特性。但,本發明者等了解到,由III族氮化物半導體所成之基底層的配向特性係未由中間層之XRC半寬度所左右,而依存於上述中間層之寬度成分的比例者。在本發明之發光元件1中,由如上述地規定在中間層12之結晶組織的寬度成分的比例者,後述之基底層的配向特性乃作為良好之構成。
『膜厚』
中間層12之膜厚乃理想為作為20~40nm之範圍者。經由將中間層12之膜厚作為其範圍之時,具有良好之結晶性,另外,在於中間層12上,將III族氮化物半導體所成之各層,進行成膜時,作為包覆層而得到有效發揮機能之中間層12。當中間層12之膜厚未達20nm時,有著 作為上述包覆層之機能,未成為充分之虞。另外,以超過40nm之膜厚而形成中間層12之情況,有著無關於對於作為包覆層之機能無變化,而成膜處理時間變長,生產性下降之虞。
另外,中間層12係呈被覆基板11之表面11a之至少90%地加以形成者,在作為包覆層之機能上則為理想。
『組成』
作為構成中間層12之材料,如為以一般式AlGalnN所表現之III族氮化物半導體,亦可使用任何材料。更加地,做為V族,亦可做為含有As或P之構成。
另外,中間層12係理想為做為含有Al之組成者,其中,理想為做為GaAlN者,此時,Al之組成則理想為做為50%以上者。另外,中間層12係經由做為由AlN所成之構成之時,因可有效率地做為六角柱集合體者,故更為理想。
另外,作為構成中間層12之材料,係如為具有與III族氮化物半導體相同結晶組織之構成,均可採用任何材料,但晶格的長度,理想為接近於構成後述之基底層的III族氮化物半導體者,特別是週期表之IIIa族元素的氮化物為最佳。
『半導體層』
如圖1所示,本實施形態之層積半導體10係於基板 11上,藉由如上述之中間層12,由III族氮化物系半導體化合物所成,層積n型半導體層14,發光層15及p型半導體層16所構成之半導體層20所成。
另外,圖示例之層積半導體10係具備於n型半導體層14之基底層14a乃層積於中間層12上。
做為III族氮化物系化合物半導體,係多數知道例如以一般式AlX GaY InZ N1 -A MA (0≦X≦1、0≦Y≦1、0≦Z≦1,且X+Y+Z=1。記號M係表示與氮素(N)不同之第V族元素,0≦A<1。)所表現之氮化鎵系化合物半導體,針對在本發明,亦可包含此等周知之氮化鎵系化合物半導體而無任何限制使用以一般式AlX GaY InZ N1-A MA (0≦X≦1、0≦Y≦1、0≦Z≦1,且X+Y+Z=1。記號M係表示與氮素(N)不同之第V族元素,0≦A<1)所表現之氮化鎵系化合物半導體者。
氮化鎵系化合物半導體係除了Al、Ga及In以外,可含有其他之III族元素者,因應需要而亦可含有Ge、Si、Mg、Ca、Zn、Be、P及As等之元素者。更加地,不限於意圖性地添加之元素,而亦有包含依存於成膜條件等而必然性地含有之不純物,以及含於原料、反應管材質之微量不純物之情況。
『n型半導體層』
n型半導體層14係通常,層積於前述中間層12上,並由基底層14a、n型接觸層14b及n型包覆層14c所構成 。然而,n型接觸層係可兼具基底層及/或n型包覆層,基底層則亦可兼具n型接觸層及/或n型包覆層者。
(基底層)
本實施形態之基底層14a係由III族氮化物半導體所成,在本實施形態中,經由以往公知的MOCVD法,層積於中間層12上而加以成膜。
做為基底層14a之材料係未必需要與成膜於基板11上之中間層12相同,而亦可使用不同之材料,但理想為由Alx Ga1-x N層(0≦x≦1,理想為0≦x≦0.5,更理想為0≦x≦0.1)所構成者。
(X線搖擺曲線半寬度)
本實施形態之基底層14a係理想為(0002)面之X線搖擺曲線半寬度乃作為50arcsec以下程度者。
如上述,針對在中間層12之結晶組織,無配向之寬幅成分12c的比例(%),和形成於中間層12上之基底層14a之(0002)面X線搖擺曲線半寬度之關係係了解到如圖7之圖表所示,有相關者。因此,首先,由從基板11之表面11a確實地除去不純物者,寬幅成分12c的比例為低,可將作為良好配向之中間層12進行成膜者。
層積本實施形態之基底層14a的中間層12,係在結晶組織的寬幅成分之比例則以在中間層12之表面12a的面積比,作為30%以下。形成於具有如此之良好配向特 性之中間層12上之基底層14a,係因作為良好地進行配向的層而成長,故更加地,形成於其上方,由III族氮化物半導體的各層所成之半導體層20係成為結晶性非常優越者。
於基板上,將由III族氮化物半導體所成的各層進行成膜之情況,例如,於藍寶石所成之基板的(0001)C面上,以濺鍍法直接形成III族氮化物半導體之單結晶者乃如上述,從基板與III族氮化物半導體的晶格常數的不同而為困難。因此,在本發明中,首先,於實施前處理之基板11上,形成中間層12,並於其上方,預先形成單結晶之III族氮化物半導體所成之基底層14a。對於單結晶之基底層14a的上方,使用濺鍍法而可容易形成結晶性良好之III族氮化物半導體的單結晶層者。
(成分組成)
在本發明者等進行銳意實驗時,了解到作為使用於基底層14a之材料,理想為含有Ga之III族氮化物化合物,即GaN系化合物半導體者。
將中間層12做為由AlN而成之構成之情況,基底層14a係呈直接未承接中間層12之結晶性地,有需要經由遷移而使轉位作為環化。做為容易產生轉位之環化的材料係可舉出含有Ga之GaN系化合物半導體,特別最佳使用AlGaN,或GaN者。
(膜厚)
基底層14a之膜厚係作為0.1~8μm之範圍者,在得到結晶性良好之基底層的點而為理想,作為0.1~2μm之範圍者,在可縮短對於成膜所需之工程時間,生產性提昇的點而為理想。
(摻雜劑)
基底層14a係因應必要,亦可作為在1×1017 ~1×1019 個/cm3 之範圍內,摻雜n型不純物之構成,但亦可作為未摻雜(<1×1017 個/cm3 )之構成,未摻雜之情況則在維持良好結晶性的點,則為理想。
對於基板11為導電性之情況,係經由於基底層14a,摻雜摻雜劑而作為導電性之時,可於發光元件之上下形成電極者。另一方面,對於做為基板11而使用絕緣性之材料的情況,係因成為得到於發光元件1之相同面,設置正極及負極之各電極的晶片構造,故基底層14a係做為未摻雜之結晶的情況,因結晶性成為良好而為理想。作為n型不純物,並無特別限定,但例如可舉出Si、Ge及Sn等,而理想為Si及Ge。
(n型接觸層)
本實施形態之n型接觸層14b係由III族氮化物半導體而成,經由MOCVD法,層積於基底層14a上而加以成膜。
做為n型接觸層14b係與基底層14a同樣地,由Alx Ga1-x N層(0≦x≦1,理想為0≦x≦0.5,更理想為0≦x≦0.1)所構成者。另外,理想為摻雜n型不純物,而當以1×1017 ~1×1019 個/cm3 ,理想係1×1018 ~1×1019 個/cm3 之濃度含有n型不純物時,在與負極之良好之有電阻接觸的維持,斷裂產生的控制,良好結晶性的維持的點,則為理想。作為n型不純物,並無特別加以限定,但例如可舉出Si、Ge及Sn等,而理想為Si及Ge。成長溫度係為與基底層相同。另外,如上述,n型接觸層14b係亦可作為兼具基底層之構成者。
構成基底層14a及n型接觸層14b之氮化鎵系化合物半導體係理想為同一組成者,而理想為將此等合計的膜厚,設定為0.1~20μm,理想為0.5~15μm,更理想為1~12μm之範圍者。當膜厚為其範圍時,則良好地維持半導體之結晶性。
(n型包覆層)
對於上述之n型接觸層14b與後述詳細之發光層15之間,係理想為設置n型包覆層14c者。經由設置n型包覆層14c之時,可改善對於n型接觸層14b之最表面產生之平坦性的惡化者。n型包覆層14c係使用濺鍍法,可經由AlGaN、GaN、GaInN等進行成膜者。另外,亦可做為此等之構造的異質接合或進行複數次層積的超晶格構造。對於作為GaInN之情況,係當然期望作為較發光層15之 GaInN之帶隙為大者。
n型包覆層14c之膜厚雖未特別加以限定,但為5~500nm之範圍為佳,更佳者為5~100nm之範圍。
另外,n型包覆層14c之n型摻雜濃度係理想為作為1×1017 ~1×1020 個/cm3 之範圍,更理想為作為1×1018 ~1×1019 個/cm3 之範圍。當摻雜濃度為此範圍時,在良好結晶性的維持及發光元件之動作電壓降低的點,則為理想。
『p型半導體層』
p型半導體層16係通常由p型包覆層16a及p型接觸層16b所構成,使用反應性濺鍍法而加以成膜所成。另外,p型接觸層則亦可做為兼具p型包覆層之構成者。
本實施形態之p型半導體層16係添加為了將導電性控制為p型之p型不純物。作為p型不純物,並無特別加以限定,但理想為使用Mg者,另外,同樣地亦可使用Zn者。
另外,作為p型半導體層16全體之膜厚,係雖無特別加以限定,但理想為0.05~1μm之範圍。
(p型包覆層)
作為p型包覆層16a係為較後詳述之發光層15之帶隙能量為大的組成,如為可封入載體於發光層15之構成,並無特別限制,但理想係可舉出Ald Ga1-d N(0<d≦0.4,理想為0.1≦d≦0.3)之構成。p型包覆層16a當由如此 之AlGaN所成時,在封入載體於發光層15的點,則為理想。
p型包覆層16a之膜厚雖未特別加以限定,但為1~400nm為佳,更佳者為5~100nm。
經由於p型包覆層16a,添加p型不純物之時所得到之p型摻雜濃度係理想為作為1×1018 ~1×1021 個/cm3 之範圍,更理想為作為1×1019 ~1×1020 個/cm3 。當p型摻雜濃度在上述範圍時,不會使結晶性下降而可得到良好之p型結晶。
(p型接觸層)
做為p型接觸層16b係為至少含有Ale Ga1-e N(0≦e<0.5,理想為0≦e≦0.2,更理想為0≦e≦0.1)所成之氮化鎵系化合物半導體層。當Al組成為上述範圍時,在良好之結晶性的維持及與p電阻電極(參照後述之透光性電極17)之良好的電阻接觸的點,則為理想。
p型接觸層16b之膜厚雖未特別加以限定,但為10~500nm為佳,更佳者為50~200nm。當膜厚為其範圍時,在發光輸出的點,則為理想。
經由於p型接觸層16b,添加p型不純物之時所得到之p型摻雜濃度係作為1×1018 ~1×1021 個/cm3 之範圍時,在良好之有電阻接觸的維持,斷裂產生的控制,良好結晶性的維持的點,則為理想,更理想為5×1019 ~5×1020 個/cm3 之範圍。
『發光層』
發光層15係為層積於n型半導體層14上之同時,層積p型半導體層16於其上方的層,可使用以往公知之MOCVD法等而進行成膜者。另外,發光層15係如圖1所示,交互重覆層積由氮化鎵系化合物半導體所成之障壁層15a,和由含有銦之氮化鎵系化合物半導體所成之井層15b所成,在圖示例中,以於n型半導體層14側及p型半導體層16側,配置障壁層15a的順序而層積加以形成。
作為障壁層15a,係例如,可適當地使用較含有銦之氮化鎵系化合物半導體所成之井層15b帶隙能量為大之Alc Ga1-c N(0≦c<0.3)等之氮化鎵系化合物半導體。
另外,對於井層15b係做為含有銦之氮化鎵系化合物半導體,例如可使用Ga1-s Ins N(0<s<0.4)等之氮化鎵銦。
另外,做為發光層15全體之膜厚係並無特別加以限定,但理想為可得到量子效果程度之膜厚,即,臨界膜厚。例如,發光層15的膜厚係裡想為1~500nm之範圍者,而如為100nm前後之膜厚,更為理想。當膜厚為上述範圍時,可貢獻於發光輸出的提昇。
『透光性正極』
透光性正極17係為形成於p型半導體16(p型接觸 層16b)上之透光性的電極。
作為透光性正極17之材料,並無特別加以限定,可將ITO(In2 O3 -SnO2 )、AZO(ZnO-Al2 O3 )、IZO(In2 O3 -ZnO)、GZO(ZnO-Ga2 O3 )等之材料,以在其技術範圍所知道之慣用手段而設置者。另外,其構造亦可包含以往公知之構造而無任何限制地使用任何構造之構成。
另外,透光性正極17係亦可呈被覆摻雜Mg之p型半導體層16上之全面地形成,而亦可打開間隙而形成為格子狀或樹形狀。
『正極接合墊片及負極』
正極接合墊片18係為形成於上述之透光性正極17上之電極。
作為正極接合墊片18之材料係使用Au、Al、Ni及Cu等之各種構造則為周知,此等之周知的材料,可無任何限制地使用構造之構成。
正極接合墊片18之膜厚乃理想為100~1000nm之範圍內者。另外,接合墊片之特性上,厚度為厚的情況,因接合特性高,故正極接合墊片18之厚度係更理想為作為300nm以上者。更加地,從製造成本的觀點,理想為作為500nm以下者。
負極19係針對在於基板11上,依序層積n型半導體層14、發光層15及p型半導體層16之半導體層,呈接合於n型半導體層14之n型接觸層14b地形成。
因此,在形成負極19時係經由去除p型半導體層16、發光層15及n型半導體層14之一部分之時,形成n型接觸層14b之露出範圍14d,於其上方形成形成負極19。
作為負極19之材料係各種組成及構造的負極則為周知,可無任何限制地使用此等周知的負極,可以在其技術範圍所知道之慣用手段而設置者。
如以上說明,如根據本實施形態之III族氮化物半導體發光元件1,針對在層積於基板11上之中間層12的結晶組織,經由將無配向成分之寬幅成分的比例作為30%以下之時,中間層12則成為均一性高之結晶組織,成為具有良好配向特性的層。由此,因於基板11,和成長於中間層12上之III族氮化物半導體所成之半導體層20之間未產生晶格不匹配,故III族氮化物半導體之均一性提昇之同時,結晶性亦成為良好。隨之,得到具備優越發光特性之III族氮化物半導體發光元件。
[III族氮化物半導體發光元件之製造方法]
本實施形態之III族氮化物半導體發光元件1之製造方法,屬於於基板11上,至少層積由III族氮化物化合物所成之中間層12,於該中間層12上,依序層積具備基底層14a之n型半導體層14,發光層15及p型半導體層16之方法,其中,具備對於基板11而言,進行電漿處理之前處理工程,和接著該前處理工程,於基板11上,將中間層12,經由濺鍍法加以成膜之濺鍍工程,該濺鍍工 程係將中間層12之X線搖擺曲線,使用峰值分離手法,將分離為半寬度成為720arcsec以上,含於中間層12之結晶組織之對應於無配向成分之寬幅成分(參照圖6之符號12c),和窄成分(參照圖6之符號12b)情況之在中間層12之結晶組織的寬幅成分之比例,以中間層12之面積比,作為30%以下而形成中間層12的方法。
並且,在本實施形態之製造方法中,如圖2及圖3所示之模式圖,經由使用於基板11上,將各層進行成膜所成之層積半導體10(參照圖1),於該層積半導體10之p型半導體層16上,層積透光性正極17,於其上方,形成形成正極接合墊片18之同時,於形成於n型半導體層14之n形接觸層14b的露出範圍14d,層積負極19之時,得到發光元件1。
在本實施形態之製造方法中,在於基板11上,使III族氮化物半導體結晶磊晶成長,形成圖1所示之層積半導體10時,針對在前處理工程,於實施電漿處理之基板11上,在濺鍍工程,將中間層12進行成膜,於其上方,形成半導體層20。在本實施形態中,作為使用濺鍍法,形成中間層12,於其上方,以MOCVD法形成n形半導體層14之基底層14a、n形接觸層14b、n型包覆層14c、發光層15及p型半導體層16各層之方法。
『前處理工程(基板的洗淨)』
首先,對於基板11之表面11a而言,實施前處理。
由本實施形態之前處理工程所進行之電漿處理係理想為在含有氮,氧等,產生活性之電漿種的氣體之電漿中而加以進行者。其中,氮氣則為最佳由使如此之氮氣等之電漿,作用於基板11表面者,可除去附著於基板11之表面11a之有機物或氧化物等之不純物者。
經由將如本實施形態之前處理,實施於基板11之時,可於基板11之表面11a全面,以配向中間層12之狀態而進行成成膜者,可使成膜於其上方之III族氮化物半導體,作為良好配向者。
(逆濺鍍)
另外,在本實施形態之前處理工程的電漿處理係最佳為做為逆濺鍍者。在本實施形態之中,經由於基板11與處理室41(參照圖5之濺鍍裝置40)之間,施加電壓而進行逆濺鍍之時,電漿粒子乃有效率地作用於基板11。
在本實施形態之前處理工程中,理想為經由使用高頻率電源之RF放電,使使用於逆濺鍍之電漿產生者,另外,更理想為使氮素電漿產生而進行者。經由根據RF放電而使電漿產生之時,對於絕緣體所成之基板而言,亦可經由電漿處理而實施前處理者。
(電漿處理用氣體)
為了於基板11進行電漿處理之氣體,係亦可只由1種類的成份所成之氣體而構成,另外,亦可使用混合數種 類成分之氣體的構成者。其中,理想為將含氮氣體,流通於處理室41內者。
另外,含氮氣體中之氮氣比乃50%以上為佳,而氮氣比乃100%為更佳。
經由做為電漿處理用氣體而使用含氮氣體,另外,將含氮氣體中之氮氣比例做為50%以上之時,對於基板11之表面11a而言,可有效地實施電漿處理者。
然而,經由逆濺鍍而實施電漿處理之情況,因對於基板上係未進行成膜處理,故亦可於氣體中,做為未含有Ar等。Ar等之不活性氣體係在基板上,因未與不純物等反應,故不只是未產生前處理的作用,當Ar的含有量過多時,反而有傷及基板之虞。
(處理室內的壓力)
本實施形態之前處理工程係理想為,將處理室41內的壓力做為1Pa以上而進行者。
在經由逆濺鍍之電漿處理中,處理室41內的氣體壓力越高,越可有效地實施前處理者。當處理室41內之壓力未達1Pa時,不只不易得到經由逆濺鍍之前處理效果,基板將受到損傷。
(前處理時間)
進行經由電漿處理之前處理的時間係理想為30秒以下者。當處理時間超過30秒時,有受到基板11之表面 11a產生變色等之損傷之虞。
做為產生如此之基板的變色原因,係除了經由長時間的功率施加所成之基板表面的劣化等,還可舉出將具備於處理室內之不銹鋼構件等進行濺鍍,附著於基板表面者等。另外,對於如此之基板表面之損傷程度係當處理時,超過30秒時,例如,處理時間即使為1份(60秒)程度,或5分(300秒)程度,均為相同。
另外,處理時間過短,因亦有無法得到經由電漿處理之效果,故進行電漿處理之前處理時間係理想為1秒以上者。
(前處理溫度)
做為進行電漿處理時之溫度,也就是基板11溫度,係理想為25~1000℃之範圍者。當前處理溫度過低時,即使進行電漿處理,亦未充分發揮效果,另外,當前處理溫度過高時,有於基板表面帶來損傷之虞。前處理溫度之更理想範圍乃300℃~800℃。
(高頻率功率)
在本實施形態之前處理工程中,理想為對於基板11而言,施加0.1kW(100W)以下的高頻率功率,進行逆濺鍍者。
經由逆濺鍍之電漿處理的情況,施加於基板11的功率為弱者,對於基板11之前處理則有效地產生作用。當 施加於基板11之高頻率功率超過0.1kW時,經由逆濺鍍的前處理效果則下降,形成於基板11上之中間層的寬幅成分比例則增大。
然而,做為可對於基板11而言施加之高頻率功率的下限,係並無特別地規定,但從即使高頻率功率過弱,亦有控制成為困難者,和所使用之濺鍍裝置的特性,認為界限為0.01kW(10W)程度。
(在前處理工程所使用之處理室)
做為在本實施形態之前處理工程所使用之處理室,係亦可在後述之濺鍍工程,將中間層進行成膜時所使用,使用在後詳述之濺鍍裝置40(參照圖5),換上處理室41內之環境氣體而使用,或者,亦可使用其他的處理室。如將在前述處理工程及濺鍍工程所使用之裝置,做為共通之濺鍍裝置,在可降低製造設備之成本的點,而為最佳,並可降低工程時間的浪費,而稼働率提昇。
(在前處理工程之其他處理)
另外,實施於基板11之前處理係亦可合併濕式的方法而採用者。
例如,對於由矽所成之基板而言,係經由進行以往公知之RCA洗淨方法等,使基板表面做為氫終端之時,針對在後詳述之濺鍍工程,得到於基板上,將中間層進行成膜時之處理安定之效果。
在本實施形態之中,針對在前處理工程,對於基板11而言,實施電漿處理之後,針對在後述之濺鍍工程,層積由III族氮化物化合物所成之中間層12,於該中間層12上,形成具備基底層14a之n型半導體層14。由此,因可在洗淨基板11之表面11a之狀態,將中間層12進行成膜,故可將中間層12,控制在結晶組織的寬幅成分為30%以下同時,良好地進行配向而成膜者,成膜於中間層12上之基底層14a亦可作為良好之配向特性者。隨之,如後述之實施例所示,特別提昇III族氮化物半導體之結晶性,發光元件之發光特性則提昇。
『濺鍍工程(中間層之形成)』
本實施形態之濺鍍工程係使用濺鍍法,於基板11上,將中間層12進行成膜之工程,例如,經由以電漿而活性化金屬原料和含有V族元素之氣體而進行反應之時,將中間層12進行成膜。另外,在本實施形態之濺鍍工程中,將中間層12之X線搖擺曲線,使用峰值分離手法,將分離為半寬度成為720arcsec以上,含於中間層12之結晶組織之對應於無配向成分之寬幅成分12c,和窄成分12b情況之在中間層12之結晶組織的寬幅成分12c之比例,以中間層12之面積比,作為30%以下而形成中間層12。
在本實施形態之中,在上述前處理工程,於基板11之表面11a實施前處理之後,如圖5所示,於在後詳述之 濺鍍裝置40之處理室41內,導入氬及氮氣,使基板11的溫度降低至後述之特定溫度。並且,於基板11側,施加高頻率偏壓之同時,於金屬Al所成之Al標靶側施加功率,將爐內的壓力保持為一定之同時,於基板11上,將AlN所成之中間層12進行成膜。
做為將中間層12成膜於基板11之方法,係除了以如實施形態之特定的真空度,加上高電壓而進行放電之濺鍍法之其他,例如,可舉出MOCVD法,或照射高能量密度之雷射,使電漿產生之脈衝雷射蒸鍍(PLD)法,由照射電子線之情況而使電漿產生之脈衝電子線堆積(PED)法等,可做適當選擇而使用者,但濺鍍法則因最簡便,對於量產也適合,故可說是最佳的方法。然而,使用DC濺鍍法之情況,因有招致標把表面之充電,而成膜速度不安定之可能性,故期望做為脈衝DC濺鍍法或做為RF濺鍍法者。
在濺鍍法中,經由封閉電漿於磁場內之時而提昇電漿密度,使效率提昇之技術則一般所實用,並經由使磁鐵的位置移動者,可做為在所濺鍍之標靶的面內之均一化。具體之運動方法係可經由濺鍍裝置而做適宜選擇,例如,可做為使磁鐵搖動,或旋轉運動者。如此,使陰極之磁鐵搖動,或以旋轉等之方法移動之同時進行成膜之RF濺鍍法,係在後詳述之對於將中間層12成膜於基板11側面時之成膜效率優越的點而為適合。
(處理室內的壓力)
使用濺鍍法而將中間層12成膜之情況,作為基板11之溫度以外重要的參數,係可舉出處理室內之壓力或氮素分壓。
使用濺鍍法而將中間層12成膜時之處理室41內的壓力係理想為0.3Pa以上者。當其爐內的壓力未達0.3Pa時,氮素的存在量為小,氮素電漿粒子之具有的能量變大,對於基板11帶來損傷。另外,對於為了對於氮素電漿發揮洗淨效果,係認為有效為將粒子之具有的能量,作為降低某種程度,增加電漿粒子的數量者。因此,爐內的壓力上限係雖並未特別加以限定,但須要控制為可使電漿產生程度之壓力者。
(氮素的流量比)
針對在配合氮(N2 )與Ar的流量之氮素比係理想為20%以上80%以下者。當氮素的流量比未達20%時,濺鍍金屬乃未成為氮化物,而有附著於維持金屬之基板11之虞。當氮素的流量比超過80%時,Ar的量則相對變少,濺鍍速率則下降。
針對在配合氮(N2 )與Ar的流量之氮素比係特別理想為50%以上80%以下之範圍。
(溫度)
將中間層12成膜時之基板11溫度,係理想為作為 300~800℃之範圍者,更理想為作為400~800℃之範圍者。當基板11的溫度未達上述下限時,中間層12則無法被覆基板11全面,而有基板11表面露出之虞。當基板11的溫度超過上述上限時,因附著於基板11之濺鍍粒子之具有的能量變大,而無法在配向中間層之狀態進行成膜,從作為緩衝層之機能的點,認為不適合。
(成膜速度)
將中間層12成膜時之成膜速度係裡想為做為0.01nm/s~10nm/s之範圍者。當成膜速度未達0.01nm/s時,膜則未成為層而成長為島狀,有無法被覆基板11之表面之虞。當成膜速度超過10nm/s時,膜則未成為結晶體而變為非晶質。
然而,以濺鍍法將中間層12成膜時,理想乃作為經由使V族原料流通於反應器內之反應濺鍍法而成膜之方法者。
一般,針對在濺鍍法,係標靶材料的純鍍越高,成膜後之薄膜的結晶性等之膜質則越良好。經由濺鍍法將中間層12成膜之情況,作為成為原料之標靶材料,使用III族氮化物半導體,亦可進行經由Ar氣體等之不活性氣體之電漿的濺鍍者,但針對在反應濺鍍法,使用於標靶材料之III族金屬單體,以及其混合物係與III族氮化物半導體做比較,可作為高純度化。由此,在反應濺鍍法中,更可使所成膜之中間層12之結晶性提昇者。
另外,對於使用濺鍍法而將金屬原料作為電漿化,作為中間層而將合金成膜時,係亦有將成為標靶之金屬,預先作為金屬材料之混合物(未必形成合金亦可)而製作之方法,或亦可作為準備由不同材料所成之2個標靶,同時進行濺鍍之方法。例如,對於將一定組成的膜成膜之情況,係使用混合材料的標靶,對於將組成不同之幾種類的膜成膜之情況,係如將複數之標靶設置於處理室內即可。
做為在本實施形態所使用之氮素原料,係可無任何限制地使用一般所知道之氮素化合物,但從氨或氮素(N2 )係為處理簡單的同時,可以比較廉價取得者則為理想。
氨係分解效率為良好,並可以高成長速度進行成膜者,但因反應性或毒性高,而需要除害設備或氣體感應器,另外,有必要將使用於反應裝置之構件的材料做為化學性安定高之構成。
另外,對於將氮素(N2 )做為原料而使用之情況,做為裝置係可使用簡便之構成,但無法得到高反應速度。但如將氮氣作為經由電場或熱等而分解之後,導入於裝置之方法,因可得到可利用於較氨為低之構成之工業生產性之程度的成膜速度者,故當考慮與裝置成本之均衡時,最為適當之氮素源。
另外,中間層12係理想為做為呈被覆基板11之側面而形成者。更加地,中間層12係更理想為做為呈被覆基板11之側面及背面而形成者。
在本實施形態之製造方法中,如上述,在上述前處理 工程,於基板11之表面11a,實施逆濺鍍而除去表面11a之不純物,於其所洗淨之基板11之表面11a上,因在上述濺鍍工程,將中間層12成膜,故可將該中間層12,將在結晶組織之寬幅成分12c,以面積比作為30%以下,作為良好之配向膜而成膜者。由此,可使成膜於中間層12上之III族氮化物半導體所成之基底層14a的結晶性提昇,故更加地具備成膜於基底層14a上之n形接觸層14b、n型包覆層14c、發光層15及p型半導體層16各層之半導體層20的結晶性則提昇。隨之,具備對於如此之結晶性優越之半導體層20所成之發光元件1係成為對於發光特性優越之構成。
『濺鍍裝置』
於圖5,表示在本實施形態之濺鍍工程,以及前處理工程所使用之濺鍍裝置的一例。圖5所示的例之濺鍍裝置40係於標靶47之下方(圖5之下方),配置磁鐵42,作為該磁鐵42,經由略圖示之驅動裝置,在標靶47之下方搖動之RF濺鍍裝置所構成。對於具備於濺鍍裝置40之處理室41係供給氮氣及氬氣,於安裝於加熱器44之基板11上,將中間層12成膜。此時,如上述,因磁鐵42在標靶47之下方搖動,封入於處理室41之電漿則移動,故除了基板11之表面11a之外,對於基板11之側面而言,亦可無不勻地將中間層成膜者。
如本實施形態之製造方法,將III族氮化物化合物所 成之中間層,以濺鍍法成膜之情況,一般,使用將III族金屬作為標靶,於濺鍍裝置的處理室內,導入含氮氣體(氮氣:N2 、氨氣:NH3 等),在氣相中使III族金屬與氮進行反應之反應性濺鍍法(反應性電抗濺鍍法)。作為濺鍍法係有RF濺鍍法及DC濺鍍法,但對於如有關本發明之製造方法,使用反應性濺鍍法之情況,在連續性進行放電之DC濺鍍法中,係帶電激烈,而成膜速度之控制則變為困難。因此,在有關本發明之製造方法中,在RF濺鍍法或DC濺鍍法之中,使用可脈衝性地傳達偏壓之脈衝DC濺鍍法者則為理想,使用可由如此之濺鍍方法處理之濺鍍裝置者則為理想。
另外,對於使用RF濺鍍法之情況,作為迴避帶電之方法,理想為使磁鐵的位置移動在標靶內者。具體之運動的方法係可經由所使用之濺鍍裝置而選擇,可使其搖動,或旋轉運動者。
在圖5例示之濺鍍裝置40中,於標靶47之下方,具備磁鐵42,作為其磁鐵42可在標靶47之下方旋轉運動之構成。
對於經由濺鍍而形成III族氮化物化合物所成之中間層12之情況,係理想為將更高能量的反應種,供給於基板11者。因此,理想為作為在濺鍍裝置40內,基板11呈位置於電漿中地構成,或標靶47與基板11乃作為對面之位置關係而構成者。另外,理想為將基板11與標靶47之間的距離,作為10~100mm之範圍者。
另外,對於處理室41內係因理想為盡可能不殘留不純物,故濺鍍裝置40之到達真空鍍係理想為1.0×10-3 Pa以下。
另外,在本實施形態之製造方法中,如上述,可將前處理工程及濺鍍工程,作為使用同一濺鍍裝置而進行之方法者。對於此情況,係亦可於前處理工程與濺鍍工程之間,設置特定時間的間隔,於其間換上處理室41內之環境氣體。
『半導體層之形成』
對於中間層12上,係經由依n型半導體層14、發光層15及p型半導體層16的順序進行層積之時,形成半導體層20。在本實施形態之製造方法中,如上述,以MOCVD法形成n形半導體層14之基底層14a、n形接觸層14b、n型包覆層14c、發光層15及p型半導體層16各層。
針對在本實施形態,形成半導體層20時之氮化鎵系化合物半導體之成長方法係並無特別加以限定,除了上述之濺鍍法之外,可適用MOCVD法(有機金屬化學氣相成長法),HVPE法(氫化物氣相磊晶法),MBE法(分子線外延法)等,知道使半導體層成長者之所有的方法。在MOCVD法之中,作為載體氣體使用氫(H2 )或氮(N2 )、作為III族原料之Ga源,使用三甲基鎵(TMG)或三乙基鎵(TEG)、作為Al源,使用三甲基鋁(TMA)或 三乙基鋁(TEA)、作為In源,使用三甲基銦(TMI)或三乙基銦(TEI)、作為V族原料之N源,使用氨(NH3 )或聯氨(N2 H4 )等。另外,做為摻雜劑係對於n型,作為Si原料,可利用甲矽烷(SiH4 )或乙矽烷(Si2 H6 )、作為Ge源料,使用鍺烷氣體(GeH4 ),或四甲基鍺酸((CH3 )4 Ge)或四乙基鍺酸((C2 H5 )4 Ge)等之有機鍺酸化合物。在MBE法中,元素狀之鍺酸亦可做為摻雜質源而利用。對於p型,作為Mg原料,係例如使用雙環戊二烯鎂(Cp2 Mg)或雙乙環戊二烯鎂(EtCp2 Mg)。
如上述之氮化鎵系化合物半導體係除了Al、Ga及In以外,可含有其他之III族元素者,因應需要而亦可含有Ge、Si、Mg、Ca、Zn、Be、P及As等之摻雜元素者。更加地,不限於意圖性地添加之元素,而亦有包含依存於成膜條件等而必然性地含有之不純物,以及含於原料、反應管材質之微量不純物之情況。
『n型半導體層之形成』
在形成本實施形態之半導體層20時,首先,將n型半導體層14之基底層14a,經由以往公知的MOCVD法,層積於中間層12上而加以成膜。接著,於基底層14a上,經由MOCVD法,將n型接觸層14b及n型包覆層14c進行成膜。此時,基底層14a、n型接觸層14b及n型包覆層14c之各層係可使用相同之MOCVD爐而進行成膜者。
作為於基板11上形成由單結晶之III族氮化物半導體所成之基底層14a的方法,係有例如經由MOCVD法,將上述之由Aly Ga1-y N(0≦y≦1)所成之低溫緩衝層,形成於基板11上,於其上方,以較形成低溫緩衝層之溫度為高溫,經由MOCVD法形成單結晶之GaN層的方法。另外,亦可取代經由MOCVD法之低溫緩衝層,而以濺鍍法形成Aly Ga1-y N(0≦y≦1)所成之緩衝層,於其上方,經由MOCVD法形成單結晶之GaN層。另外,亦可使用濺鍍法而使單結晶之GaN層成長。
(經由濺鍍法之半導體層成膜條件)
使用濺鍍法而形成III族氮化物半導體所成之半導體層之情況。
作為針對在層積工程之重要的參數,係可舉出含氮原子氣體之分壓,成膜速度,基板溫度,偏壓及功率等。
(氣體環境)
作為濺鍍裝置之處理室內的氣體環境,係作為由含氮氣體(氮素:N2 氣體、NH3 氣體等)及不活性氣體所成之環境,作為因應必要而使含氫氣體(H2 )流通之環境,但作為含氮氣體,使用氨(NH3 )氣者則為理想。如此之含氮氣體係經由濺鍍,作為電漿化而分解於氮原子,成為結晶成長的原料。
另外,對於處理室內之氣體環境使用含氫氣體之情況 ,容易產生針對在半導體層積過程之III族氮化物半導體之表面的反應種之移動,可將結晶性優越之AlGaN所成的膜成膜者。
另外,為了有效率濺鍍標靶,係更理想為做為使氬(Ar)等之重量大,反應性低之不活性氣體混入之環境者。如此情況,針對在處理室內之氣體環境中之含氮氣體比例係對於氮氣(N2 )與氬(Ar)之全流量所佔之氮氣流量的比,係可作為例如20%~98%之範圍者。當氮氣流量的比未達20%時,濺鍍原料則有維持金屬附著之虞,當氮氣流量的比超過98%時,氬的量則過少,濺鍍速度則下降。為了確保一定以上之濺鍍速度,係有必要將不活性氣體的比例作為2%以上者。
另外,特別是對於為了層積結晶性良好之III族氮化物半導體,係理想為將處理室內的環境中之含氮氣體的比例,作為20~80%之範圍,殘部則作為含有不活性氣體之氣體者。經由此,成為可更使結晶性良好之III族氮化物半導體成長者。
如此,針對在處理室內的氣體環境中,除了含氮原子氣體及氫氣之殘部係理想為做為不活性氣體者。如此之不活性氣體,係因作為目的使用效率加地濺鍍標靶者,故理想使用重量大,反應性低之Ar者。另外,對於氣體環境中,在不阻礙含氮原子氣體,氫氣及不活性氣體之動作的範圍,亦可加上其他的氣體成分者。
(基板溫度)
經由濺鍍法而將半導體層20成膜時之基板11溫度,係理想為作為300~1200℃之範圍者。本發明者等在進行銳意實驗之時,一般,對於為了以濺鍍法而形成結晶性良好之III族氮化物半導體所成之半導體層,係了解到理想為將基板溫度作為300~1200℃之範圍者。當基板溫度較300℃低時,控制在基板面的反應種之移動,形成結晶性良好之III族氮化物半導體者則變為困難,另外,當基板溫度超過1200℃時,有所形成之III族氮化物半導體引起再分解之虞。
(成膜速度)
經由濺鍍法而將半導體層20成膜時之成膜速度,係理想為作為0.01~10nm/秒者。當成膜速度超過10nm/秒時,有所層積之III族氮化物半導體未成為結晶而變為非晶質之虞,另外,當未達0.01nm/秒時,處理時間變長,利用於工業生產性者則變為困難。
(功率及偏壓)
經由濺鍍法而將半導體層20成膜時,對於為了將在結晶成長中的基板11表面之反應種的移動作為活潑,係理想為施加於基板側的偏壓,及施加於標靶側之功率為大者。例如,在成膜時施加於基板之偏壓係理想為1.5W/cm2 以上,另外,將在成膜時施加於標靶之功率作 為1.5W/cm2 ~15W/cm2 之範圍者則為理想。
(標靶)
由本實施形態之製造方法所成膜之III族氮化物半導體所成之半導體層的組織,係可經由調整使用於標靶之III族金屬的組成調整為所期望的值之時,進行控制者。例如,對於形成GaN所成的層之情況,對於標靶,如使用Ga金屬,對於形成AlGaN層之情況,對於標靶,如使用AlGa合金即可。
另外,對於形成InGaN之情況,係如使用InGa合金即可。III族氮化物半導體之組成係因對應於標靶之III族金屬的組成而產生變化,故由實驗性地求取標靶47的組成者,可形成所期望組成之III族氮化物半導體所成之半導體層者。
或者,例如,在層積AlGaN層之情況,作為標靶,亦可並置Ga金屬與Al金屬之雙方。對於此情況,係經由使Ga金屬標靶與Al金屬標靶之表面積的比變化之時,可控制所層積之AlGaN層之組成者。同樣地,對於層積InGaN層之情況,亦可並置Ga金屬標靶與In金屬標靶之雙方。
另外,對於III族氮化物半導體之不純物的摻雜係亦可使用混合III族金屬與不純物所成之混合標靶而進行。例如,對於使用濺鍍法而形成摻雜Si之GaN(此情況係p型半導體層)之情況,係可使用Ga金屬與含有Si之混 合標靶者。如此之情況,經由作為固溶Si於固體之Ga金屬之狀態,將固溶Si之Ga金屬使用於標靶之時,可形成摻雜Si之GaN者。另外,亦可將Ga金屬與Si的小片做各自並置而使用於標靶者。此時,經由實驗性地求取成為標靶之Ga與Si的比例之時,可形成所期望之不純物濃度之GaN者。
另外,其他,亦可使用將摻雜劑元素所成之標靶,設置於處理室內而進行濺鍍之方法,或將摻雜劑元素作為離子或氣體(蒸氣)而於處理室內,朝晶圓送入之方法等者。作為此等之方法的優點,係可舉出因可將各標靶,或伴隨成膜條件的變更,而將摻雜劑的量進行調節,故可謀求長期安定性者。
『發光層之形成』
對於n型包覆層14c上,係將發光層15,經由以往公知的MOCVD法而形成。
在本實施形態所形成之如圖1例示之發光層15係具有於GaN障壁層開始結束至GaN障壁層之層積構造,交互層積GaN所成之6層的障壁層15a,與未摻雜之In0.2 Ga0.8 N所成之5層的井層15b而形成。
另外,在本實施形態之製造方法中,經由使用與使用在n型包覆層14c之成膜的MOCVD爐相同構成之時,可以以往公知之MOCVD法而將發光層15成膜者。
『p型半導體層之形成』
對於發光層15上,也就是成為發光層15之最上層的障壁層15a上,以往公知的MOCVD法而形成由p型包覆層16a及p型接觸層16b所成之p型半導體層16。
在本實施形態中,首先,將摻雜Mg的Al0.1 Ga0.9 N所成之p型包覆層16a,形成於發光層15(最上層之障壁層15a)上,更加地於其上方,形成摻雜Mg的Al0.02 Ga0.98 N而成之p型接觸層16b。此時,對於p型包覆層16a及p型接觸層16b的層積,係可使用同樣之MOCVD裝置者。
『透光性正極之形成』
經由如上述之方法,於基板11上,在層積中間層12及半導體層之層積半導體10之p型接觸層16b上,形成ITO所成之透光性正極17。
作為透光性正極17之形成方法係未特別加以限定,可由此技術範疇所採用之常用方法加以形成。另外,其構造亦可包含以往公知之構造而無任何限制地使用任何構造之構成。
另外,如上述,透光性正極17之材料係未限定於ITO,而可使用AZO、IZO、GZO等之材料加以形成者。
另外,在形成透光性正極17之後,亦有實施將合金化或透明化作為目的之熱退火的情況,而亦可不實施。
『正極接合墊片及負極的形成』
於形成在層積半導體10之透光性正極17上,更加地形成正極接合墊片18。
其正極接合墊片18係例如,可從透光性正極17的表面側依序將Ti、Al、Au之各材料,經由以以往公知的方法層積情況而加以形成者。
另外,在形成負極19時係首先,經由根據乾蝕刻等之方法而去除形成於基板11上之p型半導體層16、發光層15及n型半導體層14之一部分之時,形成n型接觸層14b之露出範圍14d(參照圖2及圖3)。並且,於其露出範圍14d上,例如可從露出範圍14d表面側依序將Ni、Al、Ti及Au之各材料,經由以以往公知的方法層積情況,形成4層構造之負極19者。
並且,如上述作為,於層積半導體10上,將設置透光性正極17、正極接合墊片18及負極19之晶圓,基板11進行研削極研磨而作為鏡面狀的面之後,經由切斷為350μm較之正方形之時,可作為發光元件晶片(發光元件1)者。
如根據如以上說明之本實施形態之III族氮化物半導體發光元件1之製造方法,具備對於基板11而言,進行電漿處理之前處理工程,和接著該前處理工程,於基板11上,將中間層12,經由濺鍍法加以成膜之濺鍍工程,該濺鍍工程係因為為將中間層12之X線搖擺曲線,使用峰值分離手法,將分離為半寬度成為720arcsec以上,含於中間層12之結晶組織之對應於無配向成分之寬幅成分 12c,和窄成分12b情況之在中間層12之結晶組織的寬幅成分12c之比例,以面積比,作為30%以下而形成中間層12之方法,故可確實地去除基板11上之不純物等,使具有均一性高的結晶組織及良好之配向特性的中間層12成長者。由此,因於基板11,和成長於中間層12上之III族氮化物半導體所成之半導體層20之間未產生晶格不匹配,故可形成結晶性良好之半導體層20者。另外,因為為規定針對在前處理工程之各條件,更加地,將在中間層12之結晶組織的寬幅成分比例作為指標,控制中間層12之配向特性及基底層14a之結晶性的方法,故可未依靠於所使用之濺鍍裝置之性能,而正確地管理各製造條件者。隨之,成為可將發光特性優越之III族氮化物半導體發光元件,以高生產效率而製造者。
然而,以如圖1所示之層積半導體10之有關本發明的製造方法所得到之III族氮化物半導體係除了發光二極體(LED)之其他,可使用於雷射光碟(LD)等之發光元件,或如電晶體之電子裝置等之各種半導體元件者。
「燈」
經由組合有關如以上說明之本發明的III族氮化物半導體發光元件與螢光體之情況,可經由該業者周知的手段而構成燈者。由以往,知道有經由組合發光元件與螢光體而改變發光色的技術,亦可無任何限制地採用如此之技術者。
例如,經由適當地選定螢光體之時,亦可成為得到較發光元件為長波長的發光,另外,經由混合發光元件本身的發光波長與經由螢光體所變換之波長之時,亦可作為呈白色發光的等者。
另外,做為燈係亦可使用於一般用途之砲彈型,攜帶之背照光用途的側視型,使用於顯示器之前視型等之任何用途者。
例如,如圖4所示的例,對於將同一面電極型III族氮化物半導體發光元件1安裝為砲彈型之情況,係於2支框體內之一方(在圖4中係框體21),接著發光元件1,另外,以導線24接合發光元件1之負極(參照圖3所示之符號19)於框體22,而以導線23接合發光元件1之正極接合墊片(參照圖3所示之符號18)於框體21。
並且,經由由透明之樹脂所成的塑膜25密封發光元件1之周邊之時,可作成如圖4所示之砲彈型的燈2者。
本實施形態的燈2係因為為使用上述本發明之III族氮化物半導體發光元件,或以上述本發明之製造方法所得到之III族氮化物半導體發光元件所成者,故可得到優越之發光特性。
另外,使用有關本發明之製造方法所得到之圖1之層積半導體10所示之半導體構造係除了如上述之發光元件之其他,可使用於雷射元件或受光元件等之光電變換元件,或HBT(Heterojunction Bipolar Transistor)或HEMT(High Electron Mobility Transistor)等電子裝置者。此 等半導體元件係多數知道有各種構造之構成,有關本發明之III族氮化物半導體之層機構造體的元件構造係含有此等周知之元件構造,無加以任何限制。
[實施例]
接著,經由實施例,更詳係說明本發明之III族氮化物半導體層發光元件及該製造方法,但本發明並不只限於此等實施例之構成。
[實施例1]
在本實施例中,於實施逆濺鍍之基板上,將中間層成膜,於其上方,經由層積III族氮化物半導體所成之各層之時,製作如圖2及圖3所示之發光二極體(LED)的樣品(亦參照圖1所示之層積半導體10)。
在本例中,於藍寶石所成之基板11上,使用RF濺鍍法,形成由AlN所成的中間層12,並於其上方,使用MOCVD法,形成由單結晶之GaN所成的基底層14a。並且,於其基底層14a之上方,以MOCVD法形成n形接觸層14b、n型包覆層14c、發光層15及p型半導體層16各層。
『對於基板之逆濺鍍(前處理工程)』
首先,將鏡面研磨表面之直徑2英吋之(0001)c面藍寶石基板,經由氟酸及有機溶劑洗淨之後,導入至濺鍍 裝置之處理室中。此時,作為濺鍍裝置係使用具有具備高頻率之電源部,經由在標靶內使磁鐵旋轉之時,可移動產生磁場之位置的機構構成。
並且,在濺鍍裝置之處理室內,將基板11加熱至550℃,並以40sccm的流量導入氮氣,將處理室內之氣體環境作為氮氣100%之後,將處理室內的壓力,保持為2Pa,施加0.1kW之高頻率偏壓於基板11同時,再由曝露於氮素電漿之時,於基板11之表面,實施經由逆濺鍍之電漿處理而洗淨。此時之處理時間係作為15秒。
『中間層之形成(濺鍍工程)』
接著,在於處理室內導入氬及氮氣體之後,使基板11之溫度以550℃進行保持之同時,施加1kW之高頻率偏壓於金屬Al標靶側,並將爐內壓力保持為1Pa,再以使Ar氣體作為10sccm,使氮氣體作為30sccm之流量而使其流通的條件(對於氣體全體之氮素的比係75%),將AlN所成之中間層12成膜於藍寶石所成之基板11上。此時之成長速度為0.12nm/s。
然而,標靶內之磁鐵係在對於基板11之逆濺鍍及中間層12之成膜之任一時,均使其旋轉。在如以上作為,將40nm之AlN所成之中間層12成膜之後,停止啟動電漿者,使基板11之溫度下降。經由以上的步驟,於基板11上,形成40nm厚度之單結晶之AlN所成之中間層12。
並且,對於如上述作為所形成之中間層12的結晶組織,將CuK α線X線產生源作為光源,使用以拋物線鏡與2結晶,將發射角作為0.01°之X線測定裝置(PANalytical公司製、型號X’part),測定X線搖擺曲線之後,使用資料解析軟體「Peak Fit(登録商標)」(SYSTAT公司製)而解析。此時,作為經由上述「Peak Fit(登録商標)」之擬合方法,使用「AutoFit Peaks I」,作為擬合函數而使用「Gaussian-Lorentzian Sum(Amplitude)」,解析在中間層12之結晶組織的寬幅成分比例。
另外,將中間層12之X線搖擺曲線(XRC),使用X線測定裝置(PANalytical公司製、型號X’part)而加以測定。其測定結果係將CuK α線X線產生源作為光源而使用進行。
其結果,表示在中間層12之結晶組織,成為無配向之寬幅成分係為低的19%的值,另外,XRC半寬度係表示優越特性之0.106(381arcsec),確認到中間層12乃作為良好配向者。
『基底層之形成』
接著,將於中間層12進行成膜之基板11,從濺鍍裝置取出,導入於MOCVD爐。並且,將成膜GaN層(III族氮化物半導體)的樣品,使用MOCVD法,由以下的步驟而製作。
首先,將基板11導入至反應爐中。基板11係在作為氮氣置換操作箱之中,載置於加熱用之感應器上。並且,使氮氣流通於爐內之後,經由加熱器,將基板11的溫度,升溫至1150℃。在確認基板11為1150℃的溫度安定之情況之後,開啟氨配管的閥,開始對於使氨流通於爐內。接著,將含有三甲基鎵(TMG)的蒸汽的氫,供給至爐內,於成膜於基板11上之中間層12上,進行附著構成基底層14a之GaN系半導體的處理。氨的量係V/III比成為6000地進行調節。約經過1小時,進行上述GaN系半導體之成長後,切換TMG之配管的閥,停止對於原料供給至反應爐內,使成長停止。並且,使GaN系半導體之成長結束之後,停止對於加熱器的通電,將基板11的溫度降溫至室溫。
經由以上的工程,於藍寶石所成之基板11上,具有單結晶組織,形成由AlN所成的中間層12,並於其上方,以未摻雜形成由2μm膜厚之GaN系半導體所成的基底層14a。所取出的基板係呈無色透明之鏡面狀。
將如上述作為所形成之GaN系半導體所成的基底層14a之X線搖擺曲線(XRC),使用X線測定裝置(PANalytical公司製、型號X’part)而加以測定。其測定係將CuK α線X線產生源作為光源而使用進行,在對稱面的(0002)面進行。一般,III族氮化物半導體之情況,(0002)面之XRC光譜半寬度係成為結晶之平坦性(mosaicity)的指標。其測定結果,以本發明之製造方法所 製作之基底層14a係在(0002)面之測定中,係表示半寬度0.101(36.5arcsec)。
『n型接觸層之形成』
接著,將形成基底層14a之基板11,運送至MOCVD裝置內,使用MOCVD法形成GaN所成之n型接觸層。此時,對於n型接觸層係摻雜Si。
在此,作為使用於GaN之成膜的MOCVD裝置,係使用以往公知的裝置。
經由如以上說明之工程,於實施逆濺鍍於表面之藍寶石所成之基板11上,形成具有單結晶組織之AlN之中間層12,並於其上方,以未摻雜形成2μm膜厚之GaN層(n型基底層14a),和具有5×1018 cm-3 之載體濃度的2μm之Si摻雜GaN層(構成n型接觸層14b)。於成膜後,從裝置內取出之基板係為無色透明,GaN層(在此係n型接觸層14b)之表面係為鏡面。
『n型包覆層及發光層之形成』
於以上述步驟製作之樣品的n型接觸層上方,使用MOCVD法,層積n型包覆層14c及發光層15。
『n型包覆層之形成』
首先,將成長由Si摻雜GaN所成之n型接觸層的基板,運送至MOCVD裝置之處理室內。並且,作為以氮素 置換處理室內之狀態,使基板的溫度上升至1000℃,使附著於n型接觸層之最表面的髒污昇華加以去除。另外,此時,從基板的溫度成為830℃以上的時點,使氨流通於爐內。
接著,使基板的溫度下降至740℃之後,直接使氨流通於處理室內的同時,使SiH4 氣體,和經由沸騰而產生之TMI及TEG的蒸氣,流通於爐內,形成具有180Å之膜厚,Si摻雜In0.01 Ga0.99 N所成之n型包覆層14c。並且,切換TMI、TEG及SiH4 的閥,停止此等之原料的供給。
『發光層之形成』
接著,由GaN而成之障壁層15a,和In0.2 Ga0.8 N所成的井層15b所構成,形成具有多重量子井構造之發光層15。對於其發光層15之形成,係於Si摻雜In0.01 Ga0.99 N所成之n型包覆層14c上,首先,形成障壁層15a,並於其障壁層15a上,形成In0.2 Ga0.8 N所成之井層15b。在重複5次如此之層積順序之後,於層積於第5之井層15b上,形成第6之障壁層15a,作為於具有多重量子阱構造之發光層15兩側,配置障壁層15a之構造。
即,在Si摻雜In0.01 Ga0.99 N所成之n型包覆層14c成長結束後,經由基板溫度或爐內的壓力,載氣的流量或種類係作為保持,切換TEG的閥,供給TEG至爐內之時,使GaN所成之障壁層15a成長。由此,形成具有150Å 之膜厚的障壁層15a。
接著,在使障壁層15a之成長結束之後,基板11溫度或爐內的壓力,載氣的流量或種類係作為保持,切換TEG及TMI的閥,供給TEG及TMI至爐內,使In0.2 Ga0.8 N所成之井層15b成長。由此,形成具有20Å之膜厚的井層15b。
使井層15b之成長結束之後,再次使障壁層15a成長。並且,經由重複5次如此之步驟之時,形成5層的障壁層15a與5層的井層15b。更加地,於在最後所層積之井層15b上,形成障壁層15a,作為發光層15。
『p型半導體層之形成』
於經由上述各工程處理所得到之晶圓上,使用MOCVD裝置,將p型半導體層16進行成膜。
在此,作為使用於p型半導體層16之成膜的MOCVD裝置,係使用以往公知的裝置。另外,此時,對於p型半導體層16係摻雜Mg。
並且,於最終,將由膜厚為10nm之Mg摻雜Al0.1 Ga0.9 N所成之p型包覆層16a與膜厚為200nm之Mg摻雜Al0.02 Ga0.98 N所成之p型接觸層16b所構成之p型半導體層16,進行成膜。
如以上所製作之LED用之磊晶晶圓係如圖1所示之層積半導體10,具有於具有c面之藍寶石所成之基板11上,形成具有單結晶組織之AlN層(中間層12)之後, 從基板11側依序,層積2μm之未摻雜GaN層(基底層14a),具有5×1018 m-3 之電子濃度之2μm之Si摻雜GaN層(n型接觸層14b),具有1×1018 cm-3 之電子濃度之180Å的In0.01 Ga0.99 N包覆層(n型包覆層14c),由GaN障壁層開始結束於GaN障壁層,層厚作為150Å之6層的GaN障壁層(障壁層15a),和層厚作為20Å之5層的未摻雜In0.2 Ga0.8 N井層(井層15b)所成之多層量子井構造(發光層15),膜厚為10nm之Mg摻雜Al0.1 Ga0.9 N所成之p型包覆層16a,和膜厚為200nm之Mg摻雜Al0.02 Ga0.98 N所成之p型接觸層16b所構成之Mg摻雜AlGaN層(p型半導體層16)之構造。
[LED之製作]
接著,使用在上述磊晶晶圓(層積半導體10),製作LED。
即,於上述磊晶晶圓之Mg摻雜AlGaN層(p型半導體層16b)的表面,經由公知的光微影技術,形成ITO所成之透光性電極17,並於其上方,形成具有依鈦,鋁及金的順序層積構造之正極接合墊片18(p電極接合墊片),作為p側電極。更加地,對於晶圓而言,施以乾蝕刻,使形成n型接觸層14b之n側電極(負極)的範圍露出,於其露出範圍14d,形成依Ni、Al、Ti及Au之4層順序層積所成之負極19(n側電極)。經由如此之順序,於晶圓(參照圖1之層積半導體10)上,形成具有如圖2所 示之形狀的各電極。
並且,關於以上述步驟,形成p側及n側的各電極之晶圓,將藍寶石所成之基板11的內面進行研削及研磨,做為鏡面狀的面。並且,將該晶圓,切斷為350μm角之正方形的晶片,各電極乃呈成為上方地載置於導線架上,並以金線結線於導線架而作為發光元件(參照圖4的燈3)。
於如上述作為所製作之發光二極體的p側及n側的電極間,流動順方向電流之時,在電流20mA之順方向電壓係為3.25V。
另外,在通過p側的透光性電極17而觀察發光狀態時,發光波長係為462nm,發光輸出係表示12.5mW。如此之發光二極體的特性係對於從所製作之晶圓的幾乎全面所製作之發光二極體,得到未呈不均者。
[實施例2~15]
除了將前處理工程及濺鍍工程,作為下記表1所示之條件的點之外,其他的成膜條件係作為與上述實施例1同樣的條件,製作實施例2~15之發光元件。
在此,實施例3係為將在前處理工程之處理室內的氣體壓力,作為0.08Pa時,作為若干降低設定的例,實驗例7係為未含氮素於在前處理工程之氣體環境的例。
另外,在本實施例係關於前處理工程之處理時間,對於實驗例4及實施例6~10係設定短時間之30秒以下, 另一方面,對於其他的實驗例係設定為長時間之60~300秒。
將上述實施例1~15之各製造條件,表示於下記表1的同時,將評價結果之一覽,表示於下記表2。
[評價結果]
如表1所示,了解到由具備於本發明之製造方法的前處理工程,於基板實施逆濺鍍,另外,經由在本發明所規定之各條件所製造之發光元件(參照實驗例1,8~10)係在中間層之結晶組織的寬幅成分比例,作為以在中間層表面之面積比全部30%以下時,對於配向特性優越,另外,形成於中間層上之基底層的X線搖擺曲線半寬度乃50arcsec以下時,對於配向性優越者。另外,於如此之基底層上,層積III族氮化物半導體之各層所成之本發明的發光元件係在電流20mA之順方向電壓所有為3.25V以下,另外,發光波長係460~464nm、發光輸出係12.5mW以上時,顯示非常優越之發光特性。
另外,在實驗例2的樣品中,前處理工程之處理時間雖為長時間之300秒者,但因功率值或處理室內的氣體壓力乃成為在本發明所規定之範圍內,而在中間層之結晶組織的寬幅成分比例係為26.2%時,顯示比較而言良好之配向特性。
另外,在實驗例3的樣品中,前處理工程之氣體壓力乃為低之0.08Pa,另外,因處理時間為長時間之300秒,而在中間層之結晶組織的寬幅成分比例係為76%時,成為配向性為低之構成。
另外,在實驗例4中,前處理工程之處理時間為30秒,另外,因功率值或處理室內的氣體壓力乃成為在本發明所規定之範圍內,而在中間層之結晶組織的寬幅成分比 例係為19.9%時,顯示良好之配向特性。
另外,在實驗例5的樣品中,因未設置對於基板之前處理工程,而在中間層之結晶組織的寬幅成分比例係為50.4%時,成為配向性為低之構成。
另外,在實驗例6的樣品中,與實施例4同樣,前處理工程之處理時間為30秒,另外,因功率值或處理室內的氣體壓力乃成為在本發明所規定之範圍內,而在中間層之結晶組織的寬幅成分比例係為22.6%時,顯示良好之配向特性。
另外,在實驗例7的樣品中,因在前處理工程,未使氮素流動於處理室中,而在中間層之結晶組織的寬幅成分比例係為100%時,成為完全未配向之結果。
另外,在實驗例11的樣品中,因前處理工程之處理時間為長時間之60秒者,而在中間層之結晶組織的寬幅成分比例係為60.7%時,成為配向性為低之構成。
另外,在實驗例12的樣品中,前處理工程之氣體壓力乃為低之0.08Pa,另外,因處理時間為長時間之300秒,但因高頻率功率為低的0.05kW,而在中間層之結晶組織的寬幅成分比例係為20%時,顯示比較而言良好之配向特性。
另外,在實驗例13亦與上述實驗例12同樣,前處理工程之氣體壓力乃為低之0.08Pa,另外,因處理時間為長時間之300秒,但因高頻率功率為低的0.02kW,而在中間層之結晶組織的寬幅成分比例係為19.1%時,顯示比較 而言良好之配向特性。
另外,在實驗例14亦與上述實驗例12及13同樣,前處理工程之氣體壓力乃為低之0.08Pa,另外,因處理時間為長時間之300秒,但從高頻率功率為1kW與較上述實驗例12及13為高者,而在中間層之結晶組織的寬幅成分比例係為83.99%時,成為配向性為低之構成。
另外,在實驗例15的樣品中,高頻率功率為高的0.2kW,另外,前處理工程之氣體壓力乃為低之0.08Pa,更加地,因處理時間為長時間之300秒,而在中間層之結晶組織的寬幅成分比例係為95.9%時,配向性成為非常低之構成。
然而,如上述表2所示之中間層的結晶特性之解析結果,了解到在中間層之結晶組織的寬幅成分比例,也就是配向特性與中間層之XRC半寬度之間係無關者。例如,在實驗例5及11之樣品中,XRC半寬度乃雖各自為0.1157(實驗例5)、0.1233(實驗例11)之比較而言良好者,但寬幅成分比例係各自為50.4%(實驗例5)、60.7%(實驗例11),GaN層(基底層)之XRC係各成為90.7arcsec(實驗例5)、108.4arcsec(實驗例11)配向特性低之構成。
由如此之結果,了解到將中間層之XRC半寬度作為指標,控制形成於中間層之GaN層(基底層)之XRC半寬度,使其GaN層之結晶性提昇情況係實質上為不可能。
對此,本發明者等係如上述結果,發現到在中間層之結晶組織的寬幅(無配向)成分比例,和形成於中間層之GaN層(基底層)之XRC半寬度乃相關者。並且,經由將中間層之寬幅成分之比例作為指標進行控制之時,可良好地控制其上方之基底層的結晶性,更加地可良好地控制形成於其上方之各層的結晶性之本發明的發光元件及其製造方法。
[產業上之可利用性]
本發明之III族氮化物半導體發光元件之製造方法係因可形成結晶性良好之III族氮化物半導體,而如發光二極體(LED)或雷射二極體(LD)之發光元件之其他,可適用於如FET之電子裝置等各種之半導體元件之製造者。
1‧‧‧III族氮化物半導體發光元件
10‧‧‧層積半導體
11‧‧‧基板
11a‧‧‧表面(基板)
12‧‧‧中間層
12b‧‧‧窄成分(配向成分)
12c‧‧‧寬幅成分(無配向成分)
14‧‧‧n型半導體層
14a‧‧‧基底層
15‧‧‧發光層
16‧‧‧p型半導體層
16a‧‧‧p型包覆層
16b‧‧‧p形接觸層
2‧‧‧燈
40‧‧‧濺鍍裝置
41‧‧‧處理室
42‧‧‧磁鐵
47‧‧‧標靶
48‧‧‧電源
[圖1]模式性地說明關於本發明之III族氮化物半導體發光元件之一例圖,顯示層積半導體之剖面構造之概略圖。
[圖2]模式性地說明關於本發明之III族氮化物半導體發光元件之一例圖,顯示平面構造之概略圖。
[圖3]模式性地說明關於本發明之III族氮化物半導體發光元件之一例圖,顯示剖面構造之概略圖。
[圖4]模式性地說明使用關於本發明之III族氮化物 半導體發光元件所構成的燈之概略圖。
[圖5]模式性地說明關於本發明之III族氮化物半導體發光元件之製造方法之一例圖,顯示於處理室內具備標靶之濺鍍裝置之構造概略圖。
[圖6]模式性地說明關於本發明之III族氮化物半導體發光元件之一例圖,顯示中間層之結晶組織的配向狀態圖。
[圖7]模式性地說明關於本發明之III族氮化物半導體發光元件之一例圖,顯示對於在中間層之寬幅成分之比例的基底層的(0002)面X線搖擺曲線半寬度變化的圖表。
[圖8A]模式性地說明關於本發明之III族氮化物半導體發光元件之一例圖,顯示進行峰值分離之前的中間層之X線搖擺曲線的波形,寬幅成分少之峰值。
[圖8B]模式性地說明關於本發明之III族氮化物半導體發光元件之一例圖,顯示進行峰值分離之前的中間層之X線搖擺曲線的波形,幾乎成為寬幅成分之峰值。
[圖8C]模式性地說明關於本發明之III族氮化物半導體發光元件之一例圖,顯示進行峰值分離之前的中間層之X線搖擺曲線的波形,乍看寬幅成分少,但因峰值成分細少,而寬幅成分的比例變多之峰值。
[圖8D]模式性地說明關於本發明之III族氮化物半導體發光元件之一例圖,顯示進行峰值分離之前的中間層之X線搖擺曲線的波形,寬幅成分多之峰值。
[圖9]為了說明以往之III族氮化物半導體發光元件之模式圖,顯示中間層之(0002)面X線搖擺曲線半寬度,和基底層之(0002)面X線搖擺曲線之關係圖表。
10‧‧‧層積半導體
11‧‧‧基板
11a‧‧‧表面(基板)
12‧‧‧中間層
12a‧‧‧表面
14‧‧‧n型半導體層
14a‧‧‧基底層
14b‧‧‧n形接觸層
14c‧‧‧n型包覆層
15‧‧‧發光層
15a‧‧‧障壁層
15b‧‧‧井層
16‧‧‧p型半導體層
16a‧‧‧p型包覆層
16b‧‧‧p形接觸層
20‧‧‧半導體層

Claims (16)

  1. 一種III族氮化物半導體發光元件之製造方法,屬於於基板上,至少層積由III族氮化物化合物所成之中間層,於該中間層上,依序層積具備基底層之n型半導體層,發光層及p型半導體層所成之III族氮化物半導體發光元件之製造方法,其特徵乃具備對於前述基板而言,進行電漿處理之前處理工程,和接著該前處理工程,於前述基板上,將前述中間層,經由濺鍍法加以形成之濺鍍工程,前述濺鍍工程係將前述中間層之X線搖擺曲線,使用峰值分離手法,將分離為半寬度成為720arcsec以上,含於前述中間層之結晶組織之對應於無配向成分之寬幅成分,和窄成分情況之在前述中間層之結晶組織的前述無配向成分之比例,以前述中間層之面積比,作為30%以下而形成前述中間層;前述前處理工程之電漿處理係經由使用高頻之電源產生氮電漿,進行逆濺鍍者。
  2. 如申請專利範圍第1項記載之III族氮化物半導體發光元件之製造方法,其中,前述前處理工程乃使含氮氣體,流通於處理室內而進行者。
  3. 如申請專利範圍第2項記載之III族氮化物半導體發光元件之製造方法,其中,前述前處理工程係流通於處理室內之前述含氮氣體中的氮氣比乃50%以上者。
  4. 如申請專利範圍第1項至第3項任一記載之III族 氮化物半導體發光元件之製造方法,其中,前述前處理工程係將處理室的壓力,作為1Pa以上而進行者。
  5. 如申請專利範圍第1項至第3項任一記載之III族氮化物半導體發光元件之製造方法,其中,前述前處理工程係將處理時間,作為30秒以下而進行者。
  6. 如申請專利範圍第1項至第3項任一記載之III族氮化物半導體發光元件之製造方法,其中,前述前處理工程係將前述基板的溫度,作為25~1000℃之範圍而進行者。
  7. 如申請專利範圍第1項至第3項任一記載之III族氮化物半導體發光元件之製造方法,其中,將前述前處理工程及前述濺鍍工程,在同一之處理室內而進行者。
  8. 如申請專利範圍第1項至第3項任一項記載之III族氮化物半導體發光元件之製造方法,其中,前述前處理工程係對於前述基板而言,施加0.1kW以下之高頻率功率,進行逆濺鍍者。
  9. 如申請專利範圍第1項至第3項任一記載之III族氮化物半導體發光元件之製造方法,其中,前述濺鍍工程係將前述中間層,呈被覆前述基板表面之至少90%地加以形成者。
  10. 如申請專利範圍第1項至第3項任一記載之III族氮化物半導體發光元件之製造方法,其中,前述濺鍍工程係將前述中間層,經由RF濺鍍法而進行成膜者。
  11. 如申請專利範圍第10項記載之III族氮化物半導 體發光元件之製造方法,其中,前述濺鍍工程係將前述中間層,使用RF濺鍍法而使陰極的磁鐵移動的同時進行成膜者。
  12. 如申請專利範圍第1項至第3項任一記載之III族氮化物半導體發光元件之製造方法,其中,前述濺鍍工程係令前述中間層,將前述基板的溫度作為400~800℃之範圍而加以形成者。
  13. 如申請專利範圍第1項至第3項任一記載之III族氮化物半導體發光元件之製造方法,其中,將前述基底層,經由MOCVD法而成膜於前述中間層上者。
  14. 如申請專利範圍第1項至第3項任一記載之III族氮化物半導體發光元件之製造方法,其中,將前述基底層,經由反應濺鍍法而成膜於前述中間層上者。
  15. 如申請專利範圍第1項至第3項任一記載之III族氮化物半導體發光元件之製造方法,其中,將前述基板的溫度,作為300~1200℃,形成前述基底層者。
  16. 一種燈,其特徵乃使用如申請專利範圍第1項至第3項任一記載之III族氮化物半導體發光元件所成者。
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5564331B2 (ja) * 2009-05-29 2014-07-30 株式会社半導体エネルギー研究所 半導体装置の作製方法
CN102034912B (zh) * 2009-12-29 2015-03-25 比亚迪股份有限公司 发光二极管外延片、其制作方法及芯片的制作方法
CN102959140B (zh) * 2010-04-30 2016-01-20 佳能安内华股份有限公司 外延膜形成方法、真空处理设备、半导体发光元件制造方法、半导体发光元件和照明装置
JP2012243780A (ja) * 2011-05-13 2012-12-10 Toshiba Corp 半導体発光素子及びウェーハ
CN104428441B (zh) * 2012-07-02 2017-04-12 应用材料公司 由物理气相沉积形成的氮化铝缓冲层和活性层
JP5734935B2 (ja) * 2012-09-20 2015-06-17 株式会社東芝 半導体装置及びその製造方法
US9520695B2 (en) * 2013-10-18 2016-12-13 Soraa Laser Diode, Inc. Gallium and nitrogen containing laser device having confinement region
US9362715B2 (en) 2014-02-10 2016-06-07 Soraa Laser Diode, Inc Method for manufacturing gallium and nitrogen bearing laser devices with improved usage of substrate material
US9379525B2 (en) 2014-02-10 2016-06-28 Soraa Laser Diode, Inc. Manufacturable laser diode
US9368939B2 (en) 2013-10-18 2016-06-14 Soraa Laser Diode, Inc. Manufacturable laser diode formed on C-plane gallium and nitrogen material
US9520697B2 (en) 2014-02-10 2016-12-13 Soraa Laser Diode, Inc. Manufacturable multi-emitter laser diode
US9871350B2 (en) 2014-02-10 2018-01-16 Soraa Laser Diode, Inc. Manufacturable RGB laser diode source
JP2014241417A (ja) * 2014-07-15 2014-12-25 シャープ株式会社 アルミニウム含有窒化物中間層の製造方法、窒化物層の製造方法および窒化物半導体素子の製造方法
TWI553901B (zh) * 2015-09-07 2016-10-11 環球晶圓股份有限公司 紫外光發光二極體及其製造方法
WO2017094028A1 (en) * 2015-12-02 2017-06-08 Indian Institute Of Technology Bombay Method and apparatus for forming silicon doped gallium nitride (gan) films by a co-sputtering technique
JP7055595B2 (ja) * 2017-03-29 2022-04-18 古河機械金属株式会社 Iii族窒化物半導体基板、及び、iii族窒化物半導体基板の製造方法
JP7112190B2 (ja) * 2017-09-29 2022-08-03 日機装株式会社 発光装置
FI129628B (en) * 2019-09-25 2022-05-31 Beneq Oy Method and apparatus for processing a substrate surface

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003332234A (ja) * 2002-05-15 2003-11-21 Kyocera Corp 窒化層を有するサファイア基板およびその製造方法
US20070045654A1 (en) * 2005-08-30 2007-03-01 Samsung Electro-Mechanics Co., Ltd. Group III-nitride semiconductor thin film, method for fabricating the same, and group III-nitride semiconductor light emitting device

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DD142966A1 (de) * 1979-05-07 1980-07-23 Reinhard Voigt Verfahren zur in situ-vorbehandlung und zur beschichtungvon substraten mit duennen schichten
JPS60173829A (ja) 1984-02-14 1985-09-07 Nippon Telegr & Teleph Corp <Ntt> 化合物半導体薄膜の成長方法
JP3026087B2 (ja) 1989-03-01 2000-03-27 豊田合成株式会社 窒化ガリウム系化合物半導体の気相成長方法
JPH088217B2 (ja) 1991-01-31 1996-01-29 日亜化学工業株式会社 窒化ガリウム系化合物半導体の結晶成長方法
JPH06120163A (ja) 1992-09-30 1994-04-28 Victor Co Of Japan Ltd 半導体装置の電極形成方法
JP3773282B2 (ja) 1995-03-27 2006-05-10 豊田合成株式会社 窒化ガリウム系化合物半導体の電極形成方法
JPH0964477A (ja) 1995-08-25 1997-03-07 Toshiba Corp 半導体発光素子及びその製造方法
JPH11102907A (ja) * 1997-09-26 1999-04-13 Sharp Corp 半導体装置の製造方法および絶縁膜形成装置
JP2000216249A (ja) * 1998-11-16 2000-08-04 Sony Corp 電子装置の製造方法及びその装置
JP3700492B2 (ja) 1999-09-21 2005-09-28 豊田合成株式会社 Iii族窒化物系化合物半導体素子
JP3440873B2 (ja) 1999-03-31 2003-08-25 豊田合成株式会社 Iii族窒化物系化合物半導体素子の製造方法
JP2001168386A (ja) 1999-09-29 2001-06-22 Toyoda Gosei Co Ltd Iii族窒化物系化合物半導体素子
US6406931B1 (en) * 1999-10-12 2002-06-18 Sandia Corporation Structural tuning of residual conductivity in highly mismatched III-V layers
JP2001185493A (ja) * 1999-12-24 2001-07-06 Toyoda Gosei Co Ltd Iii族窒化物系化合物半導体の製造方法及びiii族窒化物系化合物半導体素子
JP3994623B2 (ja) 2000-04-21 2007-10-24 豊田合成株式会社 Iii族窒化物系化合物半導体素子の製造方法
JP4963763B2 (ja) 2000-12-21 2012-06-27 日本碍子株式会社 半導体素子
JP2003119564A (ja) 2001-10-12 2003-04-23 Tokyo Electron Ltd 成膜方法及びプラズマcvd装置
JP2003183823A (ja) * 2001-12-17 2003-07-03 Sharp Corp スパッタ装置
JP4123828B2 (ja) * 2002-05-27 2008-07-23 豊田合成株式会社 半導体発光素子
JP2005209925A (ja) 2004-01-23 2005-08-04 Nichia Chem Ind Ltd 積層半導体基板
JP2006114886A (ja) 2004-09-14 2006-04-27 Showa Denko Kk n型III族窒化物半導体積層構造体
JP5004432B2 (ja) * 2005-04-11 2012-08-22 東京エレクトロン株式会社 金属シリサイド膜を形成する方法、前処理方法、成膜システム、制御プログラムおよびコンピュータ記憶媒体
JP4912843B2 (ja) * 2006-11-22 2012-04-11 昭和電工株式会社 Iii族窒化物化合物半導体発光素子の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003332234A (ja) * 2002-05-15 2003-11-21 Kyocera Corp 窒化層を有するサファイア基板およびその製造方法
US20070045654A1 (en) * 2005-08-30 2007-03-01 Samsung Electro-Mechanics Co., Ltd. Group III-nitride semiconductor thin film, method for fabricating the same, and group III-nitride semiconductor light emitting device

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