JP5734935B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本発明の実施形態は、半導体装置及びその製造方法に関する。
LED(Light Emitting Diode)などの半導体発光素子などの半導体装置において、n側の電極(n電極)として、アルミニウム(Al)と、異種メタルと、の積層構造を用いる構成がある。Alを用いる構成において、熱処理工程などの影響により、特性が不安定になり、例えば、電極と半導体層との間のコンタクト抵抗が高くなる。
特開2006−59933号公報
本発明の実施形態は、良好な電気特性の電極を有する半導体装置及びその製造方法を提供する。
本発明の実施形態によれば、窒化物半導体を含むn形の第1半導体層と、AlAu及びNiを含む合金の第1金属層と、第2金属層と、を含む半導体装置が提供される。前記第1金属層は、前記第1半導体層に接する。前記第2金属層は、前記第1金属層に接し、Alとは異なる金属を含む。前記第2金属層と前記第1半導体層との間に前記第1金属層が配置される。前記合金におけるNiの比率は、0.05以上0.14以下であり、前記合金におけるAlの比率は、0.14以上0.34以下であり、前記合金におけるAuの比率は、0.55以上0.84以下であり、前記Niの前記比率と、前記Alの前記比率と、前記Auの前記比率と、の合計は、実質的に1である。
本発明の別の実施形態によれば、窒化物半導体を含むn形の第1半導体層と、実質的にAl及びAuからなる合金の第1金属層と、第2金属層と、を含む半導体装置が提供される。前記第1金属層は、前記第1半導体層に接する。前記第2金属層は、前記第1金属層に接し、Alとは異なる金属を含む。前記第2金属層と前記第1半導体層との間に前記第1金属層が配置される。前記合金におけるAlの比率は、0.15以上0.24以下である。
第1の実施形態に係る半導体装置を示す模式的断面図である。 第1の実施形態に係る半導体装置の一部を示す模式的断面図である。 第1の実施形態に係る半導体装置の一部を示す模式的断面図である。 図4(a)〜図4(e)は、第1の実施形態に係る半導体装置の製造方法を示す工程順模式的断面図である。 図5(a)及び図5(b)は、半導体装置の特性を示すグラフ図である。 図6(a)及び図6(b)は、参考例の半導体装置を示す電子顕微鏡写真像である。 第1の実施形態に係る半導体装置の特性を示すグラフ図である。 図8(a)及び図8(b)は、第1の実施形態に係る半導体装置を示す顕微鏡写真像である。 図9(a)〜図9(e)は、合金の特性を例示する光学顕微鏡写真像である。 コンタクト抵抗を例示するグラフ図である。 コンタクト抵抗を例示するグラフ図である。 第1の実施形態に係る半導体装置を示す模式的断面図である。 第1の実施形態に係る半導体装置を示す模式的断面図である。 第1の実施形態に係る半導体装置を示す模式的平面図である。 第2の実施形態に係る半導体装置の製造方法を例示するフローチャート図である。
以下に、各実施の形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
(第1の実施の形態)
第1の実施形態は、半導体装置に係る。
半導体装置は、例えば、半導体発光素子、半導体受光素子、及び、電子デバイスなどを含む。半導体発光素子は、例えば、発光ダイオード(LED)及びレーザダイオード(LD)などを含む。半導体受光素子は、フォトダイオード(PD)などを含む。電子デバイスは、例えば、高電子移動度トランジスタ(HEMT)、ヘテロ接合バイポーラトランジスタ(HBT)、電界トランジスタ(FET)及びショットキーバリアダイオード(SBD)などを含む。
図1は、第1の実施形態に係る半導体装置を例示する模式的断面図である。
図1に表したように、本実施形態に係る半導体装置110は、n形の第1半導体層10と、第1金属層41と、第2金属層42と、を含む。
第1半導体層10は、窒化物半導体を含む。第1半導体層10には、例えば、GaNなどが用いられる。
第1金属層41は、第1半導体層10に接する。第1金属層41には合金が用いられる。この合金は、Al及びAuを含む。後述するように、この合金は、Niをさらに含んでも良い。
第2金属層42は、第1金属層41に接する。第2金属層42と第1半導体層10との間に第1金属層41が配置される。すなわち、第1半導体層10の上に、第1金属層41が設けられ、第1金属層41の上に第2金属層42が設けられる。第2金属層42は、Alとは異なる金属を含む。例えば、第2金属層42は、Ptを含む。後述するように、第2金属層42は、例えば、Pt層を含む。
例えば、第2金属層42と第1半導体層10との間にAl層(Al及びAuを含む合金ではなく)を設ける場合には、種々の熱処理により、第2金属層42に含まれるAlとは異なる金属が、Al層に導入される。または、Al層のAl原子が、第2金属層42に導入される。例えば、Al層と第1半導体層10との界面状態が変化する。これにより、例えばAl層と第1半導体層10との間のコンタクト抵抗が上昇する。
これに対して、実施形態においては、第2金属層42と第1半導体層10との間に、Al及びAuを含む合金の第1金属層41を設けることで、上記のようなコンタクト抵抗の上昇が抑制できる。このような特性の例については、後述する。
図1に例示したように、半導体装置110は、p形の第2半導体層20と、発光層30と、をさらに含む。第2半導体層20は、第1半導体層10と離間し、窒化物半導体を含む。発光層30は、第1半導体層10と第2半導体層20との間に設けられる。発光層30に窒化物半導体が用いられる。半導体装置110は、半導体発光素子の例である。第1半導体層10、発光層30及び第2半導体層20は、積層体15に含まれる。
この例では、半導体装置110は、絶縁層80をさらに含む。絶縁層80は、第1金属層41及び第2金属層42の少なくともいずれかを覆う。
この例では、第1金属層41は、第2金属層42に覆われている。絶縁層80は、第2金属層42を覆っている。
この例では、半導体装置110は、対向導電層50をさらに含む。対向導電層50は、第2半導体層20に電気的に接続されている。絶縁層80の少なくとも一部は、対向導電層50と第2金属層42との間に配置される。絶縁層80は、対向導電層50と第2金属層42との間を電気的に絶縁する。
絶縁層80には、例えば、酸化シリコンが用いられる。これにより、対向導電層50と第2金属層42との間の高い絶縁性が得られる。絶縁層80において、高い絶縁性を得るためには、絶縁層80の形成温度を所定の温度以上とする。絶縁層80の形成温度は、例えば、絶縁層80の成膜時の温度、及び、成膜後の熱処理(例えばアニール)の温度を含む。例えば、絶縁層80の形成温度は、例えば、350℃以上650℃以下である。絶縁層80の形成温度を350℃以上にすることで、絶縁層80の膜質が向上し、高い絶縁性が得られる。絶縁層80の形成温度を350℃以上にすることで、絶縁層80と第2金属層42との密着性が良好になる。絶縁層80の温度が650℃を超えると、例えば、第1金属層41が劣化する場合がある。
絶縁層80として、酸化シリコン(または酸窒化シリコン)を用いる場合、絶縁層80の屈折率は、1.45以上2.00未満であることが好ましい。絶縁層80の屈折率が1.45以上において、絶縁層80が緻密になり、高い絶縁性が得られる。
第1金属層41から、第1半導体層10に向かう方向をZ軸方向(積層方向)とする。Z軸方向に対して垂直な1つの方向をX軸方向とする。Z軸方向とX軸方向とに対して垂直な方向をY軸方向とする。第1半導体層10、発光層30及び第2半導体層20は、積層方向に沿って積層されている。
本願明細書において、「積層」とは、互いに接して重ねられる状態の他に、間に他の層が挿入されて重ねられる状態も含む。
以下、発光層30の例について説明する。
図2は、第1の実施形態に係る半導体装置の一部を例示する模式的断面図である。
図2に表したように、発光層30は、複数の障壁層31と、複数の障壁層31どうしの間に設けられた井戸層32と、を含む。例えば、複数の障壁層31と、複数の井戸層32と、がZ軸に沿って交互に積層される。
井戸層32は、Inx1Ga1−x1N(0<x1<1)を含む。障壁層31は、GaNを含む。すなわち、井戸層32はInを含み、障壁層31はInを実質的に含まない。障壁層31におけるバンドギャップエネルギーは、井戸層32におけるバンドギャップエネルギーよりも大きい。
発光層30は、単一量子井戸(SQW:Single Quantum Well)構成を有することができる。このとき、発光層30は、2つの障壁層31と、その障壁層31の間に設けられた井戸層32と、を含む。または、発光層30は、多重量子井戸(MQW:Multi Quantum Well)構成を有することができる。このとき、発光層30は、3つ以上の障壁層31と、障壁層31どうしのそれぞれの間に設けられた井戸層32と、を含む。
すなわち、発光層30は、(n+1)個の障壁層31と、n個の井戸層32と、を含む(nは、8以上の整数)。第(i+1)障壁層BL(i+1)は、第i障壁層BLiと第2半導体層20との間に配置される(iは、1以上(n−1)以下の整数)。第(i+1)井戸層WL(i+1)は、第i井戸層WLiと第2半導体層20との間に配置される。第1障壁層BL1は、第1半導体層10と第1井戸層WL1との間に設けられる。第n井戸層WLnは、第n障壁層BLnと第(n+1)障壁層BL(n+1)との間に設けられる。第(n+1)障壁層BL(n+1)は、第n井戸層WLnと第2半導体層20との間に設けられる。
発光層30から放出される光(発光光)のピーク波長は、例えば360ナノメートル(nm)以上650nm以下である。ただし、実施形態において、ピーク波長は任意である。
第1半導体層10には、例えば、n型不純物を含むGaN層が用いられる。n型不純物には、Si、Ge、Te及びSnの少なくともいずれかを用いることができる。第1半導体層10は、例えば、n側コンタクト層を含む。
第2半導体層20には、例えば、p型不純物を含むGaN層が用いられる。p型不純物には、Mg、Zn及びCの少なくともいずれかを用いることができる。第2半導体層20は、例えば、p側コンタクト層を含む。
図3は、第1の実施形態に係る半導体装置の一部を例示する模式的断面図である。
図3に表したように、第2金属層42は、第1Ti層42aと、Pt層42bと、Au層42cと、を含む。Pt層42bは、Au層42cと第1金属層41との間に設けられ、Au層42cに接する。第1Ti層42aは、Pt層42bと第1金属層41との間に設けられ、Pt層42bと第1金属層41とに接する。
すなわち、第1金属層41の上に第1金属層に接して第1Ti層42aが設けられる。第1Ti層42aの上に第1Ti層42aに接してPt層42bが設けられる。Pt層42bの上にPt層42bに接してAu層42cが設けられる。
この例では、第2金属層42は、第2Ti層42dをさらに含む。第2Ti層42dは、Au層42cに接する。第2Ti層42dとPt層42bとの間にAu層42cが配置される。すなわち、Au層42cの上にAu層42cに接して第2Ti層42dが設けられる。
第1Ti層42aは、例えば密着層として機能する。Pt層42bは、第1Ti層42aとAu層42cとの間のバリア層として機能する。Au層42cを用いることで、高い導電性が得られる。第2Ti層42dを用いることで、例えば、Au層42cと、絶縁層80との間の密着性が向上する。
第2金属層42の厚さは、100nm以上10μm以下が好ましい。さらに望ましくは、1μm以下が好ましい。第2金属層42の厚さが100nm未満の場合は、例えば、電流広がりが悪くなる。第2金属層42の厚さが10μmを超えると、例えば、後の工程において接合がしにくくなる。
図4(a)〜図4(e)は、第1の実施形態に係る半導体装置の製造方法を例示する工程順模式的断面図である。
図4(a)に表したように、成長用基板5の上に積層体15が設けられている。例えば、成長用基板5と第2半導体層20との間に第1半導体層10が設けられる。第1半導体層10と第2半導体層20との間に発光層30が設けられる。成長用基板5には、例えば、シリコン、サファイア、GaN及びSiCのいずれかが用いられる。
図4(b)に表したように、第2半導体層20の一部及び発光層30の一部をエッチングなどにより除去する。これにより第1半導体層10の一部が露出する。
第1半導体層10の露出した一部の上に、第1金属層41なる層41fを形成する。層41fは、Al及びAuを含む層である。この例では、層41fは、Alを含む第1膜41a、Niを含む第2膜41b、及び、Auを含む第3膜41cと、を含む。例えば、第1半導体層10の上に第1膜41aを形成する。第1膜41aの上に第2膜41bを形成する。第2膜41bの上に第3膜41cを形成する。これにより、Al/Ni/Auの積層膜が形成される。層41fの形成において、例えば、レジストを用いたリフトオフ法などにより、層41fは所定の形状に加工される。開口部を有するマスクを用いた蒸着などを用いても良い。
実施形態において、Niの第2膜41bは、必要に応じて設けられる。この場合には、例えば、第1膜41aの上に第3膜41cが設けられる。
積層体15と、Al及びAuを含む層41fと、を、不活性ガス雰囲気中での熱処理を行う。
これにより、図4(c)に表したように、Al及びAuを含む合金を含む第1金属層41が形成される。この例では、第1金属層41の合金は、Al、Ni及びAuを含む。
図4(d)に表したように、第1金属層41の上に、第2金属層42を形成する。第2金属層42は、Alとは異なる金属を含む。第2金属層42は、例えば、第1Ti層42a、Pt層42b、Au層42c及び第2Ti層42dを含む。第2金属層42は、例えば、第1金属層41を覆う。第2金属層42の形成において、例えば、レジストを用いたリフトオフ法などにより、第2金属層42は所定の形状に加工される。開口部を有するマスクを用いた蒸着などを用いても良い。
図4(e)に表したように、第2金属層42の上に、絶縁層80なる酸化シリコン膜を形成する。絶縁層80の形成は、例えば350℃以上の温度で行われる。これにより、高い絶縁性を有するは絶縁層80が得られる。絶縁層80の形成には、例えばCVD(Chemical Vapor Etching)などを用いることが好ましい。これにより、高い被覆性が得られる。
図4(f)に表したように、必要に応じて、絶縁層80の上に対向導電層50を形成する。対向導電層50は、第2半導体層20に電気的に接続されている。第2半導体層20は、第1半導体層10と離間し、窒化物半導体を含む。発光層30が、第1半導体層10と第2半導体層20との間に配置されている。
第2金属層42と、対向導電層50と、の間に電圧を印加することで、第1半導体層10及び第2半導体層20を介して発光層30に電流が供給され、発光層30から光が放出される。
350℃以上の温度で形成された絶縁層80により、高い絶縁性が得られるため、対向導電層50と第1金属層41との間の絶縁、対向導電層50と第2金属層42との絶縁が確保できる。
以下、実施形態に係る半導体装置110の特性の例について説明する。以下では、半導体装置110(この例では、半導体発光素子)の光出力と動作電圧の測定結果の例について説明する。
図5(a)及び図5(b)は、半導体装置の特性を例示するグラフ図である。
図5(a)の横軸は、半導体装置(この例では半導体発光素子)の発光のピーク波長λp(nm)である。図5(a)の縦軸は、光出力Op(任意目盛り)である。図5(b)の横軸は、ピーク波長λpである。図5(b)の縦軸は、動作電圧Vop(任意目盛り)である。
これらの図において、丸印は、実施形態に係る半導体装置110に対応する。半導体装置110においては、第1金属層41には、Al及びAuを含む合金が用いられている。この例では、Al、Ni及びAuを含む合金が用いられている。第1金属層41の厚さは、約700nmである。第2金属層42には、第1Ti層42a、Pt層42b、Au層42c及び第2Ti層42dの積層膜が用いられている。第1Ti層42aの厚さは、約50nmである。Pt層42bの厚さは、約50nmである。Au層42c層の厚さは、約700nmである。第2Ti層42dの厚さは、約50nmである。
これらの図においては、三角印は、参考例の半導体装置119(構造は図示せず)に対応する。半導体装置119においては、第1金属層41には、Al単体が用いられている。第1金属層41の厚さは、約200nmである。
図4(a)から分かるように、参考例の半導体装置119に比べて、実施形態に係る半導体装置110における光出力Opは、高い。
図4(b)から分かるように、参考例の半導体装置119に比べて、実施形態に係る半導体装置110における動作電圧Vopは、低い。
このように、実施形態においては、良好な電気特性が得られる。実施形態において、高い光出力Opと低い動作電圧Vopが得られるのは、第1金属層41が実質的に劣化せず、かつ、第1半導体層10と第1金属層41との間のコンタクト抵抗が低いためである。一方、参考例においては、第1半導体層10と第1金属層41との間のコンタクト抵抗が高い。
図6(a)及び図6(b)は、参考例の半導体装置を例示する電子顕微鏡写真像である。
図6(b)は、図6(a)の一部分PAを拡大した像である。
これらの図は、Al単体の第1金属層41を用いた半導体装置119の断面のSEM(Scanning Electron Microscope)像である。
図6(a)及び図6(b)に表したように、第1金属層41と第2金属層42との間の界面は凹凸状である。また、第2金属層42と絶縁層80(SiO膜)との界面も凹凸状である。
図示しないが、第1金属層41と第2金属層42との界面は、絶縁層80を形成する前には、平坦である。このことから、絶縁層80の形成により、第1金属層41と第2金属層42との間の界面に凹凸状が形成されたと考えられる。絶縁層80(SiO膜)の形成においては、CVDが用いられ、このときに、380℃で30分の熱履歴が発生する。この熱履歴により、第1金属層41のAlがマイグレーションを生じ、その結果、第1金属層41と第2金属層42とにおいて相互拡散が生じたと考えられる。
例えば、図6(b)から分かるように、第1金属層41の最大の厚さは、600nm程度である。成膜したときの第1金属層41(Al層)の厚さが約200nmであることからも、上記の熱履歴により、第1金属層41と第2金属層42との相互拡散が生じたと考えられる。
既に説明したように、参考例の半導体装置119においては、光出力Opが低く、動作電圧Vopが高く、第1半導体層10と第1金属層41との間のコンタクト抵抗が高い。これは、上記の熱履歴により、第1金属層41と第2金属層42との相互拡散が一因であると考えられる。
また、金像層の加工に、例えば、アルカリ処理を含むリフトオフなどを用いた場合、Alがアルカリにより劣化することも考えされる。これによっても、コンタクト抵抗が高くなると考えられる。そして、Alのアルカリによるに劣化により、第2金属層42に含まれる、Alとは異なる金属元素と、第1金属層41のAlとの、相互拡散がさらに促進されると考えられる。
このように、n形の第1半導体層10に接する電極としてAlを用い、その上に、Alとは異なる金属を形成する場合には、Alと、その異なる金属と、が相互に作用してコンタクト抵抗が増加することがある。
このように、第1金属層41としてAl単体層を用いる参考例においては、良好な電気特性が得られない。
一方、第1金属層41として、Al及びAuを含む合金を用いる実施形態においては、絶縁層80の形成の際に熱履歴での第1金属層41と第2金属層42との相互拡散が実質的に生じない。また、アルカリ耐性が向上し、アルカリによる劣化も抑制される。このため、第1金属層41と第2金属層42との間の界面は平坦である。また、第2金属層42と絶縁層80との界面も平坦である。このことが、第1半導体層10と第1金属層41との間のコンタクト抵抗の上昇を抑制することに関係していると考えられる。その結果、実施形態においては、高い光出力Opと低い動作電圧Vopが得られる。
このように、実施形態によれば、良好な電気特性の電極を有する半導体装置が得られる。
例えば、第1半導体層10の上に、AlNi合金の金属層を設け、その上に融点が高い金属層を設け、その上にAu層を設ける場合において、熱処理を行う構成が考えられる。この例においては、金属層の融点が高いことにより、AlNi層と、Au層と、の分離が維持されるため、Al、Ni及びAuを含む合金は形成されない。また、AlNi合金の上に、直接Au層を設ける場合において、350℃以上の熱処理を行わない場合は、合金化が生じない。
本実施形態において、第1半導体層10に接する第1金属層41として、Alを含む層を用いることで、Alの高い反射率により高い光取り出し効率が得られる。
上記のように、n形の第1半導体層10に接する金属層にAl単体を用いると、上記のように、Alのマイグレーションなどによってコンタクト抵抗が上昇し、電気特性が劣化する。
一方、n形の第1半導体層10に接する金属層としてAuを用いると、コンタクト抵抗が高くなる。このため、一般には、n形の第1半導体層10に接する金属層として、Auを用いることがない。従って、Auとn形の窒化物半導体とのコンタクト抵抗が高いため、Auとそれ以外の金属との合金においても、コンタクト抵抗が高くなると予想するのが一般的である。
しかしながら、本願発明者は、以下に説明する独自の実験により、AlとAuとを含む合金によれば、低いコンタクトが得られることを見出した。
図7は、第1の実施形態に係る半導体装置の特性を例示するグラフ図である。
図7は、第1金属層41となる層41fとして、Alを含む第1膜41a、Niを含む第2膜41b、及び、Auを含む第3膜41cと、を形成し、複数の異なる温度で熱処理(シンター処理)を行ったときの、コンタクト抵抗を示している。熱処理は、窒素雰囲気で行われる。図7の横軸は、熱処理の温度(最高温度)Tm(℃)である。縦軸は、コンタクト抵抗Rc(任意目盛)である。
図7に示したように、温度Tmが50℃(熱処理なし)においては、コンタクト抵抗Rcは、2(任意目盛)〜3(任意目盛)である。熱処理の温度Tmが高くなるにつれて、コンタクト抵抗Rcは低下する。例えば、温度Tmが300℃のときは、コンタクト抵抗Rcは、約1.8(任意目盛)である。例えば、温度Tmが350℃のときは、コンタクト抵抗Rcは、約1.4(任意目盛)である。例えば、温度Tmが400℃のときは、コンタクト抵抗Rcは、約1.2(任意目盛)である。例えば、温度Tmが500℃〜600℃のときは、コンタクト抵抗Rcは、約1(任意目盛)である。
一方、熱処理の温度Tmが400℃未満のときは、第1膜41a、第2膜41b及びAuを含む第3膜41c(Al/Ni/Au)の積層膜は合金化しないことが分かった。例えば、熱処理の温度Tmが400℃以上になると、第1膜41a、第2膜41b及びAuを含む第3膜41c(Al/Ni/Au)の積層膜は合金化する。このことは、光学顕微鏡での観察で確認できる。
このように、第1金属層41となる、Al及びAuを含む層41fを形成し、熱処理することで、層41fを合金化する。これにより、第1金属層41が得られる。熱処理の温度は、400℃以上である。400℃未満の温度においては、合金化が生じない。
熱処理の雰囲気は、不活性ガス雰囲気であることが好ましい。例えば、窒素雰囲気が用いられる。例えば、酸素を含む雰囲気で熱処理を行うと、コンタクト抵抗が高くなる。不活性ガス雰囲気での熱処理により、低いコンタクト抵抗が得られる。
また、Al及びAuを含む合金においては、高いアルカリ耐性が得られる。
実施形態において、Alを含む層とAuを含む層とを含む積層膜を形成し、この積層膜を熱処理することで合金化して、第1金属層41を形成することが好ましい。また、Alを含む層とNiを含む層とAuを含む層とを含む積層膜を形成し、この積層膜を熱処理することで合金化して、第1金属層41を形成することが好ましい。
例えば、Al及びAuを含む合金から、第1金属層41を形成しても良い。この場合にも良好な電気特性の電極を有する半導体装置を提供できる。例えば、Alを含む層とAuを含む層とを含む積層膜を形成し、この積層膜を熱処理することで合金化する場合には、合金ターゲットを用いて第1金属層41を形成する場合に比べて、より高い生産性が得られ、よりコストを低減できる。
第1金属層41として、Al、Ni及びAuを含む合金を用いる場合、例えば、第1金属層41中におけるNiの組成は、場所によって変化しても良い。例えば、Niが局在していても良い。この場合は、第1金属層41に粒が観察される場合がある。
図8(a)及び図8(b)は、第1の実施形態に係る半導体装置を例示する顕微鏡写真像である。
図8(a)は、積層方向に沿って観察した光学顕微鏡写真層(平面写真)である。図8(b)は、断面SEM写真像である。
図8(a)に示したように、第1金属層41中に、粒41gが観察される。粒41gは、その他の部分である周囲部41hに囲まれている。
図8(b)に表したように、粒41gは、第1金属層41中に、粒41gが存在する。粒41gは、周囲部41hに取り囲まれている。
粒41gと、周囲部41hと、について、AES(Auger Electron Spectroscopy)により分析した結果は以下である。粒41gは、NiAlAuの合金である。周囲部41hは、AuAlの合金である。
このように、実施形態において、第1金属層41は粒41gを有していても良い。粒4gにおけるNi組成比は、粒41g以外におけるNi組成比よりも高い。例えば、粒41gにおけるNi組成比は、0.4以上0.6以下である。粒41g以外(周囲部41h)におけるNi組成比は、例えば、0.1以下である。
このように、第1金属層41に用いられる合金は、Al、Au及びNiを含むことができる。このとき、この合金におけるNiの比率は、例えば、0.05以上0.14以下であることが好ましい。この合金におけるAlの比率は、0.15以上0.34以下であることが好ましい。この合金におけるAuの比率は、0.55以上0.84以下である。上記のNiの比率と、上記のAlの比率と、上記のAuの比率と、の合計は、1以下である。この合金は、例えば、Al、Au及びNiを含み、他の金属を実質的に含まない。このとき、上記のNiの比率と、上記のAlの比率と、上記のAuの比率と、の合計は、1である。ただし、この合金は、Al、Au及びNiとは異なる金属を含んでも良い。Al、Au及びNiとは異なる金属の量は微量である。
本実施形態において、第1金属層41に用いられる合金は、Niを実質的に含まなくても良い。この場合には、第1金属層41には、Al及びAuによる合金が用いられる。
以下、Al及びAuによる合金に関する実験結果について説明する。この実験では、Al及びAuによる合金において、Alの比率を変えて、モフォロジ、及び、コンタクト抵抗(n形の第1半導体層10とその合金との間のコンタクト抵抗)が評価される。Alの比率は、Al及びAuの合計の量に対するAlの量である。
図9(a)〜図9(e)は、合金の特性を例示する光学顕微鏡写真像である。
図9(a)は、Alの比率RAlが1(Al単体)の第1試料に対応する。図9(b)は、Alの比率RAlが0.67(Al:Au=2:1)の第2試料に対応する。図9(c)は、Alの比率RAlが0.5(Al:Au=1:1)の第3試料に対応する。図9(d)は、Alの比率RAlが0.33(Al:Au=1:2)の第4試料に対応する。図9(e)は、Alの比率RAlが0.2(Al:Au=1:4)の第5試料に対応する。
図9(a)、図9(b)及び図9(e)に示す通り、Alの比率RAlが、1、0.67及び0.2のときは、合金(第1金属層41)のモフォロジは良好である。
図9(c)に表したように、Alの比率RAlが0.5のときは、大きな粒子が観察され、モフォロジは良好でない。また、孔が形成され、第1半導体層10の表面が露出している。
図9(d)に表したように、Alの比率RAlが0.33のときは、金属の凝集41pが生じている。
第1試料(Alの比率RAlが1)と、第1半導体層10と、の間のコンタクト抵抗Rcは、約1(任意目盛)である。
第2試料(Alの比率RAlが0.67)と、第1半導体層10と、の間のコンタクト抵抗Rcは、約3(任意目盛)である。
第3試料(Alの比率RAlが0.5)と、第1半導体層10と、の間のコンタクト抵抗Rcは、約2(任意目盛)である。
第4試料(Alの比率RAlが0.33)においては、第1半導体層10に対して、ショットキー抵抗特性を示す。
第5試料(Alの比率RAlが0.2)と、第1半導体層10と、の間のコンタクト抵抗Rcは、約1(任意目盛)である。
なお、Alの比率RAlが0(金単体)においては、第1半導体層10に対して、ショットキー抵抗特性を示す。
このような試料の上に、第2金属層42を形成し、380℃で30分の熱処理を行った後のコンタクト抵抗Rcの増加率が測定された。熱処理は、不活性ガス雰囲気中であり、この実験では、窒素雰囲気中である。コンタクト抵抗Rcの増加率は、第2金属層42の形成及び熱処理の前の初期値と、第2金属層42の形成及び熱処理の後の処理後値と、の差の、初期値に対する比である。処理後値は、初期値よりも大きい。
図10は、コンタクト抵抗の増加率を例示するグラフ図である。
横軸は、Alの比率RAlである。縦軸は、コンタクト抵抗Rcの増加率ΔRcである。
図10に示したように、Alの比率RAlが1(Al単体)の第1試料においては、コンタクト抵抗Rcの増加率ΔRcは、約50%であり、大きい。Alの比率RAlが0.67の第2試料では、増加率ΔRcは約500%である。Alの比率RAlが0.5の第3試料においては、増加率ΔRcは、約3%で、比較的小さい。
これに対して、Alの比率RAlが0.2の第5試料においては、コンタクト抵抗Rcの増加率ΔRcは、0.1%であり、コンタクト抵抗Rcは実質的に変化しない。すなわち、Alの比率RAlが0.2の第5試料においては、第2金属層42の形成及び熱処理の後においても、コンタクト抵抗Rcは約1(任意目盛)である。Alの比率RAlを約0.2にすることで、第2金属層42の形成及び熱処理の後においても、非常に低いコンタクト抵抗Rcが得られる。
実施形態において、第1金属層41に用いられる合金がAl及びAuからなる場合、その合金におけるAlの比率RAlは、0.24以下であることが好ましい。Alの比率RAlが0.24よりも高いと、例えば、メタルの凝集が発生する場合がある。Alの比率RAlが0.24よりも高いと、例えば、第2金属層42の形成及び熱処理の後において、コンタクト抵抗が上昇してしまう。Alの比率RAlを0.24以下にすることで、メタルの凝集が発生せず、第2金属層42の形成及び熱処理の後においても低いコンタクト抵抗が得られる。
第1金属層41に用いられる合金がAl及びAuからなる場合、その合金におけるAlの比率RAlは、0.15以上であることが好ましい。これにより、例えば、メタルの凝集が発生せず、第2金属層42の形成及び熱処理の後においても低いコンタクト抵抗が得られる。
Alの比率RAlが0.2の第5試料について、第2金属層42の形成し、熱処理を行い、その熱処理の温度を変えたときの、コンタクト抵抗Rcの変化について説明する。
図11は、コンタクト抵抗を例示するグラフ図である。
図11の横軸は、熱処理の温度(最高温度)Tm(℃)である。縦軸は、コンタクト抵抗Rc(任意単位)である。熱処理は、不活性ガス雰囲気中(窒素雰囲気中)で行われる。
図11に示す通り、熱処理の温度Tmが500℃以上600℃以下で、特に低いコンタクト抵抗Rcが得られる。実施形態において、熱処理の温度は、500℃以上600℃以下であることが好ましい。
図12及び図13は、第1の実施形態に係る半導体装置を例示する模式的断面図である。
図14は、第1の実施形態に係る半導体装置を例示する模式的平面図である。
図12は、図14のB1−B2線断面図である。図13は、図14のA1−A2線断面図である。
図12〜図14に表したように、本実施形態に係る別の半導体装置111においては、第1金属層41及び第2金属層42は、帯状に加工されている。第1金属層41は、素子面内に電流を広げるための細線電極となる。第2金属層42は、後述する第1金属層41とパッド電極45とを電気的に接続する。
第1半導体層10は、第1部分10pと、第2部分10qと、を有する。第2部分10qは、積層方向に対して垂直な方向において、第1部分10pと離間する。この例では、第1半導体層10は、第3部分10rをさらに含む。第3部分10rは、積層方向に対して垂直な方向において、第1部分10pと第2部分10qとの間に設けられる。
裏面電極55と第1半導体層10との間に、支持基板54が設けられる。支持基板54と第1半導体層10との間に接合層53が設けられる。接合層53と第1半導体層10との間に、接合用金属部52が設けられる。接合用金属部52の少なくとも一部が、対向導電層50となる。
第1半導体層10の第1部分10pと、接合用金属部52との間にp電極51が設けられる。第1半導体層10の第1部分10pと、p電極51との間に第2半導体層20が設けられる。第1半導体層10の第1部分10pと、第2半導体層20との間に発光層30が設けられる。
第1半導体層10の第2部分10qと、接合用金属部52との間に、第2誘電体層82が設けられる。第2誘電体層82の少なくとも一部が、絶縁層80となる。第1半導体層10の第2部分10qと、第2誘電体層82との間に、第2金属層42が設けられる。第1半導体層10の第2部分10qと、第2金属層42との間に第1金属層41が設けられる。第2金属層42は、第1金属層41を覆う。第2誘電体層82は、第2金属層42の側面を覆う。
第1半導体層10の第3部分10rと、接合用金属部52との間に、第2誘電体層82が延在する。第1半導体層10の第2部分10qと、第2誘電体層82との間に、第1誘電体層81が設けられる。
第1半導体層10は、第1面10aと第2面10bとを有する。第2面10bは、発光層30または第1金属層41に対向する面である。第1面10aは、第2面10bとは反対側の面である。
第1面10aには、凹凸16が設けられている。凹凸16は、光の進行方向を変化させる。凹凸16の深さ(高さ)は、発光層30から放出される光の波長(ピーク波長)の0.5倍以上5倍以下である。
接合用金属部52と離間してパッド電極45が設けられる。接合用金属部52とパッド電極45との間に第2誘電体層82が延在する。パッド電極45は、第2金属層42と電気的に接続されている。第1半導体層10の側面上に第3誘電体層82が設けられている。
このような半導体装置111(半導体発光素子)の製造方法の例を説明する。
例えば、成長用基板5の上に第1半導体層10、発光層30及び第2半導体層20を含む積層体15を形成する。積層体15は、p側面20bを有する。p側面20bは、積層体15の第2半導体層20の側の面である。
第2半導体層20の一部及び発光層30の一部をドライエッチングなどで除去することで、凹部10tを形成する。凹部10tにおいて、第1半導体層10の一部が露出する。凹部10tにおいて、後述するように、第1金属層41及び第2金属層42が形成される。凹部10tは、例えば、幅が約25μmの溝状である。凹部10tの形成の際に、後述するパッド電極45が形成される位置にパッド用凹部(図示しない)を形成する。パッド用凹部は、例えば、1辺が約130μmの四角形である。
p側面20bに第1誘電体層81となるSiO層を形成する。第1誘電体層81の厚さは、約400nmである。
第1誘電体層81のうちの凹部10t内の部分を、凹部10tの形状に沿ってエッチングして除去する。除去される第1誘電体層81の幅は、例えば、約25μmである。第1誘電体層81の除去された部分において第1半導体層10が露出する。
露出した第1半導体層10の上に、第1金属層41となる、Al/Ni/Auの積層膜を形成する。Al/Ni/Auの積層膜の厚さは、例えば、約700nmである。Al/Ni/Au積層膜の形成においては、例えばリフトオフ法などが用いられる。
Al/Ni/Auの積層膜を、400以上900℃以下の温度で、窒素雰囲気において、約1分(例えば30秒以上5分以下)の熱処理(シンター処理)を行う。これにより、AlNiAuの合金が得られる。第1金属層41の幅は、例えば約20μmである。
第1金属層41及び第1誘電体層81の上に、第2金属層42となる、Ti/Pt/Au/Tiの積層膜を形成する。Ti/Pt/Au/Tiの積層膜の厚さは、例えば、約700nmである。Ti/Pt/Au/Tiの積層膜の形成においては、例えば、リフトオフ法などが用いられる。
p側面20bに、第2誘電体層82となるとしてSiO層を形成する。第2誘電体層82の厚さは、約600nmである。第2誘電体層82の形成は、350℃以上で行われる。これにより、高い絶縁性が得られる。また、第2誘電体層82の形成には、例えばCVD法が用いられる。これにより、高い被覆性が得られる。
第2半導体層20上の、第1誘電体層81の一部及び第2誘電体層82の一部をウエットエッチングなどで除去する。これにより露出した第2半導体層20の上にAg膜を200nmの厚さで形成する。400℃の温度で、酸素雰囲気において、約1分間のシンターを行い、p電極51が形成される。
p側面20bの全体に、接合用金属部52となる、例えばTi/Pt/Auの積層膜を形成する。Ti/Pt/Auの積層膜の厚さは、例えば約800nmである。
支持基板54を用意する。支持基板54には例えば、シリコン基板が用いられる。支持基板54の主面には接合層53が設けられている。接合層53には、例えば、AuSn合金を含むはんだを含む。接合層53の厚さは、例えば約3μmである。
接合用金属部52と接合層53とを互いに対向させて、加熱する。加熱の温度は、例えば、300℃である。この温度は、はんだの共晶点以上の温度である。これにより、支持基板54と積層体15とが接合される。
例えば、成長用基板5の側から、積層体15にレーザ光を照射する。レーザ光には、例えば、例えば、YVOの固体レーザの、三倍高調波(355nm)または四倍高調波(266nm)が用いられる。これにより、成長用基板5と積層体15との界面近傍において、積層体15に含まれるGaNを分解する。GaNから、GaとNが生じる。塩酸処理などによって、分解されたGaを除去し、成長用基板5を積層体15から剥離する。これにより、成長用基板5と、積層体15と、が分離する。
積層体15の全体にドライエッチングを行い、第1半導体層10を露出させる。その際、例えば、第1半導体層10の厚さが4μmになるよう、エッチング量を調整する。
積層体15の一部をレジストマスクまたは誘電体マスクを用いてドライエッチングで除去する。積層体15に接触していた第1誘電体層81の一部を露出させる。露出させる領域は、パッド電極45へ接続するための第2金属層42の上に重なる領域を含む。
積層体15、及び、露出した第1誘電体層81の上に、第3誘電体層83となるSiO層を形成する。このSiO層の一部に開口を形成する。これにより、第3誘電体層83が形成される。第3誘電体層83の厚さは、例えば約600nmである。第3誘電体層83の開口からは、第1半導体層10の一部の表面が露出する。
開口を有する第3誘電体層83をマスクとして、第1半導体層10の表面に凹凸16を形成する。この形成には、例えばKOH溶液によるアルカリエッチングによる加工が用いられる。エッチング処理においては、例えば、1mol/LのKOH溶液を用い、処理温度が80℃であり、処理時間が約20分間である。
第2金属層42の上の、第3誘電体層83及び第1誘電体層81をウエットエッチングなどで除去する。露出した第2金属層42の上に、例えば、パッド電極45となる、Ti/Pt/Auの積層膜を形成する。Ti/Pt/Auの積層膜の厚さは、例えば約500nmである。パッド電極45には、例えば、ボンディングワイヤが接続される。または、接続用の導電性のボールなどが接続されても良い。
例えば、支持基板54を研削などによって削る。支持基板54の厚さは、例えば、約100μとする。削った面に、裏面電極55として、例えばTi/Pt/Auの積層膜を形成する。Ti/Pt/Auの積層膜の厚さは、例えば、800nmである。裏面電極55は、例えば、ヒートシンクやパッケージに接続される。
必要に応じて劈開またはダイヤモンドブレード等により、支持基板54を切断する。これにより、半導体装置111が完成する。
半導体装置111においては、n形の第1半導体層10に接する第1金属層41として、Al及びAuを含む合金を用いることで、良好な電気特性(例えば。低いコンタクト抵抗)が得られる。
(第2の実施形態)
本実施形態は、半導体装置の製造方法に係る。
図15は、第2の実施形態に係る半導体装置の製造方法を例示するフローチャート図である。
図15に表したように、本製造方法は、窒化物半導体を含むn形の第1半導体層10に接して、Al及びAuを含む層41fを形成する工程(ステップS110)を含む。
本製造方法は、第1半導体層10と、Al及びAuを含む層41fと、を、不活性ガス雰囲気中での熱処理を行い、Al及びAuを含む合金を含む第1金属層41を形成する工程(ステップS120)をさらに含む。
さらに、本製造方法は、第1金属層41の上に、Alとは異なる金属を含む第2金属層42を形成する工程をさらに含む。本製造方法は、第2金属層42の上に、350℃以上の温度で絶縁層80を形成する工程をさらに含む。
本製造方法においては、例えば、図4(a)〜図4(e)に関して説明した処理が行われる。
本製造方法により、良好な電気特性の電極を有する半導体装置の製造方法が提供できる。
本製造方法は、絶縁層80の上に対向導電層50を形成する工程をさらに含んでも良い。この対向導電層50は、第1半導体層10と離間し窒化物半導体を含むp形の第2半導体層20に電気的に接続されている。このとき、第1半導体層10と第2半導体層20との間に発光層30が配置されている。
本実施形態において、不活性ガス雰囲気中での熱処理は、400℃以上900℃以下の温度での熱処理を含むことが好ましい。不活性ガス雰囲気中での熱処理は、500℃以上600℃以下の温度での熱処理を含むことがさらに好ましい。不活性ガスは、窒素を含むことが好ましい。
例えば、絶縁層80は、酸化シリコンを含む。これにより高い絶縁性が得られる。
第2金属層42の形成は、例えば、第1金属層41の上に第1Ti層42aを形成し、第1Ti層42aの上にPt層42bを形成し、Pt層42bの上にAu層42cを形成することを含む。例えば、第2金属層42の形成は、Au層42cの上に第2Ti層42dを形成することをさらんでもよい。
実施形態において、半導体層の成長には、例えば、有機金属気相堆積(Metal-Organic Chemical Vapor Deposition: MOCVD)法、有機金属気相成長(Metal-Organic Vapor Phase Epitaxy:MOVPE)法、分子線エピタキシー(Molecular Beam Epitaxy:MBE)法、及び、ハライド気相エピタキシー法(HVPE)法などを用いることができる。
例えば、MOCVD法またはMOVPE法を用いた場合では、各半導体層の形成の際の原料には、以下を用いることができる。Gaの原料として、例えばTMGa(トリメチルガリウム)及びTEGa(トリエチルガリウム)を用いることができる。Inの原料として、例えば、TMIn(トリメチルインジウム)及びTEIn(トリエチルインジウム)などを用いることができる。Alの原料として、例えば、TMAl(トリメチルアルミニウム)などを用いることができる。Nの原料として、例えば、NH(アンモニア)、MMHy(モノメチルヒドラジン)及びDMHy(ジメチルヒドラジン)などを用いることができる。
不純物の原料には、例えば、以下を用いることができる。Siの原料ガスとして、例えば、シラン(SiH)を用いることができる。Mgの原料として、例えば、ビスシクロペンタジエニルマグネシウム(CpMg)を用いることができる。Mnの原料として、例えば、トリカルボニルマンガン(MMT)を用いることができる。Feの原料として、例えば、鉄カルボニル(Fe(CO))、フェロセン(CpFe)を用いることができる。
実施形態によれば、良好な電気特性の電極を有する半導体装置及びその製造方法が提供される。
なお、本明細書において「窒化物半導体」とは、BInAlGa1−x−y−zN(0≦x≦1,0≦y≦1,0≦z≦1,x+y+z≦1)なる化学式において組成比x、y及びzをそれぞれの範囲内で変化させた全ての組成の半導体を含むものとする。またさらに、上記化学式において、N(窒素)以外のV族元素もさらに含むもの、導電形などの各種の物性を制御するために添加される各種の元素をさらに含むもの、及び、意図せずに含まれる各種の元素をさらに含むものも、「窒化物半導体」に含まれるものとする。
なお、本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれば良い。
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明の実施形態は、これらの具体例に限定されるものではない。例えば、半導体装置に含まれる第1半導体層、第2半導体層、発光層、第1金属層、第2金属層、絶縁層、及び、対向導電層などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか2つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
その他、本発明の実施の形態として上述した半導体装置及びその製造方法を基にして、当業者が適宜設計変更して実施し得る全ての半導体装置及びその製造方法も、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
5…成長用基板、 10…第1半導体層、 10a…第1面、 10b…第2面、 10p…第1部分、 10q…第2部分、 10r…第3部分、 10t…凹部、 15…積層体、 16…凹凸、 20…第2半導体層、 20b…p側面、 30…発光層、 31…障壁層、 32…井戸層、 41…第1金属層、 41a…第1膜、 41b…第2膜、 41c…第3膜、 41f…層、 41g…粒、 41h…周囲部、 41p…凝集、 42…第2金属層、 42a…第1Ti層、 42b…Pt層、 42c…Au層、 42d…第2Ti層、 45…パッド電極、 50…対向導電層、 51…p電極、 52…接合用金属部、 53…接合層、 54…支持基板、 55…裏面電極、 80…絶縁層、 81〜83…第1〜第3誘電体層、 λp…ピーク波長、 110、111、119…半導体装置、 BL、BLi…障壁層、 Op…光出力、 PA…一部分、 Rc…コンタクト抵抗、 Vop…動作電圧、 WL、WLi…井戸層

Claims (16)

  1. 窒化物半導体を含むn形の第1半導体層と、
    前記第1半導体層に接しAlAu及びNiを含む合金の第1金属層と、
    前記第1金属層に接しAlとは異なる金属を含む第2金属層であって、前記第2金属層と前記第1半導体層との間に前記第1金属層が配置される第2金属層と、
    を備え
    前記合金におけるNiの比率は、0.05以上0.14以下であり、
    前記合金におけるAlの比率は、0.14以上0.34以下であり、
    前記合金におけるAuの比率は、0.55以上0.84以下であり、
    前記Niの前記比率と、前記Alの前記比率と、前記Auの前記比率と、の合計は、実質的に1である半導体装置。
  2. 窒化物半導体を含むn形の第1半導体層と、
    前記第1半導体層に接し実質的にAl及びAuからなる合金の第1金属層と、
    前記第1金属層に接しAlとは異なる金属を含む第2金属層であって、前記第2金属層と前記第1半導体層との間に前記第1金属層が配置される第2金属層と、
    を備え、
    前記合金におけるAlの比率は、0.15以上0.24以下である半導体装置。
  3. 前記第1半導体層と離間し窒化物半導体を含むp形の第2半導体層と、
    前記第1半導体層と前記第2半導体層との間に設けられた発光層と、
    をさらに備えた請求項1または2に記載の半導体装置。
  4. 前記第1金属層及び第2金属層の少なくともいずれかを覆う絶縁層をさらに備えた請求項記載の半導体装置。
  5. 前記第2半導体層に電気的に接続された対向導電層をさらに備え、
    前記絶縁層の少なくとも一部は、前記対向導電層と前記第2金属層との間に配置され、前記対向導電層と前記第2金属層との間を電気的に絶縁する請求項記載の半導体装置。
  6. 前記絶縁層は、酸化シリコンを含む請求項またはに記載の半導体装置。
  7. 前記絶縁層の屈折率は、1.45以上2.00未満である請求項記載の半導体装置。
  8. 前記第2金属層は、
    u層と、
    前記Au層と前記第1金属層との間に設けられ前記Au層に接するPt層と、
    前記Pt層と前記第1金属層との間に設けられ前記Pt層と前記第1金属層とに接する第1Ti層と、
    を含む請求項1〜のいずれか1つに記載の半導体装置。
  9. 前記第2金属層は、前記Au層に接する第2Ti層をさらに含み、
    前記第2Ti層と前記Pt層との間に前記Au層が配置される請求項記載の半導体装置。
  10. 窒化物半導体を含むn形の第1半導体層に接して、AlAu及びNiを含む層を形成する工程と、
    記AlAu及びNiを含む前記層と前記第1半導体層とを、不活性ガス雰囲気中での熱処理を行いAlAu及びNiを含む合金を含む第1金属層を形成する工程と、
    前記第1金属層の上に、Alとは異なる金属を含む第2金属層を形成する工程と、
    前記第2金属層の上に、350℃以上の温度で絶縁層を形成する工程と、
    を備え
    前記合金におけるNiの比率は、0.05以上0.14以下であり、
    前記合金におけるAlの比率は、0.14以上0.34以下であり、
    前記合金におけるAuの比率は、0.55以上0.84以下であり、
    前記Niの前記比率と、前記Alの前記比率と、前記Auの前記比率と、の合計は、実質的に1である半導体装置の製造方法。
  11. 窒化物半導体を含むn形の第1半導体層に接して、実質的にAl及びAuからなる層を形成する工程と、
    前記Al及びAuからなる前記層と前記第1半導体層とを、不活性ガス雰囲気中での熱処理を行いAl及びAuからなる合金を含む第1金属層を形成する工程と、
    前記第1金属層の上に、Alとは異なる金属を含む第2金属層を形成する工程と、
    前記第2金属層の上に、350℃以上の温度で絶縁層を形成する工程と、
    を備え、
    前記合金におけるAlの比率は、0.15以上0.24以下である半導体装置の製造方法。
  12. 前記絶縁層の上に対向導電層を形成する工程をさらに備え、
    前記対向導電層は、前記第1半導体層と離間し窒化物半導体を含むp形の第2半導体層に電気的に接続され、前記第1半導体層と前記第2半導体層との間に発光層が配置されている請求項10または11に記載の半導体装置の製造方法。
  13. 前記不活性ガス雰囲気中での前記熱処理は、400℃以上900℃以下の温度での熱処理を含む請求項10〜12のいずれか1つに記載の半導体装置の製造方法。
  14. 前記不活性ガスは、窒素を含む請求項1013のいずれか1つに記載の半導体装置の製造方法
  15. 前記絶縁層は、酸化シリコンである請求項1014のいずれか1つに記載の半導体装置の製造方法。
  16. 前記第2金属層の形成は、
    前記第1金属層の上に第1Ti層を形成し、
    前記第1Ti層の上にPt層を形成し、
    前記Pt層の上にAu層を形成することを含む請求項1015のいずれか1つに記載の半導体装置の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017112313A (ja) * 2015-12-18 2017-06-22 旭化成株式会社 紫外光発光装置、紫外光発光装置の製造方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5734935B2 (ja) * 2012-09-20 2015-06-17 株式会社東芝 半導体装置及びその製造方法

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08306958A (ja) * 1995-05-09 1996-11-22 Sanyo Electric Co Ltd 半導体装置
EP3166152B1 (en) * 2003-08-19 2020-04-15 Nichia Corporation Semiconductor light emitting diode and method of manufacturing its substrate
JP2005197473A (ja) * 2004-01-07 2005-07-21 Rohm Co Ltd 半導体発光素子
KR100838215B1 (ko) * 2004-06-24 2008-06-13 쇼와 덴코 가부시키가이샤 반사성 정극 및 그것을 사용한 질화 갈륨계 화합물 반도체발광 소자
JP4733371B2 (ja) 2004-08-18 2011-07-27 三菱化学株式会社 n型窒化物半導体用のオーミック電極およびその製造方法
JP5056082B2 (ja) * 2006-04-17 2012-10-24 日亜化学工業株式会社 半導体発光素子
US7714340B2 (en) 2006-09-06 2010-05-11 Palo Alto Research Center Incorporated Nitride light-emitting device
JP5104490B2 (ja) * 2007-04-16 2012-12-19 豊田合成株式会社 発光装置及びその製造方法
TWI377703B (en) * 2007-05-02 2012-11-21 Showa Denko Kk Production method of group iii nitride semiconductor light-emitting device
US8299501B2 (en) * 2007-05-30 2012-10-30 Nichia Corporation Nitride semiconductor device
JP2008306021A (ja) * 2007-06-08 2008-12-18 Ushio Inc Ledチップの製造方法
JP4714712B2 (ja) * 2007-07-04 2011-06-29 昭和電工株式会社 Iii族窒化物半導体発光素子及びその製造方法、並びにランプ
JP2009049267A (ja) * 2007-08-22 2009-03-05 Toshiba Corp 半導体発光素子及びその製造方法
JP5340712B2 (ja) * 2008-01-16 2013-11-13 ローム株式会社 半導体発光素子およびその製造方法
JP2009231549A (ja) * 2008-03-24 2009-10-08 Toyoda Gosei Co Ltd 窒化物系半導体発光素子
JP5258707B2 (ja) * 2009-08-26 2013-08-07 株式会社東芝 半導体発光素子
TWI412161B (zh) 2009-11-06 2013-10-11 Semileds Optoelectronics Co 發光二極體裝置
TWI466325B (zh) * 2010-06-25 2014-12-21 Toyoda Gosei Kk Semiconductor light emitting element
JP2012089801A (ja) * 2010-10-22 2012-05-10 Rohm Co Ltd 半導体発光素子およびその製造方法、および実装基板
JP5333479B2 (ja) * 2011-02-15 2013-11-06 住友電気工業株式会社 半導体デバイスの製造方法
JP4940363B1 (ja) * 2011-02-28 2012-05-30 株式会社東芝 半導体発光素子及び半導体発光装置
JP5050109B2 (ja) * 2011-03-14 2012-10-17 株式会社東芝 半導体発光素子
JP5652373B2 (ja) * 2011-03-24 2015-01-14 豊田合成株式会社 Iii族窒化物半導体発光素子の製造方法
JP4989773B1 (ja) * 2011-05-16 2012-08-01 株式会社東芝 半導体発光素子
JP5629669B2 (ja) * 2011-10-11 2014-11-26 株式会社東芝 半導体発光素子の製造方法
US20130193443A1 (en) * 2011-12-09 2013-08-01 Kabushiki Kaisha Toshiba Semiconductor light emitting device and method for manufacturing the same
JP5535250B2 (ja) * 2012-01-27 2014-07-02 株式会社東芝 半導体発光素子の製造方法
JP5395916B2 (ja) * 2012-01-27 2014-01-22 株式会社東芝 半導体発光素子
JP5694215B2 (ja) * 2012-03-07 2015-04-01 株式会社東芝 半導体発光素子
JP5729335B2 (ja) * 2012-03-19 2015-06-03 豊田合成株式会社 Iii族窒化物半導体発光素子およびその製造方法
JP5734935B2 (ja) * 2012-09-20 2015-06-17 株式会社東芝 半導体装置及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017112313A (ja) * 2015-12-18 2017-06-22 旭化成株式会社 紫外光発光装置、紫外光発光装置の製造方法

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