JP2012089801A - 半導体発光素子およびその製造方法、および実装基板 - Google Patents

半導体発光素子およびその製造方法、および実装基板 Download PDF

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Abstract

【課題】サブマウントワイヤレス接続により、省スペース化・薄型パッケージ化の容易な半導体発光素子およびその製造方法を提供する。
【解決手段】基板１０上に配置された第１半導体層１２と、第１半導体層１２上に配置された活性層１３と、活性層１３上に配置された第２半導体層１４と、第２半導体層１４上に配置された透明電極１５と、透明電極１５・第２半導体層１４・活性層１３および第１半導体層１２の一部を除去して得られた第１半導体層１２面上に配置された第１電極層２００と、透明電極１５上に配置された第２電極層１００と、実装基体３２Ｉ上に配置されたカソード電極パターン３０Ｋと、実装基体３２Ｉ上に配置されたアノード電極パターン３０Ａとを備え、実装基体３２Ｉ上において、第２電極層１００を、アノード電極パターン３０Ａ上に載置し、第１電極層２００を、カソード電極パターン３０Ｋ上に載置する。
【選択図】図１

Description

本発明は、半導体発光素子およびその製造方法、および実装基板に関し、特に、省スペース化・薄型パッケージ化が容易なフリップチップ型の半導体発光素子およびその製造方法、および実装基板に関する。
従来の発光ダイオード（ＬＥＤ：Light Emitting Diode）や半導体レーザ（ＬＤ:Laser Diode）は、その構造上、基板上にエピタキシャル成長を行い、エピタキシャル成長層上に電極を形成している。
素子の組み立て時には、エピタキシャル成長層上に配置された電極に対してワイヤボンディングを実施する必要があり、このため薄型パッケージを実現する上で、妨げとなっている（例えば、特許文献１および特許文献２参照。）。
従来例に係るＬＤの実装マウント状態を説明する模式的鳥瞰構造は、図１３に示すように表される。従来例に係るＬＤの実装マウント構造は、図１３に示すように、レーザチップ４０１をジャンクションアップ（ＧａＮ系半導体基板の裏面側がヒートシンク４０７側）でサブマウント４０２に設置し、そのサブマウント４０２をステムのヒートシンク４０７上に設置して、ｐ側電極をワイヤボンディングし、完成品とする。金（Ａｕ）ワイヤ４０５によって、通電用ピン４０３とｐ側電極を接続し、Ａｕワイヤ４０６によって、通電用ピン４０４とｎ側電極を接続している。
従来例に係るＬＤにおいては、サブマウント４０２に対しても、Ａｕワイヤ４０６によって、ボンディングを実施している。このようなサブマウントに対してボンディングを実施する点は、フリップチップ構造のＬＥＤやＬＤにおいても行われている（例えば、特許文献２参照。）。
実開平５−４５２９号公報 特開２０００−７７７２６号公報
従来のＬＤやＬＥＤは、その構造上、素子の組み立て時には、ワイヤボンディングを実施する必要があり、薄型パッケージ化が難しい。
本発明の目的は、サブマウントワイヤレス接続により、省スペース化・薄型パッケージ化が容易なフリップチップ型の半導体発光素子およびその製造方法、および実装基板を提供することにある。
本発明の一態様によれば、基板と、基板上に配置された第１半導体層と、第１半導体層上に配置された活性層と、活性層上に配置された第２半導体層と、第２半導体層上に配置された透明電極と、前記透明電極、前記第２半導体層、前記活性層および前記第１半導体層の一部を除去して得られた前記第１半導体層面上に配置された第１電極層と、前記透明電極上に配置された第２電極層と、実装基体と、前記実装基体上に配置されたカソード電極パターンと、前記実装基体上に配置されたアノード電極パターンとを備え、前記実装基体上において、前記第２電極層を、前記アノード電極パターン上に載置し、前記第１電極層を、前記カソード電極パターン上に載置した半導体発光素子が提供される。
本発明の他の態様によれば、実装基体と、前記実装基体の表面および第１の側面に配置された第１絶縁層と、前記実装基体の表面および第２の側面に配置された第２絶縁層と、前記第１絶縁層上に配置された第１導電層と、前記第２絶縁層上に配置された第２導電層とを備える実装基板が提供される。
本発明の他の態様によれば、実装基体と、前記実装基体の表面および第１の側面に配置された第１絶縁層と、前記第１絶縁層上に配置された第１導電層と、前記実装基体の表面に配置された第２導電層とを備える実装基板が提供される。
本発明の他の態様によれば、基板上に第１半導体層を形成する工程と、前記第１半導体層上に活性層を形成する工程と、前記活性層上に第２半導体層を形成する工程と、前記第２半導体層上に透明電極を形成する工程と、前記透明電極、前記第２半導体層、前記活性層および前記第１半導体層の一部を除去する工程と、前記除去する工程によって得られた前記第１半導体層面上に第１電極層を形成する工程と、前記透明電極上に第２電極層を形成する工程と、実装基体上にカソード電極パターンを形成する工程と、前記実装基体上にアノード電極パターンを形成する工程と、前記実装基体上において、前記第２電極層を、前記アノード電極パターン上に載置し、前記第１電極層を、前記カソード電極パターン上に載置する工程とを有する半導体発光素子の製造方法が提供される。
本発明によれば、サブマウントワイヤレス接続により、省スペース化・薄型パッケージ化が容易なフリップチップ型の半導体発光素子およびその製造方法、および実装基板を提供することができる。
（ａ）本発明の実施の形態に係る半導体発光素子の模式的断面構造図、（ｂ）絶縁実装基体上の電極パターンの模式的平面パターン構成図。 （ａ）本発明の実施の形態に係る半導体発光素子の模式的断面構造図、（ｂ）半導体実装基体上の電極パターンの模式的平面パターン構成図。 （ａ）本発明の実施の形態に係る半導体発光素子において、半導体実装基体にツェナーダイオードを形成した模式的断面構造図、（ｂ）図３（ａ）の等価回路構成図。 （ａ）本発明の実施の形態に係る半導体発光素子に適用可能なＬＥＤの模式的断面構造図、（ｂ）図４（ａ）の模式的平面パターン構成図。 半導体発光素子をパッケージに実装した比較例に係る構造を示す模式的断面構造図。 比較例に係る半導体発光素子のボンディングワイヤ実装工程を説明する模式的断面構造図。 本発明の実施の形態に係る半導体発光素子の模式的断面構造であって、非極性面または半極性面を結晶成長の主面とする化合物半導体からなる積層構造を有する半導体発光素子のサブマウントワイヤレス・フリップチップ構成図。 本発明の実施の形態に係る半導体発光素子の製造方法において、（ａ）実装基体を分割する様子を示す模式的鳥瞰図、（ｂ）実装基体を分割して形成された複数の実装基体バーの模式的鳥瞰図。 本発明の実施の形態に係る半導体発光素子の製造方法において、実装基体バーとシリコンバーを積層し、実装基体バー固定装置に挿入する一工程を示す模式的鳥瞰図。 本発明の実施の形態に係る半導体発光素子の製造方法において、実装基体バーとシリコンバーを積層する一工程を示す模式的断面構造図。 本発明の実施の形態に係る半導体発光素子の製造方法において、積層化された実装基体バーの側壁、表面の一部および裏面の一部に絶縁層を形成する工程を示す模式的断面構造図。 本発明の実施の形態に係る半導体発光素子の製造方法において、積層化された実装基体バーの絶縁層上の一部に電極層を形成する工程を示す模式的断面構造図。 従来例に係るＬＤの実装マウント状態を説明する模式的鳥瞰図。
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
又、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施の形態は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
本発明の実施の形態に係る半導体発光素子１の模式的断面構造であって、絶縁実装基体３２Ｉ上に形成された例は、図１（ａ）に示すように表され、絶縁実装基体３２Ｉ上の電極パターンの模式的平面パターン構成は、図１（ｂ）に示すように表される。
また、本発明の実施の形態に係る半導体発光素子の模式的断面構造であって、半導体実装基体３２Ｓ上に形成された例は、図２（ａ）に示すように表され、半導体実装基体３２Ｓ上の電極パターンの模式的平面パターン構成は、図２（ｂ）に示すように表される。
本発明の実施の形態に係る半導体発光素子１は、図１に示すように、基板１０と、基板１０上に配置された第１半導体層１２と、第１半導体層１２上に配置された活性層１３と、活性層１３上に配置された第２半導体層１４と、第２半導体層１４上に配置された透明電極１５と、透明電極１５・第２半導体層１４・活性層１３および第１半導体層１２の一部を除去して得られた第１半導体層１２面上に配置された第１電極層２００と、透明電極１５上に配置された第２電極層１００と、実装基体３２と、実装基体３２上に配置されたカソード電極パターン３０Ｋと、実装基体３２上に配置されたアノード電極パターン３０Ａとを備える。
ここで、実装基体３２上において、第２電極層１００を、アノード電極パターン３０Ａ上に載置し、第１電極層２００を、カソード電極パターン３０Ｋ上に載置する。
また、実施の形態に係る半導体発光素子１において、図１（ｂ）に示すように、具体的に、実装基体３２は、絶縁実装基体３２Ｉであり、絶縁実装基体３２Ｉ上にカソード電極パターン３０Ｋおよびアノード電極パターン３０Ａが配置されている。
すなわち、実施の形態に係る半導体発光素子１は、図１（ａ）に示すように、絶縁実装基体３２Ｉ上に配置された第１絶縁層２４ａおよび第２絶縁層２４ｂと、第１絶縁層２４ａ上に配置されたカソード電極パターン３０Ｋと、第２絶縁層２４ｂ上に配置されたアノード電極パターン３０Ａとを備える。ここで、絶縁実装基体３２Ｉ上において、第２電極層１００を、アノード電極パターン３０Ａ上に載置し、第１電極層２００を、カソード電極パターン３０Ｋ上に載置する。
また、実施の形態に係る半導体発光素子１は、図２（ｂ）に示すように、具体的に、実装基体３２は、半導体実装基体３２Ｓであり、半導体実装基体３２Ｓ上にカソード電極パターン３０Ｋおよびアノード電極パターン３０Ａ１が配置されている。
すなわち、実施の形態に係る半導体発光素子１は、図２（ａ）に示すように、半導体実装基体３２Ｓ上に配置された絶縁層２４ａと、絶縁層２４ａ上に配置されたカソード電極パターン３０Ｋと、半導体実装基体３２Ｓ上に直接配置されたアノード電極パターン３０Ａ１・３０Ａ２とを備えていても良い。
ここで、半導体実装基体３２Ｓ上において、第２電極層１００を、アノード電極パターン３０Ａ１上に載置し、第１電極層２００を、カソード電極パターン３０Ｋ上に載置する。
図２（ａ）の例では、半導体実装基体３２Ｓを用いており、アノード電極パターン３０Ａ１・３０Ａ２は半導体実装基体３２Ｓに直接接続されていて、半導体実装基体３２Ｓを介して、電気的に互いに同電位になされている。
（実装基板）
実施の形態に係る半導体発光素子１に適用する実装基板は、図１（ａ）および図１（ｂ）に示すように、実装基体３２Ｉと、実装基体３２Ｉの表面および第１の側面に配置された第１絶縁層２４ａと、実装基体３２Ｉの表面および第２の側面に配置された第２絶縁層２４ｂと、第１絶縁層２４ａ上に配置された第１導電層３０Ｋと、第２絶縁層２４ｂ上に配置された第２導電層３０Ａとを備えていても良い。この場合、実装基板は、絶縁実装基板である。
実施の形態に係る半導体発光素子１に適用する実装基板は、図２（ａ）および図２（ｂ）に示すように、実装基体３２Ｓと、実装基体３２Ｓの表面および第１の側面に配置された第１絶縁層２４ａと、第１絶縁層２４ａ上に配置された第１導電層３０Ｋと、実装基体３２Ｓの表面に配置された第２導電層３０Ａ１とを備えていても良い。この場合、実装基板は、半導体実装基板である。
また、実施の形態に係る半導体発光素子において、半導体実装基体３２Ｓにツェナーダイオード４を形成した模式的断面構造は、図３（ａ）に示すように表され、図３（ａ）に対応する等価回路構成は、図３（ｂ）に示すように表される。
図３（ｂ）に示すように、半導体発光素子１に逆並列接続されたツェナーダイオード４を備えていても良い。ツェナーダイオード４は、実施の形態に係る半導体発光素子１の過電流保護のための素子である。
図３（ａ）に示すように、半導体発光素子１に逆並列接続されたツェナーダイオード４を備え、ツェナーダイオード４は、半導体実装基体３２Ｓ上に形成された第１導電型アノード領域４０（ＺＡ）と、半導体実装基体３２Ｓ上に、第１導電型アノード領域４０（ＺＡ）と離隔して形成された第２導電型カソード領域４２（ＺＫ）とを備えている。図３（ａ）に示す例では、第２導電型カソード領域４２（ＺＫ）は、半導体実装基体３２Ｓ内を拡散し、第２導電層３０Ａ１および第２導電層３０Ａ２間に接続される。
また、半導体実装基体３２Ｓには、シリコン基板を適用することができる。
また、絶縁実装基体３２Ｉは、窒化アルミニウム基板若しくはアルミナ基板を適用することができる。
また、第２電極層１００には、薄膜金属層若しくは透明電極層を適用することが望ましい。
アノード電極パターン３０Ａと第２電極層１００間は半田付けされ、カソード電極パターン３０Ｋと第１電極層２００間も半田付けされる。すなわち、第２電極層１００は、アノード電極パターン３０Ａにダイボンディングによって接続され、第１電極層２００は、カソード電極パターン３０Ｋにダイボンディングによって接続される。
実施の形態に係る半導体発光素子１は、パッケージ２内に配置され、樹脂層３を充填して実装されている。
パッケージ２の内壁は、半導体発光素子１からの放射光を効率良く反射するためのリフレクタ６を備える。
また、図１に示すように、カソード電極パターン３０Ｋおよびアノード電極パターン３０Ａは、絶縁基板６０上に配置されたカソードリード電極６２Ｋおよびアノードリード電極６２Ａにそれぞれ接続されている。
同様に、図２に示すように、カソード電極パターン３０Ｋおよびアノード電極パターン３０Ａ２は、絶縁基板６０上に配置されたカソードリード電極６２Ｋおよびアノードリード電極６２Ａにそれぞれ接続されている。
透明電極１５としては、例えば、ＩＴＯ、ＩＴＺＯ、ＺｎＯなどを適用することができる。
第１絶縁層２４ａ、第２絶縁層２４ｂの一方若しくは両方は、シリコン絶縁膜、シリコン窒化膜などによって形成される。
また、第１絶縁層２４ａ、第２絶縁層２４ｂの一方若しくは両方は、分布ブラック反射（ＤＢＲ：Distributed Bragg Reflector）層を備えていても良い。ＤＢＲ層としては、ＺｒＯ2、Ａｌ2Ｏ3、ＳｉＯ2 、ＴｉＯ2、Ｔａ2Ｏ5、Ｎｂ2Ｏ5、ＡｌＮ、ＳｉＮ、ＡｌＯＮ、ＳｉＯＮ、ＡｌＮx(０＜ｘ＜１)いずれかを含む多層膜によって形成されていてもよい。ここで、ＡｌＮx(０＜ｘ＜１)は、ＡｌＮのストイキオメトリ制御からずれている組成比の場合を示す。
また、ＤＢＲ層は、高光反射特性を有し、例えば、ＺｒＯ2膜とＳｉＯ2膜からなる積層構造を備えていてもよい。ＺｒＯ2膜の厚さｄ１およびＳｉＯ2膜の厚さｄ２は、ｄ１＝λ／４ｎ1、ｄ２＝λ／４ｎ2となるように形成する。ここで、ｎ1はＺｒＯ2膜の屈折率２．１８であり、ｎ2はＳｉＯ2膜の屈折率１．４６である。
また、第１絶縁層２４ａ、第２絶縁層２４ｂの一方若しくは両方は、酸素吸収層を備えていても良い。酸素吸収層としては、ＺｒＯ2、Ａｌ2Ｏ3、ＳｉＯ2 、ＴｉＯ2、Ｔａ2Ｏ5、Ｎｂ2Ｏ5、ＡｌＮ、ＳｉＮ、ＡｌＯＮ、ＳｉＯＮ、ＡｌＮx(０＜ｘ＜１)いずれかを含む層が適用可能である。
（素子構造）
実施の形態に係る半導体発光素子に適用可能なＬＥＤの模式的断面構造は、図４（ａ）に示すように表され、図４（ａ）の模式的平面パターン構成は、図４（ｂ）に示すように表される。
実施の形態に係る半導体発光素子に適用可能なＬＥＤは、図４（ａ）および図４（ｂ）に示すように、第１屈折率を有する基板１０と、基板１０上に配置され、第２屈折率を有し、ｎ型不純物をドープされた第１半導体層１２と、第１半導体層１２上に配置された活性層１３と、活性層１３上に配置され、ｐ型不純物をドープされた第２半導体層１４とを備え、第２屈折率の値は、第１屈折率の値よりも大きい。
また、実施の形態に係る半導体発光素子に適用可能なＬＥＤは、図４（ａ）および図４（ｂ）に示すように、第２半導体層１４上に配置された透明電極１５と、透明電極１５・第２半導体層１４・活性層１３および第１半導体層１２の一部を除去して得られた第１半導体層１２面上に配置されたｎ側電極２００と、透明電極１５上に配置されたｐ側電極１００とを備える。
第１半導体層１２は、電子を活性層１３に供給し、第２半導体層１４は、正孔（ホール）を活性層１３に供給する。供給された電子及び正孔が活性層１３で再結合することにより、光が発生する。
第１半導体層１２は、サファイア基板１０上に、例えば、ＢwＡｌyＧａ1-xＩｎzＮ(０≦ｗ≦１、０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１、ｘ＝ｗ＋ｙ＋ｚ)系半導体層を堆積することで形成される。堆積方法は、例えば、有機金属気相成長法（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）を用いることができる。
第１半導体層１２は、例えば、ＧａＮ、ＡｌＮ、ＡｌＧａＮ、ＢiＡｌjＧａ1-kＮ(０≦ｉ≦１、０≦ｊ≦１、０≦ｋ≦１、ｋ＝ｉ＋ｊ)系半導体層などを堆積することによって形成しても良い。具体的に、第１半導体層１２は、シリコン（Ｓｉ）等のｎ型不純物を不純物添加した膜厚１〜６μｍ程度のＩＩＩ族窒化物系半導体、例えばＧａＮ層等が採用可能である。
活性層１３は、量子井戸構造を有し、その井戸数は、例えば、１〜２０程度である。量子井戸構造は、例えば、井戸層としてＩｎ0.09Ｇａ0.91Ｎ（２．５ｎｍ）、障壁層としてＧａＮ（７．５ｎｍ）を用いて井戸層の数を３とした場合、発光波長は、４００ｎｍ程度が得られている。このような量子井戸構造に対して、Ｉｎ組成を増加した場合には、発光波長はレッドシフトし、例えば。４５０ｎｍや５００ｎｍの発光波長を得ることができる。
井戸層のＩｎ組成は、結晶成長の温度を下げることで増加することができる。例えば、Ｉｎ組成９％の場合は、８６５℃の結晶成長の温度において、発光波長は４００ｎｍであるが、結晶成長の温度を１０℃下げることで、発光波長は４１０ｎｍにシフトするという結果が得られている。発光波長が、４５０ｎｍにシフトするときは、結晶成長の温度は、８４５℃程度になる。
発光波長を４００ｎｍ以下にするためには、Ｉｎ組成を減少する必要があるが、減少し過ぎると障壁層であるＧａＮを用いて井戸層へ効率的にキャリアを閉じ込めることができなくなるため、障壁層にＡｌまたはＢを添加する必要がある。さらに、発光波長を３７０ｎｍ以下にするためには、井戸層に対してもＡｌやＢを添加する必要がある。
逆に、発光波長が長波長領域の場合にも、井戸層と障壁層の格子整合のためには、ＢやＡｌが井戸層、障壁層に添加されていても良い。
第２半導体層１４は、例えば、ｐ型ＢＡｌＧａＮ層によって形成する。第２半導体層１４をｐ型化するためには、例えば、Ｍｇをドーピングすると良い。
第２半導体層１４として、まず活性層１３からのキャリア、特に電子のオーバーフローを防止するために、バンドギャップの広いｐ型Ａｌ0.1Ｇａ0.9Ｎ層（２５ｎｍ）を形成することが望ましい。このときのＭｇのドーピング濃度は、例えば、約１×１０20ｃｍ-3である。ｐ型Ａｌ0.1Ｇａ0.9Ｎ層の後は、ｐ型ＧａＮ層を、例えば、厚さ５０ｎｍ〜５００ｎｍ程度に形成する。さらに、このｐ型ＧａＮ層の最表面の１０ｎｍ〜２０ｎｍ程度は、透明電極１５との接触抵抗を低減するために、Ｍｇ濃度を、例えば、約２×１０20ｃｍ-3程度と多く形成する。具体的に、第２半導体層１４は、ｐ型不純物を不純物添加した膜厚０．０５〜１μｍ程度のＩＩＩ族窒化物系半導体、例えばＧａＮ層等が採用可能である。ｐ型不純物としては、マグネシウム（Ｍｇ）、亜鉛（Ｚｎ）、カドミウム（Ｃｄ）、カルシウム（Ｃａ）、ベリリウム（Ｂｅ）、炭素（Ｃ）等が使用可能である。
透明電極１５としては、例えば、ＩＴＯ（Indium Tin Oxide）、ＺｎＯ、ＧａドープＺｎＯ、ＡｌドープＺｎＯ、ＧａドープＭｇＺｎＯ、ＡｌドープＭｇＺｎＯなどを適用することができる。透明電極１５の厚さは、２００ｎｍ以上が好ましく、厚ければ厚い程、透明電極１５からの光取出し効率は上昇するが、厚すぎると堆積に時間を要する。このため、透明電極１５の厚さは、４００ｎｍ〜６００ｎｍ程度であることが望ましい。透明電極１５は、スパッタリング法、ＣＶＤ法、ＰＬＤ法、電子ビーム蒸着法、ゾルゲル法などを用いて形成することができる。或いはまた、透明電極１５は、ＧａまたはＡｌが、不純物濃度１×１０19 〜５×１０21ｃｍ-3で不純物添加されたＺｎＯ、ＩＴＯ若しくはインジウムを含有するＺｎＯのいずれかであっても良い。
ダイボンディングにおいては、図１および図２に示すように、ｐ側電極１００は、実装基体３２上のアノード電極パターン３０Ａ、ｎ側電極２００は、実装基体３２上のカソード電極パターン３０Ｋに接続される。
ｎ側電極２００は、例えばアルミニウム（Ａｌ）膜、Ｔｉ／Ｎｉ／ＡｕまたはＡｌ／Ｔｉ／Ａｕ，Ａｌ／Ｎｉ／Ａｕ，Ａｌ／Ｔｉ／Ｎｉ／Ａｕの多層膜、或いは上層からＡｕ-Ｓｎ／Ｔｉ／Ａｕ／Ｎi／Ａｌの多層膜からなり、ｐ側電極１００は、例えばＡｌ膜、パラジウム（Ｐｄ）−金（Ａｕ）合金膜、Ｎｉ／Ｔｉ／Ａｕの多層膜、或いは上層からＡｕ-Ｓｎ／Ｔｉ／Ａｕの多層膜からなる。そして、ｎ側電極２００は第１半導体層１２に、ｐ側電極１００は、透明電極１５を介して第２半導体層１４に、それぞれオーミック接続される。
（比較例１）
次に、比較例について説明する。図４に示す半導体発光素子をパッケージに実装した比較例１に係る模式的断面構造は、図５に示すように表される。
図５に示すように、比較例では、ｐ側電極１００は、ボンディングコンタクト１０２を介して、ボンディングワイヤ１０４によって、パッケージ２の内壁底に実装されたアノード用の電極パターン１０６に接続され、同様に、ｎ側電極２００は、ボンディングコンタクト２０２を介して、ボンディングワイヤ２０４によって、パッケージ２の内壁底に実装されたカソード用の電極パターン２０６に接続されている。
また、図５に示すように、比較例に係る半導体発光素子は、例えば、樹脂層３によって、パッケージ２内に実装されている。
図５に示すように、活性層１３から上方向に放射された光は、第２半導体層１４と透明電極１５との界面で一部反射され、下方向に伝搬される。また、活性層１３から下方向に放射された光は、基板１０内を伝搬し、パッケージ２の内壁底で反射され、上方向に伝搬される。
結果として、図５に示すように、パッケージ２に実装された比較例に係る半導体発光素子において、活性層１３から上方向および下方向に放射された光は、効率良く外部に取り出すことができる。
（比較例２）
比較例２に係る半導体発光素子のボンディングワイヤ実装工程を説明する模式的断面構造は、図６に示すように表される。図６の例では、透明電極１５、第２半導体層１４、活性層１３および第１半導体層１２の一部を除去して得られた第１半導体層１２面上に配置されたｎ側電極２１０を備え、このｎ側電極２１０上に、ボンディングコンタクト３０２を形成する例が示されている。しかるに、ワイヤボンディングのワイヤを供給するためのキャピラリー３００のサイズが相対的に大きい。このため、図５〜図６に示す比較例に係る半導体発光素子では、パッケージ２のサイズに比較して、半導体発光素子のサイズが限定され、省スペース化を実現することが相対的に難しい。これは、キャピラリー３００のサイズが相対的に大きいために、ボンディングコンタクト３０２とパッケージ２内壁間の距離Ｌ１や、ボンディングコンタクト３０２と透明電極１５・第２半導体層１４・活性層１３との間の距離Ｌ２を相対的に大きく設定する必要があるためである。ここで、距離Ｌ１、Ｌ２は、例えば、２００〜３００μｍ程度であり、キャピラリー３００の広がり角度θは、例えば、３０°である。
比較例に係るＬＥＤは、その構造上、素子の組み立て時には、ワイヤボンディングを実施する必要があり、省スペース化・薄型パッケージ化が難しい。
そこで、具体的な構造として、サブマウントワイヤレス構造でかつフリップチップ構成の半導体発光素子１の具体例は、図７に示すように表される。
図７は、実施の形態に係る半導体発光素子の模式的断面構造であって、非極性面または半極性面を結晶成長の主面とする化合物半導体からなる積層構造を有する半導体発光素子１のサブマウントワイヤレス・フリップチップ構成を示す。
実施の形態に係る半導体発光素子１は、図７に示すように、ＧａＮ（窒化ガリウム）単結晶基板４１１上にＩＩＩ族窒化物半導体層４１２を再成長させて構成されている。
ＩＩＩ族窒化物半導体層４１２は、ＧａＮ単結晶基板４１１側から順に、ｎ型コンタクト層４２１、発光層としての量子井戸（ＱＷ：Quantum well）層４２２、ＧａＮファイナルバリア層４２５、ｐ型電子阻止層４２３、およびｐ型コンタクト層４２４を積層した積層構造を有している。
ｐ型コンタクト層４２４の表面には、ｐ側電極１００が形成されており、さらに、ｐ側電極１００は、図７に示すように、アノード電極パターン３０Ａにダイボンディング接続される。ここで、アノード電極パターン３０Ａは、絶縁実装基体３２Ｉ上に絶縁層２４ｂを介して形成され、カソード電極パターン３０Ｋは、絶縁実装基体３２Ｉ上に絶縁層２４ａを介して形成されている。
また、ｎ型コンタクト層４２１の表面には、ｎ側電極２００が形成されている。
また、ｐ型コンタクト層４２４は、単層構造のみならず、２層〜４層構造として形成されている場合もある。
ＧａＮ単結晶基板４１１は、図示は省略するが、図１と同様に、基板１０上に配置されている。
ｎ型コンタクト層４２１は、シリコンをｎ型ドーパントとして添加したｎ型ＧａＮ層からなる。層厚は３μｍ以上とすることが好ましい。シリコンのドーピング濃度は、例えば、約１０18ｃｍ-3程度とされる。
量子井戸は、シリコンをドープしたＩｎＧａＮ層（例えば、約３ｎｍ厚）とＧａＮ層（例えば、約９ｎｍ厚）とを交互に所定周期（例えば５周期）積層したものである。この量子井戸と、ｐ型電子阻止層４２３との間に、ＧａＮファイナルバリア層４２５（例えば、約４０ｎｍ厚）が積層される。
ｐ型電子阻止層４２３は、ｐ型ドーパントとしてのマグネシウムを添加したＡｌＧａＮ層からなる。層厚は、例えば、約２８ｎｍ程度である。マグネシウムのドーピング濃度は、例えば、約３×１０19ｃｍ-3程度とされる。
ｐ型コンタクト層４２４は、ｐ型ドーパントとしてのマグネシウムを高濃度に添加したＧａＮ層からなる。層厚は、例えば、約７０ｎｍである。マグネシウムのドーピング濃度は、例えば、約１０20ｃｍ-3程度とされる。ｐ型コンタクト層４２４の表面はＩＩＩ族窒化物半導体層４１２の表面をなし、この表面は鏡面となっている。
ｐ側電極１００は、ＮｉとＡｕとから構成される透明な薄い金属層（例えば、約２００Å以下）で構成される。ＩＩＩ族窒化物半導体層４１２の表面が鏡面であるので、この表面に接して形成されるｐ側電極１００の表面（光取り出し側表面）も鏡面となる。
ｎ側電極２００は、ＴｉとＡｌ層とから構成される膜である。
ＧａＮ単結晶基板４１１は、ｃ面以外の主面を有するＧａＮ単結晶からなる基板である。より具体的には、非極性面または半極性面を主面とするものである。さらに具体的には、ＧａＮ単結晶基板４１１の主面は、非極性面の面方位から±１°以内のオフ角を有する面であるか、または半極性面の両方位から±１°以内のオフ角を有する面である。
駆動電流２０ｍＡにおけるピーク波長は、例えば、約４３５ｎｍ（青色領域）である。駆動電流１ｍＡにおけるピーク波長は、例えば、約４３７ｎｍであり、駆動電流１００ｍＡにおけるピーク波長は４３４ｎｍである。すなわち、駆動電流によるピーク波長の変動は、例えば、約３ｎｍである。
図７に示す実施の形態に係る半導体発光素子１は、図１の例と同様に、絶縁実装基体３２Ｉ上にサブマウントワイヤレス構造でかつフリップチップ構成で実装されているが、図２の例と同様に、半導体実装基体３２Ｓ上にサブマウントワイヤレス構造でかつフリップチップ構成で実装することも可能である。
（製造方法）
実施の形態に係る半導体発光素子の製造方法は、基板１０上に第１半導体層１２を形成する工程と、第１半導体層１２上に活性層１３を形成する工程と、活性層１３上に第２半導体層１４を形成する工程と、第２半導体層１４上に透明電極１５を形成する工程と、透明電極１５・第２半導体層１４・活性層１３および第１半導体層１２の一部を除去して得られた第１半導体層１２面上にｎ側電極２００を形成する工程と、透明電極１５上にｐ側電極１００を形成する工程とを有する。
また、第１の実施の形態に係る半導体発光素子の製造方法は、実装基体３２上にカソード電極パターン３０Ｋを形成する工程と、実装基体３２上にアノード電極パターン３０Ａを形成する工程と、実装基体３２上において、第２電極層１００を、アノード電極パターン３０Ａ上に載置し、第１電極層２００を、カソード電極パターン３０Ｋ上に載置する工程とを有する。
また、図１に示すように、実装基体３２は絶縁実装基体３２Ｉであって、絶縁実装基体３２Ｉ上に第１絶縁層２４ａおよび第２絶縁層２４ｂを形成する工程と、第１絶縁層２４ａ上にカソード電極パターン３０Ｋを形成する工程と、第２絶縁層２４ｂ上にアノード電極パターン３０Ａを形成する工程と、絶縁実装基体３２Ｉ上において、第２電極層１００を、アノード電極パターン３０Ａ上に載置し、第１電極層２００を、カソード電極パターン３０Ｋ上に載置する工程とを有する。
また、図２に示すように、実装基体３２は半導体実装基体３２Ｓであって、半導体実装基体３２Ｓ上に絶縁層２４ａを形成する工程と、絶縁層２４ａ上にカソード電極パターン３０Ｋを形成する工程と、半導体実装基体３２Ｓ上にアノード電極パターン３０Ａ１・３０Ａ２を形成する工程と、半導体実装基体３２Ｓ上において、第２電極層１００を、アノード電極パターン３０Ａ１上に載置し、第１電極層２００を、カソード電極パターン３０Ｋ上に載置する工程とを有していても良い。アノード電極パターン３０Ａ１・３０Ａ２は半導体実装基体３２Ｓに直接接続され、半導体実装基体３２Ｓを介して、電気的に互いに同電位になされる。
実施の形態に係る半導体発光素子の製造方法において、実装基体３４をスクライブ面にそってスクライブする様子を示す模式的鳥瞰構造、および実装基体３４をスクライブ面にそってスクライブして形成された複数の実装基体バー３６の模式的鳥瞰構造は、それぞれ図８（ａ）および図８（ｂ）に示すように表される。ここで、実装基体３４が半導体実装基体である場合には、スクライブ面は、劈開面であっても良い。
また、実装基体バー３６とシリコンバー４５を複数積層化した積層化構造５０を実装基体バー固定装置３８に挿入する一工程を示す模式的鳥瞰構造は、図９に示すように表される。
また、実装基体バー３６とシリコンバー４５を複数積層化した積層化構造５０を形成する一工程を示す模式的断面構造は、図１０に示すように表される。
積層化された実装基体バー３６の側壁、表面の一部および裏面の一部に第１絶縁層２４ａ、第２絶縁層２４ｂを形成する工程を示す模式的断面構造は、図１１に示すように表される。
図１１の工程後、別のシリコンバー４４を用い、第１絶縁層２４ａ、第２絶縁層２４ｂを形成後の実装基体バー３６とシリコンバー４４を積層化し、積層化された実装基体バー３６の第１絶縁層２４ａ、第２絶縁層２４ｂ上の一部にカソード電極パターン３０Ｋおよびアノード電極パターン３０Ａを形成する工程を示す模式的断面構造は、図１２に示すように表される。
実施の形態に係る半導体発光素子の製造方法において、サブマウントワイヤレス構造の製造工程を以下に説明する。
（ａ）図８（ａ）に示すように、実装基体３４をスクライブ面に沿ってスクライブする。その結果、図８（ｂ）に示すように、幅Ｗ、長さＬを有する複数の実装基体バー３６を形成する。
（ｂ）次に、図９に示すように、実装基体バー３６とシリコンバー４５を複数積層化した積層化構造５０を実装基体バー固定装置３８に挿入する。ここで、積層化構造５０の拡大構造は、図１０に示すように表される。
（ｃ）次に、積層化構造５０を実装基体バー固定装置３８に挿入した状態で、図１１に示すように、スパッタリング法によって、第１絶縁層２４ａおよび第２絶縁層２４ｂを形成する。すなわち、Ｗ−Ｗ１の幅だけ実装基体バー３６の表面上および裏面上にそれぞれ第１絶縁層２４ａ、第２絶縁層２４ｂが形成される。また、実装基体バー３６の側壁面にも第１絶縁層２４ａおよび第２絶縁層２４ｂが形成される。なお、図１１において、シリコンバー４５の側壁面上にも絶縁層が形成されるが、説明を簡単化するため、図示を省略している
（ｄ）次に、図１２に示すように、実装基体バー３６と別のシリコンバー４４を複数積層化して、積層化構造５０ａを形成する。ここで、シリコンバー４４は、凸形状を有し、凸部の幅はシリコンバー４５の幅Ｗ１に等しく、底部の幅は、Ｗ１＋２×Ｗ２に等しい。なお、図１２において使用するシリコンバー４４は、必ずしも図１２において使用したシリコンバー４４を適用する必要はなく、電極層（３０Ｋ・３０Ａ）を形成する幅の寸法に応じて、別の寸法を有するシリコンバーを適宜選択可能である。
（ｅ）次に、積層化構造５０ａを実装基体バー固定装置３８に挿入した状態で、図１２に示すように、カソード電極パターン３０Ｋおよびアノード電極パターン３０Ａをスパッタリング法、真空蒸着法などを用いて形成する。すなわち、Ｗ３の幅だけ表面上にそれぞれカソード電極パターン３０Ｋおよびアノード電極パターン３０Ａが形成される。また、実装基体バー３６の側壁面の第１絶縁層２４ａ上および第２絶縁層２４ｂ上にもそれぞれカソード電極パターン３０Ｋおよびアノード電極パターン３０Ａが形成される。ここで、シリコンバー４４の厚さは、スパッタリング法、真空蒸着法などを用いて形成するカソード電極パターン３０Ｋおよびアノード電極パターン３０Ａの回り込みを充分に確保できる程度の厚さを備えていれば良い。また、図１２において、シリコンバー４４の側壁面上にも電極層が形成されるが、説明を簡単化するため、図示を省略している。
（ｆ）次に、積層化構造５０ａを実装基体バー固定装置３８から取り外し、シリコンバー４４を取り外し、実装基体バー３６を分割して、ワイヤレスサブマウント構造を備えた実装基体３２を得る。
（ｇ）次に、図１に示すように、カソード電極パターン３０Ｋ上にｎ側電極２００を載置し、アノード電極パターン３０Ａ上にｐ側電極１００を載置して、ワイヤレスサブマウント構造を得ることができる。
上記の説明では、主として、絶縁実装基体を適用したワイヤレスサブマウント構造の製造工程を説明したが、半導体実装基体を適用したワイヤレスサブマウント構造の製造工程も同様に実施することができる。
（実装基板の製造方法）
実施の形態に係る半導体発光素子１に適用する実装基板の製造方法は、図１（ａ）および図１（ｂ）に示すように、実装基体３２Ｉの表面および第１の側面に第１絶縁層２４ａを形成する工程と、実装基体３２Ｉの表面および第２の側面に第２絶縁層２４ｂを形成する工程と、第１絶縁層２４ａ上に第１導電層３０Ｋを形成する工程と、第２絶縁層２４ｂ上に第２導電層３０Ａを形成する工程とを有する。
また、実施の形態に係る半導体発光素子１に適用する実装基板の製造方法は、図２（ａ）および図２（ｂ）に示すように、実装基体３２Ｓの表面および第１の側面に第１絶縁層２４ａを形成する工程と、第１絶縁層２４ａ上に第１導電層３０Ｋを形成する工程と、実装基体３２Ｓの表面に第２導電層３０Ａ１、３０Ａ２を形成する工程とを有していても良い。
実施の形態によれば、サブマウントワイヤレス接続により、省スペース化・薄型パッケージ化が容易なフリップチップ型の半導体発光素子およびその製造方法を提供することができる。
（その他の実施の形態）
上記のように、本発明は実施の形態によって記載したが、この開示の一部をなす論述および図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
実施の形態においては、第１半導体層１２の導電型をｎ型とし、第２半導体層１４の導電型をｐ型とする例が開示されているが、これらの導電型を反対にしても良い。この場合、アノード電極パターン３０Ａとカソード電極パターン３０Ｋは逆の構成となり、第２電極層１００はカソード電極に接続され、第１電極層２００はアノード電極に接続される。
シリコンバー４４、４５は、シリコンに限らず、他の材料を用いて形成したバーであっても良い。
実施の形態に係る半導体発光素子としては、上記のＧａＮ系ＬＥＤに限定されるものではなく、サブマウントワイヤレス接続が可能であれば、その他のＧａＡｓ系ＬＥＤ、ＩｎＧａＡｓＰ系ＬＥＤ、ＧａＡｓ系ストライプ型ＬＤ、ＧａＮ系ストライプ型ＬＤ、或いは面発光型ＬＤなどにも適用可能である。
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
本発明の半導体発光素子は、半導体実装基体若しくは絶縁実装基体を有するＬＥＤやＬＤ全般に利用可能であり、光メモリ、レーザプリンタ、ディスプレイ、照明、超並列システム、光インターコネクトなど幅広い分野に適用可能である。
１…半導体発光素子
２…パッケージ
３…樹脂層
４…ツェナーダイオード
６…リフレクタ
１０…基板
１２…第１半導体層（ｎ型半導体層）
１３…活性層
１４…第２半導体層（ｐ型半導体層）
１５…透明電極
２４ａ、２４ｂ…絶縁層
３０Ａ、３０Ａ１、３０Ａ２…アノード電極パターン（第２導電層）
３０Ｋ…カソード電極パターン（第１導電層）
３２、３２Ｉ、３２Ｓ、３４…実装基体
３６…実装基体バー
３８…実装基体バー固定装置
４０…第１導電型アノード領域（ＺＡ）
４２…第２導電型カソード領域（ＺＫ）
４４、４５…シリコンバー
５０、５０ａ…積層化構造
６０…絶縁基板
６２Ｋ…カソードリード電極
６２Ａ…アノードリード電極
１００…ｐ側電極（第２電極層）
２００…ｎ側電極

Claims (20)

  1. 基板と、
    基板上に配置された第１半導体層と、
    第１半導体層上に配置された活性層と、
    活性層上に配置された第２半導体層と、
    第２半導体層上に配置された透明電極と、
    前記透明電極、前記第２半導体層、前記活性層および前記第１半導体層の一部を除去して得られた前記第１半導体層面上に配置された第１電極層と、
    前記透明電極上に配置された第２電極層と、
    実装基体と、
    前記実装基体上に配置されたカソード電極パターンと、
    前記実装基体上に配置されたアノード電極パターンと
    を備え、前記実装基体上において、前記第２電極層を、前記アノード電極パターン上に載置し、前記第１電極層を、前記カソード電極パターン上に載置したことを特徴とする半導体発光素子。
  2. 前記実装基体は、絶縁実装基体であり、
    前記絶縁実装基体上に配置された第１絶縁層および第２絶縁層と、
    前記第１絶縁層上に配置された前記カソード電極パターンと、
    前記第２絶縁層上に配置された前記アノード電極パターンと
    を備え、前記絶縁実装基体上において、前記第２電極層を、前記アノード電極パターン上に載置し、前記第１電極層を、前記カソード電極パターン上に載置したことを特徴とする請求項１に記載の半導体発光素子。
  3. 前記実装基体は、半導体実装基体であり、
    前記半導体実装基体上に配置された絶縁層と、
    前記絶縁層上に配置された前記カソード電極パターンと、
    前記半導体実装基体上に配置された前記アノード電極パターンと
    を備え、前記半導体実装基体上において、前記第２電極層を、前記アノード電極パターン上に載置し、前記第１電極層を、前記カソード電極パターン上に載置したことを特徴とする請求項１に記載の半導体発光素子。
  4. 前記半導体発光素子に逆並列接続されたツェナーダイオードを備えることを特徴とする請求項１に記載の半導体発光素子。
  5. 前記半導体発光素子に逆並列接続されたツェナーダイオードを備え、
    前記ツェナーダイオードは、
    前記半導体実装基体上に形成された第１導電型アノード領域と、
    前記半導体実装基体上に、前記第１導電型アノード領域と離隔して形成された第２導電型カソード領域と
    を備えることを特徴とする請求項２に記載の半導体発光素子。
  6. 前記半導体実装基体は、シリコン基板であることを特徴とする請求項２に記載の半導体発光素子。
  7. 前記絶縁実装基体は、窒化アルミニウム基板若しくはアルミナ基板であることを特徴とする請求項３に記載の半導体発光素子。
  8. 前記第２電極層は、薄膜金属層若しくは透明電極層を備えることを特徴とする請求項１に記載の半導体発光素子。
  9. 前記アノード電極パターンと前記第１電極層、および前記カソード電極パターンと前記カソード電極は半田付けされたことを特徴とする請求項１に記載の半導体発光素子。
  10. 前記半導体素子は、パッケージ内に実装されたことを特徴とする請求項１〜請求項９のいずれか１項に記載の半導体発光素子。
  11. 前記パッケージは、内壁にリフレクタを備えることを特徴とする請求項１０に記載の半導体発光素子。
  12. 前記カソード電極パターンおよび前記アノード電極パターンは、カソードリード電極およびアノードリード電極にそれぞれ接続されたことを特徴とする請求項１〜１１のいずれか１項に記載の半導体発光素子。
  13. 実装基体と、
    前記実装基体の表面および第１の側面に配置された第１絶縁層と、
    前記実装基体の表面および第２の側面に配置された第２絶縁層と、
    前記第１絶縁層上に配置された第１導電層と、
    前記第２絶縁層上に配置された第２導電層と
    を備えることを特徴とする実装基板。
  14. 前記実装基板は、絶縁実装基板であることを特徴とする請求項１３に記載の実装基板。
  15. 前記実装基板は、半導体実装基板であることを特徴とする請求項１３に記載の実装基板。
  16. 実装基体と、
    前記実装基体の表面および第１の側面に配置された第１絶縁層と、
    前記第１絶縁層上に配置された第１導電層と、
    前記実装基体の表面に配置された第２導電層と
    を備えることを特徴とする実装基板。
  17. 前記実装基板は、半導体実装基板であることを特徴とする請求項１６に記載の実装基板。
  18. 基板上に第１半導体層を形成する工程と、
    前記第１半導体層上に活性層を形成する工程と、
    前記活性層上に第２半導体層を形成する工程と、
    前記第２半導体層上に透明電極を形成する工程と、
    前記透明電極、前記第２半導体層、前記活性層および前記第１半導体層の一部を除去する工程と、
    前記除去する工程によって得られた前記第１半導体層面上に第１電極層を形成する工程と、
    前記透明電極上に第２電極層を形成する工程と、
    実装基体上にカソード電極パターンを形成する工程と、
    前記実装基体上にアノード電極パターンを形成する工程と、
    前記実装基体上において、前記第２電極層を、前記アノード電極パターン上に載置し、前記第１電極層を、前記カソード電極パターン上に載置する工程と
    を有することを特徴とする半導体発光素子の製造方法。
  19. 前記実装基体は半導体実装基体であって、
    前記半導体実装基体上に絶縁層を形成する工程と、
    前記絶縁層上に前記カソード電極パターンを形成する工程と、
    前記半導体実装基体上に前記アノード電極パターンを形成する工程と、
    前記半導体実装基体上において、前記第２電極層を、前記アノード電極パターン上に載置し、前記第１電極層を、前記カソード電極パターン上に載置する工程と
    を有することを特徴とする請求項１８に記載の半導体発光素子の製造方法。
  20. 前記実装基体は絶縁実装基体であって、
    前記絶縁実装基体上に第１絶縁層および第２絶縁層を形成する工程と、
    前記第１絶縁層上に前記カソード電極パターンを形成する工程と、
    前記第２絶縁層上に前記アノード電極パターンを形成する工程と、
    前記絶縁実装基体上において、前記第２電極層を、前記アノード電極パターン上に載置し、前記第１電極層を、前記カソード電極パターン上に載置する工程と
    を有することを特徴とする請求項１８に記載の半導体発光素子の製造方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013187319A1 (ja) * 2012-06-12 2013-12-19 株式会社村田製作所 実装基板及び発光装置
JP2014063862A (ja) * 2012-09-20 2014-04-10 Toshiba Corp 半導体装置及びその製造方法
CN104393137A (zh) * 2014-09-30 2015-03-04 厦门市三安光电科技有限公司 一种倒装发光器件及其制作方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013187319A1 (ja) * 2012-06-12 2013-12-19 株式会社村田製作所 実装基板及び発光装置
JP2014063862A (ja) * 2012-09-20 2014-04-10 Toshiba Corp 半導体装置及びその製造方法
US9172017B2 (en) 2012-09-20 2015-10-27 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
US9331235B2 (en) 2012-09-20 2016-05-03 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
CN104393137A (zh) * 2014-09-30 2015-03-04 厦门市三安光电科技有限公司 一种倒装发光器件及其制作方法
CN104393137B (zh) * 2014-09-30 2017-08-25 厦门市三安光电科技有限公司 一种倒装发光器件及其制作方法

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