JP2008226868A - Ｉｉｉ族窒化物化合物半導体積層構造体 - Google Patents

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Abstract

【課題】異種基板上に、安定して良好な結晶性のＩＩＩ族窒化物化合物半導体層を積層したＩＩＩ族窒化物化合物半導体積層構造体を得ること。
【解決手段】基板上に、ＩＩＩ族窒化物化合物半導体からなる第一の層と、該第一の層に接するＩＩＩ族窒化物化合物半導体からなる第二の層を備えており、該第一の層は結晶界面が明瞭な結晶集合体であり、その厚さが２１ｎｍ〜４０ｎｍであることを特徴とするＩＩＩ族窒化物化合物半導体積層構造体。
【選択図】図３

Description

本発明は、発光ダイオード（ＬＥＤ）、レーザーダイオード（ＬＤ）および電子デバイス等の作製に用いられる結晶性の良いＩＩＩ族窒化物化合物半導体（以下、ＩＩＩ族窒化物化合物半導体はＡｌＧａＩｎＮで表されるものとする）積層構造体に関する。特に結晶性の良いＩＩＩ族窒化物化合物半導体結晶をサファイア基板上にエピタキシャル成長させるために好適に用いることができるＩＩＩ族窒化物化合物半導体積層構造体に関する。
ＩＩＩ族窒化物化合物半導体は、可視光から紫外光領域に相当するエネルギーの直接遷移型のバンドギャップをもち高効率な発光が可能であるため、ＬＥＤやＬＤとしての製品化が成されている。また、電子デバイスとしても従来のＩＩＩ−Ｖ族化合物半導体では得られない特性が得られるポテンシャルを持っている。
ＩＩＩ−Ｖ族化合物半導体の単結晶ウェーハはいまだ市販されておらず、ＩＩＩ−Ｖ族化合物半導体は異なる材料の単結晶ウェーハ上に結晶を成長させる方法が一般的である。このような異種基板と、その上にエピタキシャル成長させるＩＩＩ族窒化物化合物半導体結晶の間には大きな格子不整合が存在する。例えばサファイア（Ａｌ2Ｏ3）と窒化ガリウム（ＧａＮ）の間には１６％、ＳｉＣと窒化ガリウムの間には６％の格子不整合が存在する。一般にこのような大きな格子不整合の存在する場合には、基板上に結晶を直接エピタキシャル成長させることが困難であり、成長させても結晶性の良好な結晶は得られない。そこで、有機金属化学気相成長（ＭＯＣＶＤ）法によりサファイア単結晶基板やＳｉＣ単結晶基板の上にＩＩＩ族窒化物化合物半導体結晶をエピタキシャル成長する場合、特許第３０２６０８７号公報や特開平４−２９７０２３号公報に示されているように、窒化アルミニウム（ＡｌＮ）やＡｌＧａＮで構成される低温バッファ層と呼ばれる層を基板の上にまず堆積し、その上に高温でＩＩＩ族窒化物化合物半導体結晶をエピタキシャル成長させる方法が一般に行われてきた。
また、上記した低温バッファ層を用いた成長方法の他にも、例えば、Ｐ．Ｋｕｎｇ、ｅｔ ａｌ．，Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒ，６６(１９９５)，ｐ．２９５８や特開平９−６４４７７号公報などのように、９００℃から１２００℃程度の高温の温度範囲で成長したＡｌＮ層を基板上に形成し、その上に窒化ガリウムを成長させる方法も知られている。
一方、バッファ層をＭＯＣＶＤ以外の方法で成膜する技術に関しても、いくつか報告がある。例えば、特公平５−８６６４６号公報には高周波スパッタで成膜したバッファ層上に、ＭＯＣＶＤで同じ組成の結晶を成長させる技術が記載されている。しかし、特許第３４４０８７３号公報および特許第３７００４９２号公報のなかで、この特公平に記載されている技術だけでは安定して良好な結晶を得ることができない旨が記載されている。安定して良好な結晶を得るために、特許第３４４０８７３号公報ではバッファ層成長後にアンモニアと水素からなる混合ガス中でアニールすることが、特許第３７００４９２号公報ではバッファ層を４００℃以上の温度でＤＣスパッタにより成膜することが重要であると記載されている。
しかしながら上記特許公報では、どのような結晶性の層を基板上に成膜することが望ましいかの記載はない。実際、本発明者が鋭意実験を行った結果によると、上記特許公報に記載されている条件だけでは、安定して良好な結晶であるＩＩＩ族窒化物化合物半導体結晶を得ることができなかった。
また、基板に関しては、特許第３４４０８７３号公報および特許第３７００４９２号公報の中で、サファイア、シリコン、炭化シリコン、酸化亜鉛、リン化ガリウム、ヒ化ガリウム、酸化マグネシウム、酸化マンガンおよびＩＩＩ族窒化物系化合物半導体単結晶などが挙げられ、中でもサファイアのａ面基板が最も適合すると記載されている。
特許第３０２６０８７号公報 特開平４−２９７０２３号公報 特開平９−６４４７７号公報 特公平５−８６６４６号公報 特許第３４４０８７３号公報 特許第３７００４９２号公報 Applied Physics Letter, 1995年, Vol.66, pp.2958
本発明の目的は、ＩＩＩ族窒化物化合物半導体層を形成するに当たり、厚さおよび構造が制御されたバッファ層を用いて、安定して良好な結晶性のＩＩＩ族窒化物化合物半導体層を得ることである。
本発明者はＩＩＩ族窒化物化合物半導体層の結晶性を向上させるべく鋭意検討を重ねた結果、基板、該基板上に形成された膜厚が２１ｎｍ以上４０ｎｍ以下の結晶界面が明瞭な結晶集合体からなる第一のＩＩＩ族窒化物化合物半導体層および該第一のＩＩＩ族窒化物化合物半導体層の上に形成された第二のＩＩＩ族窒化物化合物半導体層を備えてなるＩＩＩ族窒化物化合物半導体積層構造体において、第二のＩＩＩ族窒化物化合物半導体層の結晶性が極めて優れていることを見出し、本発明を完成させたものである。
即ち、本発明は下記の発明を提供する。
（１）基板上に、ＩＩＩ族窒化物化合物半導体からなる第一の層と、該第一の層に接するＩＩＩ族窒化物化合物半導体からなる第二の層を備えており、該第一の層は結晶界面が明瞭な結晶集合体であり、その厚さが２１ｎｍ〜４０ｎｍであることを特徴とするＩＩＩ族窒化物化合物半導体積層構造体。
（２）第一の層の成膜法がスパッタ法である上記１項に記載のＩＩＩ族窒化物化合物半導体積層構造体。
（３）第一の層の成膜法がＲＦスパッタ法である上記２項に記載のＩＩＩ族窒化物化合物半導体積層構造体。
（４）第一の層がＡｌを含むＩＩＩ族窒化物化合物半導体である上記１〜３項のいずれか一項に記載のＩＩＩ族窒化物化合物半導体積層構造体。
（５）第一の層がＡｌＮからなる上記４項に記載のＩＩＩ族窒化物化合物半導体積層構造体。
（６）第二の層がＡｌＧａＮである上記１〜５項のいずれか一項に記載のＩＩＩ族窒化物化合物半導体積層構造。
（７）第二の層がＧａＮである上記１〜５項のいずれか一項に記載のＩＩＩ族窒化物化合物半導体積層構造。
（８）第一の層を形成するＩＩＩ族窒化物化合物半導体と第二の層を形成するＩＩＩ族窒化物化合物半導体とが異なる材料である上記１〜７項のいずれか一項に記載のＩＩＩ族窒化物化合物半導体積層構造体。
（９）第一の層がＡｌＮであり、かつ、第二層がＧａＮである上記８項に記載のＩＩＩ族窒化物化合物半導体積層構造体。
（１０）上記１〜９項のいずれか一項に記載のＩＩＩ族窒化物化合物半導体積層構造体からなるＩＩＩ族窒化物化合物半導体発光素子。
（１１）上記１０項に記載のＩＩＩ族窒化物化合物半導体発光素子からなるランプ。
（１２）上記１１項に記載のランプが組み込まれている電子機器。
（１３）上記１２項に記載の電子機器が組み込まれている機械装置。
本発明のＩＩＩ族窒化物化合物半導体積層構造体は結晶性の良好なＩＩＩ族窒化物化合物半導体からなる表層を備えているので、それを用いて製造されるＬＥＤ等のＩＩＩ族窒化物化合物半導体素子は、発光出力が高く、駆動電圧が低く且つリーク電流が少ないという良好な特性を有する。また、本発明のＩＩＩ族窒化物化合物半導体積層構造体は、均一性の良い結晶膜を得ることができ、生産性が改良される。
本発明のＩＩＩ族窒化物化合物半導体積層構造体は、基板上にＩＩＩ族窒化物化合物半導体からなる第一の層および第二の層をこの順序で備えており、第一の層は結晶界面が明瞭な結晶集合体であり、特定の厚さを有している。第一の層は第二の層に対してバッファ層の役割を果たしており、その膜厚の最適化を図ることにより、その上に形成される第二のＩＩＩ族窒化物化合物半導体層の結晶性が向上する。なお、第一のＩＩＩ族窒化物化合物層は膜厚が２１ｎｍ以上４０ｎｍ以下とすることが必要である。なお、第一の層の厚さは積層構造体の断面ＳＥＭ写真から測定することができる。
第一の層の膜厚が２１ｎｍより薄いと第一の層の結晶性が十分でなく、第一の層はバッファ層としての機能を奏さない。また、第一の層の膜厚が４０ｎｍより厚いと第二の層の（１０−１０）面の結晶性が悪くなり、この場合も第一の層はバッファ層としての機能を奏していない。
第二の層は最密充填構造を有しており、（１０−１０）面は第二の層の結晶の基板面に垂直な面に相当する。図１は第二の層の基板面に平行な面を基板面に垂直な方向から見た概略模式図である。図１において、４１はＩＩＩ族窒化物化合物半導体の結晶を示している。ＩＩＩ族窒化物化合物半導体の結晶４１は、図１に示すように、基板上に六角柱が垂直に成長した構造をしている。ここで、例えば、ＩＩＩ族窒化物化合物半導体の結晶である六角柱が平面内で同じ向きで揃って配置されていると隙間はできないが、図１に示すように、向きが少しでも違っていると、六角柱と六角柱との間に隙間４２が発生する。この隙間４２は結晶４１の配向度合いを示すものであって、貫通転位に相当すると考えられる。従って、第二の層は基板面に平行な（０００２）面と基板面に垂直な（１０−１０）面の両方の結晶性を満足する必要がある。
第一の層の膜厚が厚くなると第二の層の（１０−１０）面の結晶性が悪くなるのは、（１０−１０）面の結晶性の情報をバッファ層の役割をしている第一の層よりむしろ基板から得ていることによると考えられる。第一の層の結晶性は単結晶の基板よりは悪く、第一の層が厚くなると基板の結晶情報を第二の層に伝えることができなくなり、（１０−１０）面の結晶性が第一の層の結晶性に近づくことになり、悪くなると考えられる。このように第一の層の膜厚を制御することによって、第二の層の基板面に平行な（０００２）面と垂直な（１０−１０）面の両方の結晶性をよくすることができ、第一の層はバッファ層としての機能を奏することができる。
なお、第二の層の結晶性の優劣については、Ｘ線測定によって判定できる。第二の層の基板面と平行な（０００２）面および基板面と垂直な（１０−１０）面の格子定数を一般的なＸ線ロッキングカーブで測定した場合の半値幅の大小によって結晶性の優劣を判定できる。
後述する実施例および比較例の結果を示した表１および図７から分かるように、本発明に従って第一の層の膜厚を２１ｎｍより厚くすると、その上に積んだ第二の層の（０００２）面のＸ線ロッキングカーブの半値幅が５０ａｒｃｓｅｃ以下と小さくなる。同様に（１０−１０）面のＸ線ロッキングカーブの半値幅も２３０ａｒｃｓｅｃ以下と小さくなる。しかし、（１０−１０）面のＸ線ロッキングカーブの半値幅は第一の層の膜厚が４０ｎｍを超えると直線的に悪くなる。第二の層の（０００２）面の結晶性と（１０−１０）面の結晶性の両方が良くなる範囲は第一の層の膜厚が２１ｎｍ〜４０ｎｍの範囲であった。この範囲で結晶性の良い第二のＩＩＩ族窒化物化合物層が得られる。
また、本発明において、第一の層は結晶界面が明瞭な結晶集合体から構成されている。本発明でいう結晶界面が明瞭な結晶集合体とは、第一の層の基板面に平行な面を基板面に垂直な方向から見た場合に、六角形を基調とする断面形状を成し、明瞭な結晶界面を持つ結晶粒の集合体が観察されることである。
図２は、本発明の実施例４で作製したＩＩＩ族窒化物化合物半導体積層構造体の第一の層の基板面に平行な面を基板面に垂直な方向から見たＴＥＭ写真（倍率：２，０００，０００倍）である。六角形を基調とした断面形状を持つ、明瞭な結晶界面で囲まれた結晶粒が集合していることが判る。それぞれの結晶の大きさは直径にして５ｎｍから１０ｎｍ程度である。
このように、第一の層が結晶界面の明瞭な結晶集合体であるか否かは、第一の層の平面ＴＥＭ写真から判断できる。
第一の層を構成する材料としては、一般式ＡｌＧａＩｎＮで表される、ＩＩＩ族窒化物化合物半導体であればどのような材料をも用いることができる。更に、Ｖ族としてＡｓやＰを含んでも構わない。しかし、中でも、Ａｌを含んだ組成とすることが望ましい。また、特に、ＧａＡｌＮとすることが望ましく、Ａｌの組成は５０％以上であることが好適である。更に、ＡｌＮであることで、結晶界面の明瞭な結晶集合体とし易いので、好適である。
また、第一の層は、基板表面の少なくとも６０％以上、好ましくは８０％以上を覆っている必要があり、９０％以上を覆うように形成されていることが好ましい。さらに、第一の層は基板表面の１００％、即ち、基板表面を隙間無く覆うように形成されていることが最も好ましい。
第一の層が基板表面を覆う領域が小さくなると、基板が大きく露出した状態となる。このため、第一の層上に成膜される第二の層と基板上に直接成膜される第二の層との格子定数が異なるものとなり、均一な結晶とならず、ヒロックやピットを生じてしまう恐れがある。
第一の層の製膜方法としては、ＩＩＩ族窒化物化合物半導体の結晶成長方法として一般に知られる方法をなんら問題なく利用することができる。一般的に用いられる結晶成長方法では、ＭＯＣＶＤ法、ＭＢＥ法、スパッタ法およびＨＶＰＥ法などがある。
中でも、スパッタ法が最も簡便で、結晶界面が明瞭な結晶集合体を生じやすく、量産にも適しているため、好適な手法である。ＤＣスパッタ法ではターゲット表面のチャージアップを招き、成膜速度が安定しない可能性が高いので、パルスＤＣにするか、ＲＦスパッタ法とすることが望ましい。
スパッタ法では磁場内にプラズマを閉じ込めることによって効率をあげるのが一般的に実用されており、チャージアップを回避する方法として、マグネットの位置をターゲット内で移動させることが望ましい。具体的な運動の方法は装置により選択することができ、揺動させたり、回転運動させたりすることができる。このような操作により、結晶界面が明瞭な結晶集合体からなる第一の層を成膜することができる。
本発明者の実験では、成膜時の基板温度は、３００〜８００℃であることが望ましいことが判った。この温度範囲内では、第一の層が優れた配向性を有するので好ましい。
スパッタ法を用いて第一の層を成膜する場合、重要なパラメーターは、基板温度以外では、炉内の圧力と窒素分圧である。炉内の圧力は０．３Ｐａ以上であることが望ましい。これ以下の圧力では、窒素の存在量が少なく、スパッタされた金属が窒化物とならずに付着する。圧力の上限は特に定めるものではないが、プラズマを発生させることができる程度の低圧が必要なことは言うまでもない。窒素とアルゴンの流量に対する窒素流量の比は、窒素が２０％以上９０％以下であることが望ましい。これ以下の流量比ではスパッタ金属が金属のまま付着するし、これ以上の流量比ではアルゴンの量が少なく、スパッタ速度が低下する。特に望ましくは３０％以上９０％以下である。
これらの条件を適用することにより、結晶界面が明瞭な結晶集合体からなる第一の層を成膜することができる。
本技術に用いる窒素原料としては、一般に知られている化合物をなんら問題なく用いることができるが、特に窒素を原料として用いると装置が簡便で済む代わりに、高い反応速度は得られない。この問題を解決するため、窒素を電界や熱などにより分解してから装置に導入する方法ではアンモニアには劣るが利用可能な程度の成膜速度を得ることができ、装置コストとの兼ね合いを考えると、最も好適な窒素源である。
第二の層を構成する材料は、第一の層と同じである必要はない。
本発明者の実験の結果では、第二の層の材料としてはＧａを含むＩＩＩ族窒化物が望ましかった。結晶界面が明瞭な結晶の集合体である第一の層の結晶性をそのまま引き継がないように、マイグレーションによって転位をループ化させる必要があるが、転位のループ化を生じやすい材料とは、Ｇａを含む窒化物である。特に、ＡｌＧａＮが望ましく、ＧａＮも好適であった。
第二の層の厚さについては特別な制限はないが、一般に０．５μｍから２０μｍの範囲が好ましい。０．５μｍ以下では上記転位のループ化が不十分な場合があり、２０μｍ以上にしても機能には変化がなく、いたずらに処理時間を延ばすのみである。好ましくは１μｍから１５μｍである。
第二の層は、必要に応じてドーパントをドープした構造とすることもできるし、ドープしない構造とすることもできる。導電性の基板を用いる場合には、第二の層をドーピングして層構造を縦方向に電流が流れるようにすることで、チップの両面に電極をつけた構造とすることが望ましい。絶縁性の基板を用いる場合には、チップの同じ面に電極が形成されたチップ構造を採ることになるので、基板直上の層はドープしない結晶とした方が、結晶性は良好である。
第二の層を積層する手法は、特に限定されない。上記のような転位のループ化を生じさせることができる結晶成長手法であれば問題ない。特にＭＯＣＶＤ法、ＭＢＥ法およびＶＰＥ法は、一般にこのようなマイグレーションを生じることができるため、良好な結晶性の膜を成膜することができ、好適である。中でも、ＭＯＣＶＤ法は、最も結晶性の良い膜を得ることができるので、好ましい。
また、スパッタ法を用いて第二の層を成膜することもできる。スパッタ法の場合は、ＭＯＣＶＤ法やＭＢＥ法に比較して装置を簡便に作ることができる。
本発明に用いることができる基板としては、一般にＩＩＩ族窒化物化合物半導体結晶を成膜できる基板であれば、どのような材料も用いることが可能である。例えば、サファイア、ＳｉＣ、シリコン、酸化亜鉛、酸化マグネシウム、酸化マンガン、酸化ジルコニウム、酸化マンガン亜鉛鉄、酸化マグネシウムアルミニウム、ホウ化ジルコニウム、酸化ガリウム、酸化インジウム、酸化リチウムガリウム、酸化リチウムアルミニウム、酸化ネオジウムガリウム、酸化ランタンストロンチウムアルミニウムタンタル、酸化ストロンチウムチタン、酸化チタン、ハフニウム、タングステンおよびモリブデンなどである。
基板は、湿式の前処理を行うことが望ましい。例えばシリコン基板に対しては、よく知られたＲＣＡ洗浄方法などを行い、表面を水素終端させておくことで安定したプロセスとなる。
一方、反応器の中に導入後に、スパッタなどの方法を用いて前処理を行うことができる。具体的には、ＡｒやＮ2のプラズマ中にさらす事によって表面を整えることができる。例えば、ＡｒガスやＮ2ガスなどのプラズマを基板表面に作用させることで、表面に付着した有機物や酸化物を除去することが可能である。この場合は基板とチャンバー間に電圧をかけることにより、プラズマ粒子が効率的に基板に作用する。
第二の層の上には、機能性を持つ半導体積層構造を積層し、各種の半導体素子とすることができる。
例えば、発光素子のための積層構造を形成する場合、Ｓｉ、ＧｅおよびＳｎなどのｎ型ドーパントをドープしたｎ型導電性の層や、マグネシウムなどのｐ型ドーパントをドープしたｐ型導電性の層などがある。材料としても、発光層などにはＩｎＧａＮが広く用いられており、クラッド層などにはＡｌＧａＮが用いられる。
デバイスとしては、発光素子のほか、レーザー素子および受光素子などの光電気変換素子、またはＨＢＴおよびＨＥＭＴなどの電子デバイスなどに用いることができる。これらの半導体素子は各種構造のものが多数知られており、本発明のＩＩＩ族窒化物化合物半導体積層構造体の第二の層の上に積層する素子構造は、これら周知の素子構造を含めて何ら制限されない。
特に発光素子の場合、本技術で製造した素子をパッケージしてランプとして使用することが可能である。また蛍光体と組み合わせることにより、発光色を変える技術が知られており、これをなんら問題なく利用することが可能である。例えば、蛍光体を適正に選定することにより発光素子より長波長の発光を得ることができるし、発光素子自身の発光波長と蛍光体によって変換された波長とを混ぜることによって、白色のパッケージとすることもできる。
また、上記ランプは発光強度が高く、駆動電圧が低いので、この技術によって作製したランプを組み込んだ携帯電話、ディスプレイ、パネル類などの電子機器や、その電子機器を組み込んだ自動車、コンピュータ、ゲーム機、などの機械装置類は、低電力での駆動が可能となり、高い特性を実現することが可能である。特に、携帯電話、ゲーム機、玩具、自動車部品などの、バッテリ駆動させる機器類において、省電力の効果を発揮する。
以下、本発明のＩＩＩ族窒化物化合物半導体積層構造体を利用したＩＩＩ族窒化物化合物半導体発光素子とその製造方法、及びその発光素子を用いたランプの一実施形態について、図面を適宜参照して説明する。
［ＩＩＩ族窒化物化合物半導体発光素子］
図３は、後述の実施例５で作製した本発明のＩＩＩ族窒化物化合物半導体積層構造体を利用したＩＩＩ族窒化物化合物半導体発光素子の一例を模式的に示した概略断面図である。また、図４は、図３に示すＩＩＩ族窒化物化合物半導体発光素子の平面構造を示す概略図である。図３に示すように、一面電極型のものであり、基板１１上に、バッファ層１２と、ＩＩＩ族元素としてＧａを含有するＩＩＩ族窒化物化合物半導体からなる半導体層２０とが形成されているものである。バッファ層１２が本発明に係るＩＩＩ族窒化物化合物半導体からなる第一の層である。半導体層２０は、図３に示すように、ｎ型半導体層１４、発光層１５及びｐ型半導体層１６の各層がこの順で積層されてなるものである。
［発光素子の積層構造］
＜基板＞
本実施形態の発光素子１において、基板１１に用いることができる材料としては、ＩＩＩ族窒化物化合物半導体結晶が表面にエピタキシャル成長される基板材料であれば、特に限定されず、前述した各種材料から選択して用いることができる。前述した基板材料の中でも特に、サファイアを用いることが好ましく、サファイア基板のｃ面上にバッファ層１２が形成されていることが望ましい。
＜バッファ層＞
本実施形態の発光素子１においては、基板１１上にバッファ層１２、即ち本発明に係るＩＩＩ族窒化物化合物半導体からなる第一の層が成膜されている。バッファ層、即ち第一の層の詳細については前述したとおりである。なお、発光素子１においては、バッファ層１２はその上に形成されるＩＩＩ族窒化物化合物半導体層（即ち本発明に係る第二の層）の結晶性を改良する以外に、基板１１を発光素子作製時の高温における化学反応から守る目的も持っている。
即ち、前述の基板材料の内、高温でアンモニアに接触することで化学的な変化を引き起こすことが知られている酸化物基板や金属基板などを用い、アンモニアを使用せずにバッファ層１２を成膜するとともに、アンモニアを使用する方法で後述のｎ型半導体層１４を構成する下地層を成膜した場合には、バッファ層１２がコート層として作用するので、基板１１の化学的な変質を防ぐ点で効果的である。
また、バッファ層１２は、基板１１の表面に加え、側面を覆うようにして形成されていても良く、さらに、基板１１の裏面を覆うようにして形成しても良い。
＜半導体層＞
図３に示すように、半導体層２０は、ｎ型半導体層１４、発光層１５及びｐ型半導体層１６を備えている。
＜ｎ型半導体層＞
ｎ型半導体層１４は、バッファ層１２上に積層され、下地層１４ａ、ｎ型コンタクト層１４ｂ及びｎ型クラッド層１４ｃから構成されている。下地層１４ａが本発明に係るＩＩＩ族窒化物化合物半導体からなる第二の層に相当する。下地層１４ａは、（０００２）面のＸ線ロッキングカーブ半価幅が５０ａｒｃｓｅｃ以下であり、かつ（１０−１０）面のＸ線ロッキングカーブ半価幅が２３０ａｒｃｓｅｃ以下のものである。
なお、ｎ型コンタクト層は、下地層、及び／又は、ｎ型クラッド層を兼ねることが可能であり、下地層が、ｎ型コンタクト層、及び／又はｎ型クラッド層を兼ねることも可能である。
（下地層）
本実施形態のｎ型半導体層１４の下地層１４ａは、ＩＩＩ族窒化物化合物半導体からなる。下地層１４ａの材料は、バッファ層１２と同じであっても異なっていても構わないが、Ｇａを含むＩＩＩ族窒化物化合物半導体、即ちＧａＮ系化合物半導体が好ましく、ＡｌxＧａ1-xＮ層（０≦ｘ≦１、好ましくは０≦ｘ≦０．５、さらに好ましくは０≦ｘ≦０．１）から構成されることがより好ましい。また、本発明者等が実験したところ、下地層１４ａに用いる材料として、Ｇａを含むＩＩＩ族窒化物化合物半導体、即ちＧａＮ系化合物半導体が好ましいことが明らかとなった。
下地層１４ａには、必要に応じて、ｎ型不純物を１×１０17〜１×１０19／ｃｍ3の範囲内であればドープしても良いが、アンドープ（＜１×１０17／ｃｍ3）とすることもでき、アンドープの方が良好な結晶性の維持という点で好ましい。
例えば、基板１１が導電性を有する場合には、下地層１４ａにドーパントをドープして、基板１１として絶縁性の材料を用いる場合には、発光素子１の同じ面に正極及び負極の各電極が設けられたチップ構造をとることになるので、基板１１直上の層はドープしない結晶とした方が、結晶性が良好となることから好ましい。
ｎ型不純物としては、特に限定されないが、例えば、Ｓｉ、ＧｅおよびＳｎなどが挙げられ、好ましくはＳｉおよびＧｅが挙げられる。
（ｎ型コンタクト層）
ｎ型コンタクト層１４ｂは、ＩＩＩ族窒化物化合物半導体からなる。ｎ型コンタクト層１４ｂは、下地層１４ａと同様にＡｌxＧａ1-xＮ層（０≦ｘ≦１、好ましくは０≦ｘ≦０．５、さらに好ましくは０≦ｘ≦０．１）から構成されることが好ましい。
また、ｎ型コンタクト層１４ｂには、ｎ型不純物がドープされていることが好ましく、ｎ型不純物を１×１０17〜１×１０19／ｃｍ3、好ましくは１×１０18〜１×１０19／ｃｍ3の濃度で含有すると、負極との良好なオーミック接触の維持、クラック発生の抑制、良好な結晶性の維持の点で好ましい。ｎ型不純物としては、特に限定されないが、例えば、Ｓｉ、ＧｅおよびＳｎなどが挙げられ、好ましくはＳｉおよびＧｅである。
なお、下地層１４ａ及びｎ型コンタクト層１４ｂを構成するＩＩＩ族窒化物化合物半導体は同一組成であることが好ましく、これらの合計の膜厚を０．５〜２０μｍ、好ましくは１〜１５μｍ、さらに好ましくは１〜１０μｍの範囲に設定することが好ましい。膜厚がこの範囲であると半導体の結晶性が良好に維持される。
（ｎ型クラッド層）
ｎ型コンタクト層１４ｂと発光層１５との間には、ｎ型クラッド層１４ｃを設けることが好ましい。ｎ型クラッド層１４ｃを設けることにより、活性層への電子供給、格子定数差の緩和、などの効果を持たせることができる。
ｎ型クラッド層１４ｃは、ＡｌＧａＮ、ＧａＮ、ＧａＩｎＮなどにより成膜することが可能である。また、これらの構造のヘテロ接合や複数回積層した超格子構造としてもよい。ｎ型クラッド層１４ｃをＧａＩｎＮとする場合には、発光層１５のＧａＩｎＮのバンドギャップよりも大きくすることが望ましいことは言うまでもない。
ｎ型クラッド層１４ｃのｎ型ドープ濃度は１×１０17〜１×１０20／ｃｍ3の範囲が好ましく、より好ましくは１×１０18〜１×１０19／ｃｍ3の範囲である。ドープ濃度がこの範囲であること、良好な結晶性の維持および発光素子の動作電圧低減の点で好ましい。
＜発光層＞
発光層１５は、ｎ型半導体層１４上に積層されるとともにｐ型半導体層１６がその上に積層される層である。発光層は多重量子井戸構造、単一井戸構造、バルク構造、などを採ることができる。本実施形態において、発光層１５は、図３に示すように、ＩＩＩ族窒化物化合物半導体からなる障壁層１５ａと、インジウムを含有するＩＩＩ族窒化物化合物半導体からなる井戸層１５ｂとが交互に繰り返して積層され、且つ、ｎ型半導体層１４側及びｐ型半導体層１６側に障壁層１５ａが配されている。図３に示す例では、発光層１５は、６層の障壁層１５ａと５層の井戸層１５ｂとが交互に繰り返して積層され、発光層１５の最上層及び最下層に障壁層１５ａが配され、各障壁層１５ａ間に井戸層１５ｂが配される多重量子井戸構成とされている。
障壁層１５ａとしては、例えば、井戸層１５ｂよりもバンドギャップエネルギーが大きいＡｌcＧａ1-cＮ（０≦ｃ≦０．３）などのＩＩＩ族窒化物化合物半導体を、好適に用いることができる。
また、井戸層１５ｂには、インジウムを含有するＩＩＩ族窒化物化合物半導体として、例えば、Ｇａ1-sＩｎsＮ（０＜ｓ＜０．４）等の窒化ガリウムインジウムを用いることができる。
＜ｐ型半導体層＞
ｐ型半導体層１６は、ｐ型クラッド層１６ａ及びｐ型コンタクト層１６ｂから構成されている。なお、ｐ型コンタクト層がｐ型クラッド層を兼ねる構成であってもよい。
（ｐ型クラッド層）
ｐ型クラッド層１６ａとしては、発光層１５のバンドギャップエネルギーより大きくなる組成であり、発光層１５へのキャリアの閉じ込めができるものであれば特に限定はされないが、好ましくは、ＡｌdＧａ1-dＮ（０＜ｄ≦０．４、好ましくは０．１≦ｄ≦０．３）のものが挙げられる。ｐ型クラッド層１６ａが、このようなＡｌＧａＮからなると、発光層１５へのキャリアの閉じ込めの点で好ましい。
ｐ型クラッド層１６ａのｐ型ドープ濃度は、１×１０18〜１×１０21／ｃｍ3が好ましく、より好ましくは１×１０19〜１×１０20／ｃｍ3である。ｐ型ドープ濃度が上記範囲であると、結晶性を低下させることなく良好なｐ型結晶が得られる。ｐ型不純物としては、特に限定されないが、例えば、好ましくはＭｇが挙げられる。
（ｐ型コンタクト層）
ｐ型コンタクト層１６ｂは、少なくともＡｌeＧａ1-eＮ（０≦ｅ＜０．５、好ましくは０≦ｅ≦０．２、より好ましくは０≦ｅ≦０．１）を含んでなるＩＩＩ族窒化物化合物半導体層である。Ａｌ組成が上記範囲であると、良好な結晶性の維持および正極（後述の透光性正極１７を参照）との良好なオーミック接触の点で好ましい。
また、ｐ型コンタクト層１６ｂは、ｐ型ドーパントを１×１０18〜１×１０21／ｃｍ3の範囲の濃度で含有していると、良好なオーミック接触の維持、クラック発生の防止、良好な結晶性の維持の点で好ましく、より好ましくは５×１０19〜５×１０20／ｃｍ3の範囲である。ｐ型不純物としては、特に限定されないが、例えば、好ましくはＭｇが挙げられる。
なお、本発明の発光素子１は構成する半導体層２０は、上述した実施形態のものに限定されるものではない。
例えば、本発明を構成する半導体層の材料としては、上記のものの他、例えば一般式ＡｌxＧａyＩｎzＮ1-aＭa（０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１で且つ、ｘ＋ｙ＋ｚ＝１。記号Ｍは窒素（Ｎ）とは別の第Ｖ族元素を表し、０≦ａ＜１である。）で表わされるＩＩＩ族窒化物化合物半導体が知られており、本発明においても、それら周知のＩＩＩ族窒化物化合物半導体を何ら制限なく用いることができる。
また、ＩＩＩ族元素としてＧａを含有するＩＩＩ族窒化物化合物半導体は、Ａｌ、Ｇａ、およびＩｎ以外に他のＩＩＩ族元素を含有することができ、必要に応じてＧｅ、Ｓｉ、Ｍｇ、Ｃａ、Ｚｎ、Ｂｅ、ＰおよびＡｓ等の元素を含有することもできる。さらに、意図的に添加した元素に限らず、成膜条件等に依存して必然的に含まれる不純物、並びに原料、反応管材質に含まれる微量不純物を含む場合もある。
＜透光性正極＞
透光性正極１７は、ｐ型半導体層１６上に形成された透光性を有する電極である。
透光性正極１７の材質としては、特に限定されず、ＩＴＯ（Ｉｎ2Ｏ3−ＳｎＯ2）、ＡＺＯ（ＺｎＯ−Ａｌ2Ｏ3）、ＩＺＯ（Ｉｎ2Ｏ3−ＺｎＯ）、ＧＺＯ（ＺｎＯ−Ｇａ2Ｏ3）等の材料を用いることができる。また、透光性正極１７としては、従来公知の構造を含めて如何なる構造のものも何ら制限なく用いることができる。
また、透光性正極１７は、ｐ型半導体層１６上の全面を覆うように形成しても構わないし、隙間を開けて格子状や樹形状に形成しても良い。
＜正極ボンディングパッド＞
正極ボンディングパッド１８は、図４に示すように透光性正極１７上に形成された略円形の電極である。
正極ボンディングパッド１８の材料としては、Ａｕ、Ａｌ、ＮｉおよびＣｕ等を用いた各種構造が周知であり、これら周知の材料、構造のものを何ら制限無く用いることができる。
正極ボンディングパッド１８の厚さは、１００〜１０００ｎｍの範囲内であることが好ましい。また、ボンディングパッドの特性上、厚さが大きい方が、ボンダビリティーが高くなるため、正極ボンディングパッド１８の厚さは３００ｎｍ以上とすることがより好ましい。さらに、製造コストの観点から５００ｎｍ以下とすることが好ましい。
＜負極＞
負極１９は、半導体層２０を構成するｎ型半導体層１４のｎ型コンタクト層１４ｂに接して設けられる。このため、負極１９は、図３および図４に示すように、ｐ型半導体層１６、発光層１５、及びｎ型半導体層１４の一部を除去してｎ型コンタクト層１４ｂを露出させてなる露出領域１４ｄの上に略円形状に形成されている。
負極１９の材料としては、各種組成及び構造の負極が周知であり、これら周知の負極を何ら制限無く用いることができる。
［発光素子の製造方法］
図３に示す発光素子１を製造するには、まず、基板１１上に半導体層２０の形成された図５に示す半導体発光素子用エピタキシャルウェーハ１０を作製する。図５に示すエピタキシャルウェーハ１０を作製するには、まず、基板１１を用意する。基板１１は、前処理を施してから使用することが望ましい。基板１１の前処理としては、前述したように、湿式方式の前処理やスパッタなどの方法を用いた前処理がある。
スパッタ装置による基板１１の前処理は、例えば、スパッタ装置のチャンバ内に基板１１を配置し、バッファ層１２を形成する前にスパッタする方法によって行ってもよい。具体的には、チャンバ内において、基板１１をＡｒやＮ2のプラズマ中に曝すことによって表面を洗浄する前処理を行うことができる。ＡｒガスやＮ2ガスなどのプラズマを基板１１の表面に作用させることで、基板１１表面に付着した有機物や酸化物を除去することができる。この場合、ターゲットにパワーを印加せずに、基板１１とチャンバとの間に電圧を印加すれば、プラズマ粒子が効率的に基板１１に作用する。
基板１１に前処理を行った後、基板１１上に、スパッタ法によって、図５に示すバッファ層１２を成膜する。
バッファ層１２上に形成されるｎ型半導体層１４の配向は、バッファ層１２の状態による影響が大きい。これまで結晶性の高いバッファ層１２を得るためにはＭＯＣＶＤ法が望ましいとされてきた。しかし、ＭＯＣＶＤ法は基板１１上で分解した金属を積み上げる方法であり、核発生から成長は次第に成膜するので、バッファ層１２のように薄い膜を形成する場合には、均一性が不十分となる場合がある。これに対してスパッタ法は、高密度の成膜が可能であるので、薄い膜を形成する場合でも均一な膜が生成でき、好ましい。よって、バッファ層１２をスパッタ法によって形成することで、面内均一なバッファ層１２を形成することができ、面内均一なバッファ層１２上に結晶配向の高いｎ型半導体層１４をエピ成長させることができる。
その後バッファ層１２の成膜された基板１１上に、図５に示すように下地層１４ａとｎ型コンタクト層１４ｂとｎ型クラッド層１４ｃとからなるｎ型半導体層１４、障壁層１５ａと井戸層１５ｂとからなる発光層１５、ｐ型半導体層１６のｐ型クラッド層１６ａ及びｐ型コンタクト層１６ｂを、結晶性の良好な層の形成可能なＭＯＣＶＤ（有機金属化学気相成長法）法で成膜する。
ＭＯＣＶＤ法では、キャリアガスとして水素（Ｈ2）または窒素（Ｎ2）、ＩＩＩ族原料であるＧａ源としてトリメチルガリウム（Ｇａ（ＣＨ3）3、（ＴＭＧ））まははトリエチルガリウム（ＴＥＧ）、Ａｌ源としてトリメチルアルミニウム（Ａｌ（ＣＨ）3）3、（ＴＭＡ））またはトリエチルアルミニウム（ＴＥＡ）、Ｉｎ源としてトリエチルインジウム（ＴＥＩ）、シクロペンタジエニルマグネシウム（Ｃｐ2Ｍｇ）、Ｖ族原料であるＮ源としてアンモニア（ＮＨ3）、ヒドラジン（Ｎ2Ｈ4）などが用いられる。
また、ドーパント元素のｎ型不純物には、Ｓｉ原料としてモノシラン（ＳｉＨ4）またはジシラン（Ｓｉ2Ｈ6）を、Ｇｅ原料としてゲルマンガス（ＧｅＨ4）や、テトラメチルゲルマニウム（Ｇｅ（ＣＨ3）4）やテトラエチルゲルマニウム（Ｇｅ（Ｃ2Ｈ5）4）などの有機ゲルマニウム化合物を利用できる。
ドーパント元素のｐ型不純物にはＭｇ原料として例えばビスシクロペンタジエニルマグネシウム（Ｃｐ2Ｍｇ）またはビスエチルペンタジエニルマグネシウム（（ＥｔＣｐ）2Ｍｇ）を用いることができる。
このようにした得られた図５に示すエピタキシャルウェーハ１０のｐ型コンタクト層１６ｂ上に、フォトリソグラフィー法を用いて透光性正極１７および正極ボンディングパッド１８を順次形成する。
ついで、透光性正極１７および正極ボンディングパッド１８の形成されたエピタキシャルウェーハ１０をドライエッチングすることにより、ｎ型コンタクト層１４ｂ上に露出領域１４ｄを露出させる。
その後、露出領域１４ｄ上に、フォトリソグラフィー法を用いて負極１９を形成することにより、図３および図４に示す発光素子１が得られる。
本実施形態の発光素子１は、基板１１上に設けられたバッファ層１２（即ち本発明に係るＩＩＩ族窒化物化合物半導体からなる第一の層）上に設けられ、（０００２）面のＸ線ロッキングカーブ半価幅が５０ａｒｃｓｅｃ以下であり、かつ（１０−１０）面のＸ線ロッキングカーブ半価幅が２３０ａｒｃｓｅｃ以下である下地層１４ａ（即ち本発明に係るＩＩＩ族窒化物化合物半導体からなる第二の層）を備えているので、その上に形成されたｎ型半導体層１４中の貫通転位が少なく、優れた発光特性が得られる。
また、本実施形態の発光素子１は、貫通転位の少ないｎ型半導体層１４上に発光層１５およびｐ型半導体層１６を順に形成したものであるので、発光層１５およびｐ型半導体層１６中の貫通転位も少ないものとなり、半導体層２０中の貫通転位が少なく、優れた発光特性を有するものとなる。
また、本実施形態の発光素子１の製造方法によれば、薄くて均一なバッファ層１２を形成することができ、バッファ層１２上に容易に（０００２）面のＸ線ロッキングカーブ半価幅が５０ａｒｃｓｅｃ以下であり、かつ（１０−１０）面のＸ線ロッキングカーブ半価幅が２３０ａｒｃｓｅｃ以下である下地層１４ａを形成することができる。したがって、半導体層２０中の貫通転位が少なく、優れた発光特性を有する発光素子１を容易に提供できる。
なお、本発明の発光素子１の製造方法は、上述した例に限定されるものではなく、半導体層２０の成膜は、スパッタ法、ＭＯＣＶＤ法（有機金属化学気相成長法）、ＨＶＰＥ法（ハイドライド気相成長法）、ＭＢＥ法（分子線エピタキシー法）等、半導体を成長させることのできる如何なる方法と組み合わせて行ってもよい。
［ランプ］
本発明のランプは、本発明の発光素子が用いられてなるものである。
本発明のランプとしては、例えば、本発明の発光素子と蛍光体とを組み合わせてなるものを挙げることができる。発光素子と蛍光体とを組み合わせたランプは、当業者周知の手段によって当業者周知の構成とすることができる。また、従来より、発光素子と蛍光体と組み合わせることによって発光色を変える技術が知られており、本発明のランプにおいてもこのような技術をなんら制限されることなく採用することが可能である。
例えば、ランプに用いる蛍光体を適正に選定することにより、発光素子より長波長の発光を得ることも可能となり、また、発光素子自体の発光波長と蛍光体によって変換された波長とを混ぜることにより、白色発光を呈するランプとすることもできる。
図６は、本発明に係るＩＩＩ族窒化物化合物半導体発光素子を用いて構成したランプの一例を模式的に示した概略図である。図６に示すランプ３は、砲弾型のものであり、図３に示す発光素子１が用いられている。図６に示すように、発光素子１の正極ボンディングパッド（図３に示す符合１８参照）がワイヤー３３で２本のフレーム３１、３２の内の一方（図６ではフレーム３１）に接着され、発光素子１の負極（図４に示す符合１９参照）がワイヤー３４で他方のフレーム３２に接合されることにより、発光素子１が実装されている。また、発光素子１の周辺は、透明な樹脂からなるモールド３５で封止されている。
本発明のランプは、本発明の発光素子１が用いられてなるものであるので、優れた発光特性を備えたものとなる。
また、本発明のランプは、一般用途の砲弾型、携帯のバックライト用途のサイドビュー型、表示器に用いられるトップビュー型等いかなる用途にも用いることができる。
次に、本発明を、実施例および比較例を示してより詳細に説明するが、本発明はこれらの実施例にのみ限定されるものではない。
［実施例１〜４および比較例１〜２］
ＩＩＩ族窒化物化合物半導体からなる第一の層の厚さを各種変化させた本発明のＩＩＩ族窒化物化合物半導体積層構造体（一部は比較例）を下記の手順で作製した。
サファイア基板のｃ面上に、ＩＩＩ族窒化物化合物半導体からなる第一の層としてＲＦスパッタ法を用いてＡｌＮからなる層を形成し、その上にＩＩＩ族窒化物化合物半導体からなる第二の層としてＭＯＣＶＤ法を用いてＧａＮからなる層を形成した。
（ＩＩＩ族窒化物化合物半導体からなる第一の層の形成）
ｃ面サファイア基板をスパッタ装置に導入し、チャンバ内に基板を５００℃まで加熱し、窒素ガスを４０ｓｃｃｍの流量で導入した。その後、チャンバ内の圧力を２．０Ｐａに保持して、基板側に１００Ｗの高周波バイアスを印加し、窒素プラズマに１５秒間曝すことで、基板表面を洗浄した。
続いて、ターゲットと基板の距離を６０ｍｍに調整し、アルゴンと窒素ガスを導入し、基板温度を５００℃に加熱し、その後所定出力の高周波パワーをターゲット側に印加し、炉内の圧力を１．０Ｐａに保ち、アルゴンガスを１０ｓｃｃｍ、窒素ガスを３０ｓｃｃｍ流通させた条件（ガス全体に対する窒素の比は７５％）で、サファイア基板のｃ面上にＡｌＮ層の成膜を開始した。そして、所定の時間ＡｌＮを成膜後、プラズマを停止して、基板温度を低下させた。
なお、ＩＩＩ族窒化物化合物半導体からなる第一の層の形成には、スパッタ装置として、高周波式の電源を持ち、ターゲット内でマグネットの位置を動かす機構を有するものを用い、ターゲットとして、金属Ａｌターゲットを用いた。そして、ターゲット内のマグネットは、基板洗浄の際も成膜の際も揺動させておいた。
得られた積層物の一部を破断してサンプルホルダーに固定後、蒸着装置でＰｔ−Ｐｄを約６０秒間蒸着した。蒸着された断面をＦＥ−ＳＥＭで観察し、ＩＩＩ族窒化物化合物半導体からなる第一の層の厚さを測定した。
なお、第一の層の厚さは高周波バイアスの出力およびスパッタ時間を変化させることにより制御した。
（ＩＩＩ族窒化物化合物半導体からなる第二の層の形成）
スパッタ装置から取り出したＡｌＮの成膜された基板を、ＭＯＣＶＤ炉に導入し、以下に示す方法によりＧａＮ層の成膜を行った。
まず、ＭＯＣＶＤ炉内に配置された加熱用のカーボン製サセプタ上に基板を載置し、ＭＯＣＶＤ炉内に窒素ガスを流通した後、ヒーターを作動させて基板温度を１１５０℃に昇温させた。アンモニアの量はＶ族元素／ＩＩＩ族元素比が６０００となるように調節した。続いて、トリメチルガリウム（ＴＭＧ）の蒸気を含む水素をＭＯＣＶＤ炉内へ供給し、ＡｌＮ層上へのＧａＮ層の成膜を開始した。約１時間に亘ってアンドープで２μｍの膜厚のＧａＮ層の成長を行った後、原料のＭＯＣＶＤ炉への供給を終了して成長を停止した。その後、ヒーターへの通電を停止して、基板の温度を室温まで降温した。取り出した基板は無色透明のミラー状を呈していた。
得られた積層構造体のＩＩＩ族窒化物化合物半導体からなる第二の層の（０００２）面および（１０−１０）面のＸ線ロッキングカーブ半値幅を測定した。結果を表１に示した。表１には、ＩＩＩ族窒化物化合物半導体からなる第一の層成膜時の高周波の出力、成膜時間および第一の層の厚さも併せて示した。
なお、Ｘ線ロッキングカーブ法の測定は、Ｘ線源としてはＣｕＫα線を使い、放物線ミラーと２結晶を用いて発散角を０．０１°にした入射光を使って、スペクトリス社製ＰＡＮａｌｙｔｉｃａｌ Ｘ‘ｐｅｒｔ Ｐｒｏ ＭＲＤ装置を用いて測定した。
また、(０００２)面のＸ線ロッキングカーブ測定は（０００２）面に相当するピークを見つけた後、２θとωを最適化し、その後Ｐｓｉを調整してピーク強度が最大になる方向でのＸ線ロッキングカーブ測定を行うことによって行った。このようにＸ線ロッキングカーブ測定を行うことにより、基板の装置への取り付け方や基板に対する配向方向が被測定試料によって違うことによる誤差を補正し、実施例と比較例との間でのＸ線ロッキングカーブ半価幅の比較を可能とした。
（１０−１０）面のＸ線ロッキングカーブ測定は、Ｘ線が全反射する条件で面内を透過するＸ線を用いて行った。具体的には水平に置いた被測定試料に対して垂直方向に発散するＸ線源を水平方向から入射すると一部が全反射するので、そのＸ線を利用した。また、検出器を（１０−１０）面相当の２θ位置に固定してφスキャンを行った。そして、六回対称のピークが測定され、最大強度を示すピーク位置に光学系を固定した後、２θ及びωを最適化して、Ｘ線ロッキングカーブ測定を行った。
図７は、実施例および比較例のＩＩＩ族窒化物化合物半導体からなる第二の層のＸ線ロッキングカーブ半価幅とＩＩＩ族窒化物化合物半導体からなる第一の層の膜厚をプロットした図である。
図７に示すように、第二の層の（０００２）面のＸ線ロッキングカーブの半価幅は、第一の層の膜厚が２１ｎｍより薄い領域では約１８０ａｒｃｓｅｃと大きいが、２１ｎｍ以上になると約５０ａｒｃｓｅｃ以下という小さい値で一定となる。一方、（１０−１０）面のＸ線ロッキングカーブ半価幅は、第一の層の膜厚が２１ｎｍから４０ｎｍまでの範囲では２００〜２２５ａｒｃｓｅｃの範囲で安定しているが、２１ｎｍより薄い領域および４０ｎｍを超えた領域では２４０〜２７０ａｒｃｓｅｃ程度に大きくなる傾向であった。
第一の層の膜厚が２１ｎｍより薄い領域では第一の層の結晶性が悪く、その上に形成された第二の層の(０００２)面および（１０−１０）面の配向が十分でなく、Ｘ線ロッキングカーブの半価幅が大きくなったと考えられる。第一の層の膜厚が２１ｎｍより厚くなると、第一の層が結晶化して結晶面が揃ったことで、第二の層の(０００２)面および（１０−１０）面の配向が向上し、Ｘ線ロッキングカーブの半価幅が小さくなったと考えられる。しかし、前述したように、（１０−１０）面の結晶性は基板から情報を得ているので、第一の層の膜厚が４０ｎｍの厚みを超えると、その上に形成される第二の層は基板からの情報が得にくくなり、配向の程度が悪くなって、Ｘ線ロッキングカーブ半価幅が大きくなったと考えられる。
さらに、この実施例４において、ＡｌＮからなる第一の層の成膜後の試料について、ＡｌＮ層の平面を透過型電子顕微鏡（ＴＥＭ）で観察した。図２はそのＴＥＭ写真である。この図から判るように、第一の層は結晶界面が明瞭な、大きさ５ｎｍから１０ｎｍ程度の結晶の集合体である。
［実施例５］
本実施例では、本発明のＩＩＩ族窒化物化合物半導体積層構造体を用いた、ＩＩＩ族窒化物化合物半導体発光素子の製造について説明する。本実施例では、実施例４と同じ条件を用いて厚さ６μｍに亘って製造したアンドープＧａＮ結晶（第二の層、下地層１４ａ）上に、Ｓｉをドーパントとしたｎ型コンタクト層１４ｂを成膜するなどして、最終的に図５に示す半導体発光素子用のエピタキシャル層構造を有するエピタキシャルウェーハ１０を作製した。つまりエピタキシャルウェーハ１０は、ｃ面を有するサファイア基板１１上に、実施例４に記載したのと同じ成長方法によって結晶界面が明瞭な結晶集合体から構成された厚さ４０ｎｍのＡｌＮからなるバッファ層１２（第一の層）を形成したのち、基板側から順に、厚さ６μｍのアンドープＧａＮからなる下地層１４ａ（第二の層）、１×１０19ｃｍ-3の電子濃度を持つ厚さ２μｍのＳｉドープＧａＮからなるｎ型コンタクト層１４ｂ、１×１０18ｃｍ-3の電子濃度を持つ厚さ２００ÅのＩｎ0.1Ｇａ0.9Ｎからなるｎ型クラッド層１４ｃ、ＧａＮからなる障壁層１５ａに始まりＧａＮからなる障壁層１５ａに終わる、層厚を１６０Åとする６層の障壁層１５ａと、層厚を３０Åとする５層のノンドープのＩｎ0.2Ｇａ0.8Ｎからなる井戸層１５ｂとを交互に積層させた多重量子井戸構造の発光層１５、厚さ５０ÅのＭｇをドープしたＡｌ0.1Ｇａ0.9Ｎからなるｐ型クラッド層１６ａ、膜厚０．２μｍのＭｇドープＡｌ0.02Ｇａ0.98Ｎからなるｐ型コンタクト層１６ｂ、を積層した構造を有する。
また、図３は本実施例で作製した半導体発光素子を模式的に示した概略断面図であり、図４は概略平面図である。図中、１９は負極、１４ｄは負極を形成するためのｎ型コンタクト層１４ｂの露出面、１８は正極ボンディングパッド、および１７は透光性正極である。
上記の半導体発光素子のエピタキシャル層を有するウェーハの作製は、ＭＯＣＶＤ法を用いて以下の手順で行った。サファイア基板上に結晶界面が明瞭な結晶の集合体であるＡｌＮからなるバッファ層（第一の層）１２を形成するまでは、実施例４と同一の手順を用いた。
その後のエピタキシャル層の積層も、実施例１で用いたのと同じＭＯＣＶＤ装置を用いて、実施例４における第二の層の成膜と同様にして行った。
以上のような手順により、半導体発光素子用のエピタキシャル層構造を有するエピタキシャルウェーハ１０を作製した。ここでＭｇドープＡｌ0.02Ｇａ0.98Ｎからなるｐ型コンタクト層１６ｂはｐ型キャリアを活性化するためのアニール処理を行わなくてもｐ型を示した。
次いで、上記のサファイア基板上にエピタキシャル層が積層されたエピタキシャルウェーハを用いて半導体発光素子の一種である発光ダイオードを作製した。作製したウェーハについて、公知のフォトリソグラフィー技術によってｐ型コンタクト層の表面上に、ＩＴＯからなる透光性正極１７と、その上に透光性正極１７表面側から順にＣｒ、ＴｉおよびＡｕを積層した構造を持つ正極ボンディングパッド１８を形成し、正極とした。更にその後ウェーハにドライエッチングを行い、ｎ型コンタクト層の負極を形成する部分１４ｄを露出させ、露出した部分に半導体側から順にＣｒ、ＴｉおよびＡｕの３層よりなる負極１９を作製した。これらの作業により、ウェーハ上に図４に示すような形状を持つ電極を作製した。
このようにして正極および負極を形成したウェーハについて、サファイア基板の裏面を研削および研磨してミラー状の面とした。その後、該ウェーハを３５０μｍ角の正方形のチップに切断し、電極が上になるように、リードフレーム上に載置し、金線でリードフレームへ結線して発光ダイオードとした。上記のようにして作製した発光ダイオードの正極および負極間に順方向電流を流したところ、電流２０ｍＡにおける順方向電圧は３．２Ｖであった。また、透光性正極を通して発光を観察したところ、発光波長は４７０ｎｍであり、発光出力は電流２０ｍＡで１３ｍＷを示した。さらに、正極および負極間に逆方向に２０Ｖの電圧を印加したところ、リーク電流は０．５μＡであった。このような発光ダイオードの特性は、作製したウェーハのほぼ全面から作製された発光ダイオードについて、ばらつきなく得られた。
［比較例３］
本比較例では、比較例１と同じ条件を用いて６μｍに亘って製造したアンドープＧａＮ結晶（第二の層、下地層１４ａ）上に、実施例５と同様の半導体発光素子用のエピタキシャル層構造を有するエピタキシャルウェーハ１０を作製した。得られたエピタキシャルウェーハ１０を、実施例５と同様にして発光ダイオードチップとした。電極間に順方向電流を流したところ、電流２０ｍＡにおける順方向電圧は３．３Ｖであった。また、透光性正極を通して発光を観察したところ、発光波長は４６８ｎｍであり、発光出力は２０ｍＡで１２ｍＷを示した。さらに、正極および負極間に逆方向に２０Ｖの電圧を印加したところ、リーク電流は２μＡであった。
［比較例４］
本比較例では、比較例２と同じ条件を用いて６μｍに亘って製造したアンドープＧａＮ結晶（第二の層、下地層１４ａ）上に、実施例５と同様の半導体発光素子用のエピタキシャル層構造を有するエピタキシャルウェーハ１０を作製した。得られたエピタキシャルウェーハ１０を、実施例５と同様にして発光ダイオードチップとした。電極間に順方向電流を流したところ、電流２０ｍＡにおける順方向電圧は３．３Ｖであった。また、ｐ側の透光性電極を通して発光を観察したところ、発光波長は４６９ｎｍであり、発光出力は２０ｍＡで１２ｍＷを示した。さらに、正極および負極間に逆方向に２０Ｖの電圧を印加したところ、リーク電流は１μＡであった。
本発明のＩＩＩ族窒化物化合物半導体積層構造体は、良好な結晶性を持つＩＩＩ族窒化物化合物半導体結晶からなる表面層有している。従って、この積層構造体の上に、さらに機能を持たせたＩＩＩ族窒化物化合物半導体結晶層を形成することにより、優れた特性を有する発光ダイオード、レーザーダイオード、或いは電子デバイス等の半導体素子を作製することが出来る。
発光素子の半導体層を構成するＩＩＩ族窒化物化合物半導体の結晶の貫通転位を説明するための図であり、基板面に対して垂直方向から見た概略模式図である。 実施例４におけるＩＩＩ族窒化物化合物半導体からなる第一の層の平面ＴＥＭ写真である。 実施例５で作製した、本発明に係るＩＩＩ族窒化物化合物半導体発光素子の一例を模式的に示した概略断面図である。 実施例５で作製した、本発明に係るＩＩＩ族窒化物化合物半導体発光素子の一例の平面構造を示す概略図である。 実施例５におけるＩＩＩ族窒化物化合物半導体発光素子を製造する際のエピタキシャルウェーハを模式的に示した概略断面図である。 本発明に係るＩＩＩ族窒化物化合物半導体発光素子を用いて構成したランプの一例を模式的に示した概略図である。 第二のＩＩＩ族窒化物化合物半導体層の（０００２）面および（１０−１０）面のＸ線ロッキングカーブの半価幅と第一のＩＩＩ族窒化物化合物半導体層の膜厚との関係を示したグラフである。
符号の説明
１ ＩＩＩ族窒化物化合物半導体発光素子（発光素子）
３ ランプ
１０ エピタキシャルウェーハ
１１ 基板
１２ バッファ層（ＩＩＩ族窒化物化合物半導体からなる第一の層）
１４ ｎ型半導体層
１４ａ 下地層（ＩＩＩ族窒化物化合物半導体からなる第二の層）
１４ｂ ｎ型コンタクト層
１４ｃ ｎ型クラッド層
１５ 発光層
１５ａ 障壁層
１５ｂ 井戸層
１６ ｐ型半導体層
１６ａ ｐ型クラッド層
１６ｂ ｐ型コンタクト層
１７ 透光性正極
１８ 正極ボンディングパッド
１９ 負極
２０ 半導体層

Claims (13)

  1. 基板上に、ＩＩＩ族窒化物化合物半導体からなる第一の層と、該第一の層に接するＩＩＩ族窒化物化合物半導体からなる第二の層を備えており、該第一の層は結晶界面が明瞭な結晶集合体であり、その厚さが２１ｎｍ〜４０ｎｍであることを特徴とするＩＩＩ族窒化物化合物半導体積層構造体。
  2. 第一の層の成膜法がスパッタ法である請求項１に記載のＩＩＩ族窒化物化合物半導体積層構造体。
  3. 第一の層の成膜法がＲＦスパッタ法である請求項２に記載のＩＩＩ族窒化物化合物半導体積層構造体。
  4. 第一の層がＡｌを含むＩＩＩ族窒化物化合物半導体である請求項１〜３のいずれか一項に記載のＩＩＩ族窒化物化合物半導体積層構造体。
  5. 第一の層がＡｌＮからなる請求項４に記載のＩＩＩ族窒化物化合物半導体積層構造体。
  6. 第二の層がＡｌＧａＮである請求項１〜５のいずれか一項に記載のＩＩＩ族窒化物化合物半導体積層構造。
  7. 第二の層がＧａＮである請求項１〜５のいずれか一項に記載のＩＩＩ族窒化物化合物半導体積層構造。
  8. 第一の層を形成するＩＩＩ族窒化物化合物半導体と第二の層を形成するＩＩＩ族窒化物化合物半導体とが異なる材料である請求項１〜７のいずれか一項に記載のＩＩＩ族窒化物化合物半導体積層構造体。
  9. 第一の層がＡｌＮであり、かつ、第二層がＧａＮである請求項８に記載のＩＩＩ族窒化物化合物半導体積層構造体。
  10. 請求項１〜９のいずれか一項に記載のＩＩＩ族窒化物化合物半導体積層構造体からなるＩＩＩ族窒化物化合物半導体発光素子。
  11. 請求項１０に記載のＩＩＩ族窒化物化合物半導体発光素子からなるランプ。
  12. 請求項１１に記載のランプが組み込まれている電子機器。
  13. 請求項１２に記載の電子機器が組み込まれている機械装置。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011060900A (ja) * 2009-09-08 2011-03-24 Showa Denko Kk 半導体発光素子の製造方法およびランプ、電子機器、機械装置
JP2012222354A (ja) * 2011-04-05 2012-11-12 Imec 半導体デバイスおよび方法
KR101920289B1 (ko) * 2014-09-01 2018-11-20 경희대학교 산학협력단 그래핀에 의하여 광증폭된 발광 소자 및 이의 제조방법
US10535802B2 (en) 2013-03-29 2020-01-14 University-Industry Cooperation Group Of Kyung Hee University Light emitting device light-amplified with graphene and method for manufacturing same

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1997026680A1 (fr) * 1996-01-19 1997-07-24 Matsushita Electric Industrial Co., Ltd. Dispositif emetteur de lumiere a semi-conducteur a base de composes de nitrure de gallium et procede de fabrication d'un semi-conducteur a base de composes de nitrure de gallium
JP2001035805A (ja) * 1999-07-19 2001-02-09 Sony Corp Ｉｉｉ族ナイトライド化合物半導体薄膜およびその形成方法、並びに半導体素子およびその製造方法
JP2001094150A (ja) * 1999-09-21 2001-04-06 Toyoda Gosei Co Ltd Ｉｉｉ族窒化物系化合物半導体素子
JP2001308010A (ja) * 2000-04-21 2001-11-02 Toyoda Gosei Co Ltd Ｉｉｉ族窒化物系化合物半導体素子の製造方法
JP2004179457A (ja) * 2002-11-28 2004-06-24 Toyoda Gosei Co Ltd Ｉｉｉ族窒化物系化合物半導体素子の製造方法
JP2004289180A (ja) * 2004-06-29 2004-10-14 Toyoda Gosei Co Ltd Ｉｉｉ族窒化物系化合物半導体発光素子
JP2006108656A (ja) * 2004-09-13 2006-04-20 Showa Denko Kk Ｉｉｉ族窒化物半導体の製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1997026680A1 (fr) * 1996-01-19 1997-07-24 Matsushita Electric Industrial Co., Ltd. Dispositif emetteur de lumiere a semi-conducteur a base de composes de nitrure de gallium et procede de fabrication d'un semi-conducteur a base de composes de nitrure de gallium
JP2001035805A (ja) * 1999-07-19 2001-02-09 Sony Corp Ｉｉｉ族ナイトライド化合物半導体薄膜およびその形成方法、並びに半導体素子およびその製造方法
JP2001094150A (ja) * 1999-09-21 2001-04-06 Toyoda Gosei Co Ltd Ｉｉｉ族窒化物系化合物半導体素子
JP2001308010A (ja) * 2000-04-21 2001-11-02 Toyoda Gosei Co Ltd Ｉｉｉ族窒化物系化合物半導体素子の製造方法
JP2004179457A (ja) * 2002-11-28 2004-06-24 Toyoda Gosei Co Ltd Ｉｉｉ族窒化物系化合物半導体素子の製造方法
JP2004289180A (ja) * 2004-06-29 2004-10-14 Toyoda Gosei Co Ltd Ｉｉｉ族窒化物系化合物半導体発光素子
JP2006108656A (ja) * 2004-09-13 2006-04-20 Showa Denko Kk Ｉｉｉ族窒化物半導体の製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011060900A (ja) * 2009-09-08 2011-03-24 Showa Denko Kk 半導体発光素子の製造方法およびランプ、電子機器、機械装置
JP2012222354A (ja) * 2011-04-05 2012-11-12 Imec 半導体デバイスおよび方法
US10535802B2 (en) 2013-03-29 2020-01-14 University-Industry Cooperation Group Of Kyung Hee University Light emitting device light-amplified with graphene and method for manufacturing same
KR101920289B1 (ko) * 2014-09-01 2018-11-20 경희대학교 산학협력단 그래핀에 의하여 광증폭된 발광 소자 및 이의 제조방법

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