WO2009139376A1 - Ｉｉｉ族窒化物半導体発光素子の製造方法及びｉｉｉ族窒化物半導体発光素子、並びにランプ - Google Patents

Ｉｉｉ族窒化物半導体発光素子の製造方法及びｉｉｉ族窒化物半導体発光素子、並びにランプ Download PDF

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iii nitride
layer
nitride semiconductor
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菅野　進
三木　久幸
裕直 篠原
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昭和電工株式会社
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Definitions

  • the present invention is suitably used for a light emitting diode (LED), a laser diode (LD), an electronic device, and the like, and a method for manufacturing a group III nitride semiconductor light emitting device in which a group III nitride semiconductor is stacked, and a group III nitride semiconductor
  • the present invention relates to a light emitting element and a lamp.
  • Group III nitride semiconductors have a direct transition type band gap of energy corresponding to the range from visible light to ultraviolet light, and are excellent in luminous efficiency. Therefore, light emitting diodes (LEDs) and laser diodes (LDs) It is commercialized as a semiconductor light emitting device such as, and is used in various applications. Even when used in an electronic device, the group III nitride semiconductor has a potential to obtain superior characteristics as compared with the case of using a conventional group III-V compound semiconductor.
  • Such a group III nitride semiconductor is generally produced by metal organic chemical vapor deposition (MOCVD) using trimethylgallium, trimethylaluminum and ammonia as raw materials, as well as molecular beam epitaxy (MBE), etc. Is manufactured by.
  • MOCVD metal organic chemical vapor deposition
  • MBE molecular beam epitaxy
  • the MOCVD method is a method in which a vapor of a raw material is contained in a carrier gas and conveyed to the substrate surface, and the raw material is decomposed on the surface of the heated substrate to grow crystals.
  • an n type semiconductor layer, a light emitting layer, and a p type semiconductor layer made of a group III nitride semiconductor are stacked in this order on a sapphire single crystal substrate.
  • the sapphire substrate is an insulator, its element structure generally has a structure in which the positive electrode formed on the p-type semiconductor layer and the negative electrode formed on the n-type semiconductor layer exist on the same plane.
  • a face-up method in which a transparent electrode is used as a positive electrode and light is extracted from the p-type semiconductor side, and a highly reflective film such as Ag is used as a positive electrode from the sapphire substrate side.
  • a highly reflective film such as Ag
  • external quantum efficiency is generally used. If the external quantum efficiency is high, it can be said that the light emitting element has a high light output.
  • the external quantum efficiency is an index obtained by multiplying the internal quantum efficiency and the light extraction efficiency, and the internal quantum efficiency is a rate at which the energy of the current injected into the element is converted into light in the light emitting layer. .
  • the light extraction efficiency is a ratio of light that can be extracted to the outside of the light emitting element among light generated in the light emitting layer. Therefore, in order to improve the external quantum efficiency, it is necessary to improve the light extraction efficiency.
  • Patent Documents the light-emitting element in which the side surface of the group III nitride semiconductor layer is inclined with respect to the normal line of the main surface of the substrate.
  • Patent Document 3 describes the use of a laser as a means for removing the nitride semiconductor layer until it reaches the substrate.
  • a modified region is formed by irradiating a laser beam with a converging point inside the substrate of a wafer on which semiconductor layers are stacked, and cutting by this modified region.
  • a method of forming a starting point region and cutting the wafer along the cutting starting point region has been proposed (see, for example, Patent Documents 4 and 5).
  • Patent Documents 4 and 5 disclose a laser processing method in which, when a wafer is divided, a modified portion is provided inside the sapphire substrate by laser irradiation, and then divided into light emitting element chip units.
  • a laser processing method in which, when a wafer is divided, a modified portion is provided inside the sapphire substrate by laser irradiation, and then divided into light emitting element chip units.
  • the group III nitride semiconductor layer is damaged by laser processing at the time of division, resulting in degradation of light emission characteristics and electrical leakage.
  • the present invention has been made in view of the above problems, and provides a method for producing a Group III nitride semiconductor light-emitting device that can produce a light-emitting device excellent in internal quantum efficiency and light extraction efficiency and that is excellent in production efficiency.
  • the purpose is to do.
  • the inventors of the present invention have made extensive studies in order to improve the light extraction efficiency of a light-emitting element in which a group III nitride semiconductor is formed on a substrate. As a result, at least a group III nitride semiconductor is formed on the substrate.
  • a semiconductor layer formed by sequentially laminating an n-type semiconductor layer, a light-emitting layer, and a p-type semiconductor layer is exposed to a first laser to remove the semiconductor layer to expose a main surface of the substrate and / or After forming the groove in the part, a processing mark is formed in the substrate by the second laser irradiation process, and the substrate is divided by the processing mark, thereby damaging the semiconductor layer with the light emitting element having excellent light extraction efficiency.
  • the inventors have found that it is possible to manufacture with higher production efficiency without completing the present invention. That is, the present invention provides the following inventions.
  • a method for manufacturing a group III nitride semiconductor light-emitting device in which an n-type semiconductor layer made of a group III nitride semiconductor, a light emitting layer, and a p-type semiconductor layer are sequentially stacked on a substrate to form a semiconductor layer, An epitaxial process for forming the semiconductor layer so as to cover the main surface by epitaxially growing the group III nitride semiconductor on the first main surface of the substrate; and a protective film on the semiconductor layer.
  • the first main surface provided on the substrate is composed of a flat surface formed of a C surface and a plurality of convex portions formed on the C surface.
  • the manufacturing method of the group III nitride semiconductor light-emitting device of description [3] The substrate according to [1] or [2], wherein the substrate is a substrate provided with an off angle in a range of ⁇ 3 ° from the (0001) direction as a plane orientation of the substrate surface. A method for manufacturing a group III nitride semiconductor light-emitting device.
  • the laser processing step irradiates the laser from the second main surface side and / or the first main surface side of the substrate.
  • the processing trace is provided in a region from the laser irradiation surface to 2/3 part in the thickness direction on the substrate.
  • [7] The group III nitride semiconductor light-emitting device according to any one of [1] to [6], wherein the laser processing step has an emission wavelength of the laser of 266 nm or 355 nm. Production method.
  • [8] The group III nitride semiconductor according to any one of [1] to [7], wherein the semiconductor layer removing step removes the semiconductor layer by irradiating the laser with pulses. Manufacturing method of light emitting element.
  • [9] The group III nitride semiconductor light-emitting device according to any one of the above [1] to [8], wherein the semiconductor layer removing step sets an emission wavelength of the laser to 266 nm or 355 nm. Manufacturing method.
  • the etching step is characterized in that the side surface of the semiconductor layer is formed in a reversely inclined surface shape that inclines reversely toward the side on which the semiconductor layer is formed from the first main surface of the substrate.
  • the method for producing a group III nitride semiconductor light-emitting device according to the above [10] or [11].
  • a temporary fixing step of sticking a temporary fixing sheet made of resin on either the substrate side or the semiconductor layer side is provided, and the dividing step After the step, the temporary fixing sheet is heated and expanded to separate each of the plurality of chips, and then the sheet is removed from the temporarily fixing sheet, and the sheet peeling step is provided.
  • the method for producing a group III nitride semiconductor light-emitting device according to any one of items [12] to [12].
  • a buffer layer made of Al X Ga 1-X N (1 ⁇ X ⁇ 0) is formed on the first main surface of the substrate, and the first main surface is disposed on the first main surface.
  • a buffer layer forming step of covering and laminating by reactive sputtering, the semiconductor layer removing step for dividing the substrate into a plurality of chips from the side of the substrate on which the semiconductor layer and the protective film are formed By irradiating a laser along a planned cutting line, each of the protective film, the semiconductor layer, and the buffer layer is removed to expose the substrate, and the etching step is performed in the semiconductor layer removing step.
  • the buffer layer forming step forms the buffer layer with a single crystal.
  • the buffer layer forming step forms the buffer layer as a polycrystal.
  • a group III nitride semiconductor light-emitting device obtained by the production method according to any one of [1] to [20].
  • the substrate has a first main surface composed of a plane composed of a C plane and a plurality of convex portions formed on the C plane, and the group III nitride semiconductor is epitaxially grown on the main surface.
  • the semiconductor layer is formed so as to cover the main surface, and the side surface of the semiconductor layer is formed in a reverse inclined surface shape that reversely inclines from the first main surface of the substrate toward the top.
  • the substrate is a substrate provided with an off angle in a range of ⁇ 3 ° from the (0001) direction as a plane orientation of the substrate surface.
  • Semiconductor light emitting device [24]
  • the end surface of the substrate is roughened by a processing mark provided by laser processing inside the substrate, and the substrate is roughened by being divided along the processing mark.
  • a negative electrode bonding pad is formed on the substrate.
  • the substrate is a sapphire substrate.
  • the substrate has a thickness of 100 ⁇ m or more.
  • the convex portion of the substrate has a base width of 0.05 to 5 ⁇ m, a height of 0.05 to 5 ⁇ m, and a height that is 1 ⁇ 4 or more of the base width, and is adjacent to the convex portion.
  • an epitaxial process, a mask process for forming a protective film (protective film forming process), and a semiconductor from which the protective film and the semiconductor layer are removed by laser irradiation A layer removing step, a grinding step for thinning the substrate, a polishing step for polishing the substrate, a laser processing step for providing a processing mark inside the substrate, and a dividing step for roughening the dividing surface of the substrate; Therefore, the end face of the substrate can be roughened without damaging the semiconductor layer and without deteriorating the device characteristics. As a result, the internal quantum efficiency and the light extraction can be improved.
  • a group III nitride semiconductor light emitting device having high efficiency and high light output can be manufactured. Furthermore, according to the manufacturing method of the present invention, in the semiconductor layer removal step, when a groove is formed in the substrate by laser irradiation, the warpage of the substrate provided in the semiconductor light emitting element can be reduced, and further, grinding can be performed. By controlling the grain size of the abrasive grains used in the process and the polishing process, the warpage of the substrate after the grinding process and the polishing process can be greatly reduced.
  • the semiconductor light emitting device can be obtained with high accuracy and high production efficiency (high yield) by two laser irradiation steps (semiconductor layer removal step, laser processing step) due to the contribution of the above-described effects. It can be manufactured. As a result, a III-nitride semiconductor light emitting device having a high light emission output excellent in internal quantum efficiency and light extraction efficiency can be realized by the manufacturing method of the present invention.
  • the substrate has a first main surface composed of a plane composed of a C plane and a plurality of convex portions formed on the C plane.
  • a semiconductor layer is formed so as to cover the first main surface by epitaxially growing a group III nitride semiconductor on the first main surface, so that a light emitting element is formed by irregular reflection of light at the interface.
  • the confinement of light into the inside of the substrate is reduced, and the side surface of the semiconductor layer is formed in a reverse inclined surface shape that reversely tilts from the first main surface of the substrate toward the side (upper portion) on which the semiconductor layer is formed.
  • the present invention can provide a lamp having high light emission characteristics by using the group III nitride semiconductor light emitting device of the present invention.
  • FIG. 1 is a cross-sectional view showing a group III nitride semiconductor light-emitting device of this embodiment
  • FIG. 2 is a base layer made of a buffer layer and a group III nitride semiconductor on a first main surface of a substrate provided with protrusions.
  • FIG. 3 is a perspective view showing the first main surface of the substrate provided with the projections shown in FIG. 2, and
  • FIG. 4 is a lamination provided in the light emitting element shown in FIG. FIG.
  • FIG. 5 to FIG. 13 are process diagrams for explaining each process of the manufacturing method of the group III nitride semiconductor light-emitting device of this embodiment, and FIG. 14 is a reverse taper shape of the semiconductor layer.
  • FIG. 15 is a schematic view showing a lamp in which the light emitting element shown in FIG. 1 is used.
  • a group III nitride semiconductor device (hereinafter sometimes abbreviated as a light emitting device) 1 of this embodiment includes an n-type semiconductor layer 14, a light emitting layer 15 and a p-type semiconductor made of a group III nitride semiconductor on a substrate 2.
  • the semiconductor layer 30 in which the layers 16 are sequentially stacked is formed, and the substrate 2 has a main surface (first main surface) including a flat surface 21 formed of a C surface and a plurality of convex portions 22 formed on the C surface.
  • the semiconductor layer 30 made of a group III nitride semiconductor is epitaxially grown on the main surface 20, so that the semiconductor layer 30 is formed so as to cover the main surface 20 consisting of the flat surface 21 and the protrusions 22.
  • the end surface 2a of the substrate 2 is a rough surface whose details will be described later, and is schematically configured.
  • a translucent positive electrode 17 is formed on a p-type semiconductor layer 16, a positive electrode bonding pad 18 is formed on the translucent positive electrode 17, and an n-type is formed.
  • a negative electrode bonding pad 19 is formed in the negative electrode forming region 14d where the n-type contact layer 14b is exposed in the semiconductor layer 14 (see the light emitting element 1 shown in FIG. 1 and the laminated semiconductor 10 shown in FIG. 4).
  • a buffer layer 12 is formed between the substrate 2 and the n-type semiconductor layer 14.
  • the side surface 30 a of the semiconductor layer 30 (the n-type semiconductor layer 14, the light-emitting layer 15, and the p-type semiconductor layer 16) and the side surface 12 a of the buffer layer 12 progress from the top of the substrate 2 toward the top. It is formed in a reversely inclined surface shape that is reversely inclined.
  • the light-emitting element 1 of the present embodiment is a single-sided electrode type light-emitting element as illustrated in FIG.
  • FIG. 4 is a diagram for explaining an example of a group III nitride semiconductor device according to the present invention, and is a schematic cross-sectional view showing an example of a stacked semiconductor in which a group III nitride semiconductor is formed on a substrate.
  • a buffer layer 12 made of a group III nitride is laminated on a substrate 2, and in the illustrated example, an n-type semiconductor layer 14 (underlayer 14 a) is formed on the buffer layer 12. It is set as the structure.
  • a light emitting layer 15 and a p-type semiconductor layer 16 are sequentially stacked on the n-type semiconductor layer 14 to form an LED structure (semiconductor layer 30) composed of these layers. ing.
  • LED structure semiconductor layer 30
  • substrate (Substrate material)
  • the material of the substrate 2 is not particularly limited as long as the group III nitride semiconductor crystal can be epitaxially grown on the surface.
  • Various materials can be selected and used in the present invention.
  • sapphire it is preferable to use sapphire in view of processing characteristics in the process of forming the convex portion on the substrate.
  • the use of a material having a hexagonal crystal structure such as sapphire for the substrate is also preferable from the viewpoint that a group III nitride semiconductor with good crystallinity can be stacked.
  • the size of the substrate is usually about 2 inches in diameter, but in the group III nitride semiconductor device of the present invention, it is also possible to use a substrate having a diameter of 4 to 6 inches.
  • a substrate having an off angle within a range of ⁇ 3 ° from the (0001) direction as the surface orientation of the substrate surface can be used.
  • the substrate 2 used in the present embodiment is formed with a plurality of convex portions 22 as in the example shown in FIG. And the part in which the convex part 22 is not formed in the main surface (1st main surface) 20 of the board
  • substrate 2 is made into the plane 21 which consists of a (0001) C surface. Therefore, as in the example shown in FIGS. 2 and 3, the main surface 20 of the substrate 2 is composed of a flat surface 21 formed of a C surface and a plurality of convex portions 22.
  • the convex portion 22 is composed of a surface 22 c that is not parallel to the C plane, and the C plane does not appear on the surface 22 c.
  • 2 and 3 is a bowl-like shape in which the planar shape of the base portion 22a is substantially circular, the outer shape gradually decreases toward the top, and the side surface 22b is curved outward. (Hemispherical) shape.
  • the planar arrangement of the convex portions 22 is arranged at regular intervals in a grid pattern.
  • the distance d 2 between the adjacent convex portions 22 is 4 or more, and is 0.5 to 5 times the base width d 1 .
  • the base width d 1 of the convex portion 22 refers to the length of the maximum width on the bottom side (base portion 22 a) of the convex portion 22.
  • the distance d 2 between adjacent convex portions 22 refers to the distance between the edge of the base portion 22a of the protrusion 22 in closest proximity.
  • the distance d 2 between the adjacent convex portions 22 is preferably 0.5 to 5 times the base width d 1 .
  • the group III nitride semiconductor light emitting device to be formed Will lead to deterioration of output and electrical characteristics. If the distance d 2 between the protrusions 22 exceeds 5 times the base width d 1 , the substrate 2 and the substrate 2 are formed when the group III nitride semiconductor light emitting device is formed using the substrate 2. In addition, the chance of irregular reflection of light at the interface with the group III nitride semiconductor layer may be reduced, and the light extraction efficiency may not be sufficiently improved.
  • the base width d 1 is preferably 0.05 to 5 ⁇ m.
  • the base width d 1 is less than 0.05 ⁇ m, when the group III nitride semiconductor light-emitting device is formed using the substrate 2, the effect of irregularly reflecting light may not be obtained sufficiently.
  • the base width d 1 is greater than 5 [mu] m, the base layer 14a be epitaxially grown is difficult to fill the protrusions 22.
  • the height h of the convex portion 22 is preferably 0.05 to 5 ⁇ m. If the height h of the convex portion 22 is less than 0.05 ⁇ m, when a group III nitride semiconductor light emitting device is formed using the substrate 2, the effect of irregularly reflecting light may not be obtained sufficiently. If the height h of the convex portion 22 exceeds 5 ⁇ m, it may be difficult to epitaxially grow the base layer 14a by filling the convex portion 22, and the flatness of the surface 14a of the base layer 14a may not be sufficiently obtained. is there.
  • the height h of the convex portion 22 is preferably 1/4 or more of the base width d 1.
  • the height h of the convex portion 22 is less than 1 ⁇ 4 of the base width d 1 , the effect of irregularly reflecting light when the substrate 2 is used to form a group III nitride semiconductor light-emitting device, and the light extraction efficiency are improved. There is a possibility that the effect of improving cannot be obtained sufficiently.
  • the shape of the convex part 22 is not limited to the example shown in FIG.2 and FIG.3, What kind of shape may be sufficient if it consists of a surface non-parallel to C surface.
  • the planar shape of the base portion may be a substantially polygonal shape, the outer shape gradually decreases toward the top, and the side surface 12 may be curved outward.
  • the side surface may have a substantially conical shape or a substantially polygonal pyramid shape including a slope whose outer shape gradually decreases toward the top.
  • the shape which the inclination angle of a side surface changes in two steps may be sufficient.
  • the planar arrangement of the convex portions 22 is not limited to the example shown in FIGS. 2 and 3, and may be equally spaced or not equally spaced. Further, the planar arrangement of the convex portions 22 may be a quadrangular shape, a triangular shape, or a random shape.
  • the convex portion 22 provided on the substrate 2 can be formed by etching the substrate 2 by a manufacturing method described in detail later, but is not limited thereto.
  • the convex portion may be formed by depositing another material forming the convex portion on the substrate.
  • a method for depositing another material for forming the convex portion on the substrate for example, each method such as a sputtering method, a vapor deposition method, and a CVD method can be used.
  • the substrate is a sapphire substrate, for example, Al 2 O 3 , SiN, SiO 2 or the like is used. Can do.
  • the end surface 2a of the substrate 2 is configured as a rough surface.
  • the buffer layer 12, the semiconductor layer 30 and the like are formed on the substrate 2. Is divided into individual light emitting element chips, first, the protective film 13 and the semiconductor are formed along the scribe line 28 for dividing the substrate 2 by irradiating the protective film 13 with a laser. The layer 30 (and the buffer layer 12) is removed, and the main surface 20 of the substrate 2, that is, the portion of the scribe line 28 is exposed.
  • the processing trace 25 is provided in the inside of the substrate 2, and then the above-mentioned processing trace 25 is formed by applying mechanical stress to the semiconductor wafer.
  • the semiconductor wafer is broken while generating cracks in the substrate 2 and divided into individual light emitting elements 1 in a chip state.
  • a region where a periodic or aperiodic mark in which at least a part of the processing mark 25 is left by laser processing remains, and the semiconductor wafer is formed.
  • the surface area of the end surface 2a is increased by making the end surface 2a of the substrate 2 rough, the light incident on the substrate 2 can be efficiently emitted to the outside. Extraction efficiency is improved.
  • the light emitting device 1 of the present embodiment is configured as a single surface light emitting device (see FIG. 1) in which each electrode is formed on the main surface side of the device.
  • the lower surface (second main surface) 23 side is used by being fixed at a place where the light emitting element is installed.
  • light emitted from the light emitting layer 15 described later is emitted from the main surface side or side surface of the semiconductor layer 30, and much light emitted from the lower surface side of the semiconductor layer 30 is emitted from the substrate 2.
  • the light incident on the substrate 2 propagates in the substrate 2 and reaches the lower surface 23 side and the end surface 2a.
  • the lower surface 23 is fixed at the place where the light emitting element is installed, the light incident on the substrate 2 is The light is reflected and emitted from the main surface 20 toward the semiconductor layer 30, or emitted from the end surface 2 a toward the outside of the light emitting element 1.
  • the light emitted so as to return from the substrate 2 toward the semiconductor layer 30 is efficiently emitted from the substrate 2 by the action of the convex portion 22 provided on the main surface 20 of the substrate 2 as described above, and the semiconductor.
  • the light propagates through the layer 30, the translucent positive electrode 17, and the like and is emitted to the outside of the light emitting element 1.
  • substrate 2 is radiate
  • the end surface 2a is a rough surface as described above, and has a surface area increased from that of a normal flat surface. Therefore, the light propagated in the substrate 2 is efficiently emitted to the outside. Thereby, the light extraction efficiency from the inside of the substrate 2 is improved, and as a result, the light extraction efficiency of the laminated semiconductor 10 (the light emitting element 1) can be increased, and the light emission output can be improved.
  • the thickness of the substrate 2 is 100 ⁇ m or more. If the thickness of the substrate 2 is the above dimensions, light emitted from the semiconductor layer 30 described later toward the substrate 2 can be efficiently reflected toward the semiconductor layer 30, and It is possible to ensure a high light extraction property of the incident light from the end surface 2a having a rough surface as described above. When the thickness of the substrate 2 is less than 100 ⁇ m, it is difficult to obtain the above-described effects sufficiently. In addition, when the substrate 22 is too thick, it becomes difficult to divide by increasing the mechanical strength of the substrate. Therefore, from the viewpoint of industrial production, the thickness of the substrate 2 is preferably 300 ⁇ m or less, for example.
  • Buffer layer 12 is laminated on the substrate 2 by Al X Ga 1-X N ( 1 ⁇ X ⁇ 0) having a composition, for example, reacting activated by plasma and a gas and metal material including a V-group element reactions It can be formed by reactive sputtering. A film formed by a method using a plasma metal raw material as in this embodiment has an effect that alignment is easily obtained.
  • the buffer layer 12 functions to alleviate the difference in lattice constant between the substrate 2 and the base layer 14a and facilitate the formation of a C-axis oriented single crystal layer on the C surface of the substrate 2. Therefore, when a single crystal underlayer is laminated on the buffer layer 12, the underlayer 14a having better crystallinity can be formed. In the present embodiment, it is most preferable to form the buffer layer 12 between the substrate 2 and the base layer 14a. However, the buffer layer may be omitted.
  • the buffer layer 12 preferably has a composition of Al X Ga 1-X N (1 ⁇ X ⁇ 0), and more preferably AlN.
  • the buffer layer to be laminated on the substrate preferably has a composition containing Al, and a group III nitride compound represented by the general formula Al X Ga 1-X N (1 ⁇ X ⁇ 0) Any material can be used, and a composition containing As or P as the group V can also be used.
  • the buffer layer has a composition containing Al, it is preferably GaAlN.
  • the Al composition is more preferably 50% or more.
  • the buffer layer 12 is most preferably configured with AlN.
  • a material constituting the buffer layer 12 a material having the same crystal structure as that of the group III nitride semiconductor can be used, but the length of the lattice is close to that of the group III nitride semiconductor constituting the underlayer described later. And nitrides of group IIIa elements of the periodic table are particularly preferred.
  • the group III nitride crystal forming the buffer layer has a hexagonal crystal structure, and can be formed into a single crystal film by controlling the film formation conditions. Further, the group III nitride crystal can be formed into a columnar crystal (polycrystal) having a texture based on a hexagonal column by controlling the film forming conditions. Note that the columnar crystal described here is a crystal which is separated by forming a crystal grain boundary between adjacent crystal grains, and is itself a columnar shape as a longitudinal sectional shape.
  • the buffer layer 12 preferably has a single crystal structure from the viewpoint of the buffer function.
  • the group III nitride crystal has a hexagonal crystal and forms a structure based on a hexagonal column.
  • Group III nitride crystals can be grown not only in the upward direction but also in the in-plane direction by controlling the film formation conditions and the like.
  • the buffer layer 12 having such a single crystal structure is formed on the substrate 2, the buffer function of the buffer layer 12 effectively acts. Therefore, the group III nitride semiconductor layer formed thereon is A crystal film having good orientation and crystallinity is obtained.
  • the thickness of the buffer layer 12 is preferably in the range of 10 to 500 nm. By setting the film thickness of the buffer layer 12 within this range, the buffer has good orientation and effectively functions as a coat layer when each layer made of a group III nitride semiconductor is formed on the buffer layer 12. Layer 12 is obtained. If the film thickness of the buffer layer 12 is less than 10 nm, sufficient functions as the above-mentioned coat layer cannot be obtained, and the buffer function for reducing the difference in lattice constant between the substrate 2 and the base layer 14a is sufficient. It may not be obtained.
  • the film forming process time becomes long despite the fact that there is no change in the buffer function and the function as the coat layer, and the productivity may be reduced.
  • the film thickness of the buffer layer 12 is more preferably in the range of 20 to 100 nm.
  • the buffer layer 12 needs to cover at least 60% or more, preferably 80% or more, of the main surface 20 of the substrate 2, and the function of coating the substrate 2 is to cover 90% or more. From the viewpoint of The buffer layer 12 is most preferably formed so as to cover 100% of the main surface 20, that is, the main surface 20 without a gap. When the region where the buffer layer 12 covers the main surface 20 becomes small, the substrate 2 is exposed greatly, so that it does not function as a coat layer, and depending on the material used for the substrate, a semiconductor material and a substrate for growing a group III nitride semiconductor crystal Reaction may occur between the two layers, and the flatness of the underlying layer 14a formed on the buffer layer 12 may be impaired.
  • a base layer 14 a made of a group III nitride semiconductor is formed on the buffer layer 12 as described above. Further, an n-type contact layer 14b made of a group III nitride semiconductor, an n-type cladding layer 14c, a light-emitting layer 15 and a p-type semiconductor layer 16 are sequentially stacked on the base layer 14a, thereby the semiconductor layer 30. Is formed.
  • Symbol M represents a group V element different from nitrogen (N), and 0 ⁇ A ⁇ 1.
  • gallium nitride-based compound semiconductor represented by (N) represents another group V element and 0 ⁇ A ⁇ 1) can be used without any limitation.
  • the gallium nitride compound semiconductor can contain other group III elements in addition to Al, Ga and In, and elements such as Ge, Si, Mg, Ca, Zn, Be, P and As can be used as necessary. Can also be contained.
  • it is not limited to the element added intentionally, but may include impurities that are inevitably included depending on the film forming conditions and the like, as well as trace impurities that are included in the raw materials and reaction tube materials.
  • the side surface 30 a of the semiconductor layer 30 and the side surface 12 a of the buffer layer 12 are formed in a reversely inclined surface shape that reversely slopes from the top of the substrate 2 toward the top.
  • the side surface of the semiconductor layer (and the buffer layer) is configured to have an inversely inclined surface, the area of the side surface 30a of the semiconductor layer 30 (and the side surface 12a of the buffer layer 12) increases.
  • the light extraction efficiency from the buffer layer can be improved.
  • the shape of the semiconductor layer provided in the light emitting element is not limited to the shape as in the example illustrated in FIG. 1.
  • the shape of the semiconductor layer is such that the side surface of the semiconductor layer extends vertically from above the substrate. It is also possible to do.
  • the n-type semiconductor layer 14 of the present embodiment is formed on the buffer layer 12 and includes a base layer 14a, an n-type contact layer 14b, and an n-type cladding layer 14c.
  • the base layer 14a may also serve as an n-type contact layer.
  • the n-type contact layer 14b can also serve as the n-type cladding layer 14c.
  • the base layer 14a of the present embodiment is made of a group III nitride semiconductor, and is deposited on the buffer layer 12 by a conventionally known MOCVD method.
  • the material of the underlayer 14a is not necessarily the same as that of the buffer layer 12 formed on the substrate 2, and a different material may be used.
  • a Group III nitride compound containing Ga, that is, a GaN-based compound semiconductor is preferably used, and in particular, AlGaN or GaN can be suitably used.
  • the buffer layer 12 When the buffer layer 12 is formed as an aggregate of columnar crystals made of AlN, it is necessary to loop dislocations by migration so that the underlying layer 14a does not inherit the crystallinity of the buffer layer 12 as it is.
  • a material include the GaN-based compound semiconductor containing Ga, and AlGaN or GaN is particularly preferable.
  • the underlayer 14a may have a configuration in which n-type impurities are doped within the range of 1 ⁇ 10 17 to 1 ⁇ 10 19 atoms / cm 3 as necessary, but may be undoped ( ⁇ 1 ⁇ 10 17 atoms / cm 3). 3 ), and undoped is preferable in that good crystallinity can be maintained.
  • electrodes can be formed above and below the light emitting element by doping the base layer 14a with a dopant to make it conductive.
  • the substrate 2 when an insulating material is used for the substrate 2, a chip structure in which the positive electrode and the negative electrode are provided on the same surface of the light emitting element is adopted, so that the base layer 14 a is made of an undoped crystal.
  • crystallinity becomes favorable, it is preferable.
  • it does not specifically limit as an n-type impurity For example, Si, Ge, Sn, etc. are mentioned, Preferably Si and Ge are mentioned.
  • the film thickness of the underlayer 14a is preferably in the range of 0.1 to 8 ⁇ m from the viewpoint of obtaining an underlayer with good crystallinity, and in the range of 0.1 to 2 ⁇ m is required for film formation. It is more preferable in that the process time can be shortened and productivity is improved. Also, the maximum thickness H of the base layer 14a shown in FIG. 4 is preferably at least twice the height h of the convex portion 22 of the substrate 2 because a flat base layer 14a with a surface 14f is obtained.
  • the maximum thickness H of the base layer 14a is smaller than twice the height h of the convex portion 22, the flatness of the surface 14f of the base layer 14a grown so as to cover the convex portion 22 becomes insufficient, and the base layer 14f There is a possibility that the crystallinity of each layer stacked on the semiconductor layer 30 is lowered.
  • the n-type contact layer 14b of this embodiment is a layer for providing a negative electrode, is made of a group III nitride semiconductor, and can be deposited on the base layer 14a by MOCVD or reactive sputtering.
  • the n-type contact layer 14b is an Al X Ga 1-X N layer (0 ⁇ x ⁇ 1, preferably 0 ⁇ x ⁇ 0.5, more preferably 0 ⁇ x, as in the base layer 14a as described above. ⁇ 0.1) is preferable.
  • the n-type impurity is preferably doped, and the n-type impurity has a concentration of 1 ⁇ 10 17 to 1 ⁇ 10 19 atoms / cm 3 , preferably 1 ⁇ 10 18 to 1 ⁇ 10 19 atoms / cm 3 .
  • the n-type impurity has a concentration of 1 ⁇ 10 17 to 1 ⁇ 10 19 atoms / cm 3 , preferably 1 ⁇ 10 18 to 1 ⁇ 10 19 atoms / cm 3 .
  • it does not specifically limit as an n-type impurity,
  • Si, Ge, Sn, etc. are mentioned, Preferably it is Si and Ge.
  • the growth temperature of the n-type contact layer 14b can be set to the same temperature as the growth temperature of the base layer 14a.
  • the gallium nitride compound semiconductor constituting the n-type contact layer 14b preferably has the same composition as that of the base layer 14a.
  • the thickness of the n-type contact layer 14b is preferably 0.5 to 5 ⁇ m, and more preferably set to a range of 1 to 3 ⁇ m.
  • the total film thickness of the base layer 14a and the n-type contact layer 14b described above is in the range of 0.1 to 20 ⁇ m, preferably in the range of 0.5 to 15 ⁇ m, and more preferably in the range of 1 to 12 ⁇ m. It is preferable to set in the range. When the film thickness is within this range, the crystallinity of each layer is maintained well.
  • n-type cladding layer 14c It is preferable to provide an n-type cladding layer 14c between the n-type contact layer 14b as described above and the light-emitting layer 15 described in detail later.
  • the n-type cladding layer 14c is a layer for injecting carriers into the light emitting layer 15 and confining carriers. By providing the n-type cladding layer 14c, it is possible to improve the deterioration of flatness generated on the outermost surface of the n-type contact layer 14b.
  • the n-type cladding layer 14c can be formed of AlGaN, GaN, GaInN, or the like using the MOCVD method or the like.
  • a heterojunction of these structures or a superlattice structure in which a plurality of layers are stacked may be used.
  • GaInN it is desirable to make it larger than the band gap of GaInN of the light emitting layer 15.
  • the film thickness of the n-type cladding layer 14c is not particularly limited, but is preferably in the range of 5 to 500 nm, more preferably in the range of 5 to 100 nm.
  • the n-type doping concentration of the n-type cladding layer 14c is preferably in the range of 1 ⁇ 10 17 to 1 ⁇ 10 20 pieces / cm 3 , more preferably 1 ⁇ 10 18 to 1 ⁇ 10 19 pieces / cm 3. It is in the range of cm 3 .
  • a doping concentration within this range is preferable in terms of maintaining good crystallinity and reducing the operating voltage of the light emitting element.
  • n-type cladding layer 14c is a layer including a superlattice structure, a detailed illustration is omitted, but an n-side first layer made of a group III nitride semiconductor having a thickness of 100 angstroms or less. And an n-side second layer made of a group III nitride semiconductor having a composition different from that of the n-side first layer and having a film thickness of 100 angstroms or less may be included.
  • the n-type cladding layer 14c may include a structure in which n-side first layers and n-side second layers are alternately and repeatedly stacked. Preferably, either the n-side first layer or the n-side second layer is in contact with the light emitting layer 15.
  • the n-side first layer and the n-side second layer as described above include, for example, AlGaN-based Al (sometimes simply referred to as AlGaN), GaInN-based (including simply InGaN), and In.
  • the composition can be GaN.
  • the n-side first layer and the n-side second layer are composed of an alternate structure of GaInN / GaN, an alternate structure of AlGaN / GaN, an alternate structure of GaInN / AlGaN, and an alternate structure of GaInN / GaInN having different compositions (“The description of “differing composition” means that each elemental composition ratio is different, and the same applies hereinafter), and may be an AlGaN / AlGaN alternating structure having a different composition.
  • the n-side first layer and the n-side second layer are preferably GaInN / GaInN having different GaInN / GaN structures or different compositions.
  • the superlattice layers of the n-side first layer and the n-side second layer are each preferably 60 angstroms or less, more preferably 40 angstroms or less, and each in the range of 10 angstroms to 40 angstroms. Most preferred. If the film thickness of the n-side first layer and the n-side second layer forming the superlattice layer is more than 100 angstroms, crystal defects are likely to occur, which is not preferable.
  • the n-side first layer and the n-side second layer may each have a doped structure, or a combination of a doped structure / non-doped structure.
  • the impurity to be doped conventionally known impurities can be applied to the material composition without any limitation.
  • Si is suitable as an impurity.
  • the n-side superlattice multilayer film as described above may be manufactured while doping is appropriately turned ON / OFF, even if the composition represented by GaInN, AlGaN, or GaN is the same.
  • the light emitting layer 15 is a layer stacked on the n-type semiconductor layer 14, and can adopt each structure such as a single quantum well structure or a multiple quantum well structure, and can be formed using a conventionally known MOCVD method or the like. Can be membrane.
  • a p-type semiconductor layer 16 is stacked on the light emitting layer 15.
  • the light emitting layer 15 of the present embodiment includes a barrier layer 15 a made of a gallium nitride compound semiconductor and a well layer 15 b made of a gallium nitride compound semiconductor containing indium alternately.
  • the barrier layers 15a are stacked in the order in which the barrier layers 15a are disposed on the n-type semiconductor layer 14 side and the p-type semiconductor layer 16 side.
  • the barrier layer 15a for example, a gallium nitride-based material such as Al c Ga 1-c N (0 ⁇ c ⁇ 0.3) having a larger band gap energy than the well layer 15b made of a gallium nitride-based compound semiconductor containing indium.
  • a compound semiconductor can be suitably used.
  • gallium indium nitride such as Ga 1-s In s N (0 ⁇ s ⁇ 0.4) can be used as the gallium nitride compound semiconductor containing indium.
  • the film thickness of the well layer 15b can be set to a film thickness that provides a quantum effect, for example, 1 to 10 nm, and preferably 2 to 6 nm, from the viewpoint of light emission output.
  • the barrier layer 15a and the well layer 15b of the present embodiment may be doped with impurities or not according to design.
  • the film thickness of the entire light emitting layer 15 is not particularly limited, but is preferably in the range of 1 to 500 nm, for example, and more preferably about 100 nm. When the film thickness is in the above range, it contributes to the improvement of the light emission output.
  • the p-type semiconductor layer 16 is usually composed of a p-type cladding layer 16a and a p-type contact layer 16b, and is formed by using the MOCVD method or the reactive sputtering method. Further, the p-type contact layer can also serve as the p-type cladding layer.
  • the p-type semiconductor layer 16 of the present embodiment is added with a p-type impurity for controlling the conductivity to be p-type. Although it does not specifically limit as a p-type impurity, It is preferable to use Mg and it is also possible to use Zn similarly.
  • the film thickness of the entire p-type semiconductor layer 16 is not particularly limited, but is preferably in the range of 0.05 to 1 ⁇ m.
  • the p-type cladding layer 16a is a layer for confining carriers in the light emitting layer 15 and injecting carriers.
  • the composition of the p-type cladding layer 16a is not particularly limited as long as the composition is larger than the band gap energy of the light emitting layer 15 and can confine carriers in the light emitting layer 15, but preferably Al d Ga 1 -DN (0 ⁇ d ⁇ 0.4, preferably 0.1 ⁇ d ⁇ 0.3).
  • the p-type cladding layer 16a is made of such AlGaN, it is preferable in terms of confining carriers in the light emitting layer 15.
  • the thickness of the p-type cladding layer 16a is not particularly limited, but is preferably 1 to 400 nm, and more preferably 5 to 100 nm.
  • the p-type dopant concentration obtained by adding p-type impurities to the p-type cladding layer 16a is preferably in the range of 1 ⁇ 10 18 to 5 ⁇ 10 21 atoms / cm 3 , more preferably 1 ⁇ 10 19 to 5 ⁇ 10 20 pieces / cm 3 .
  • the p-type dopant concentration is in the above range, a good p-type crystal can be obtained without reducing the crystallinity.
  • the p-type cladding layer 16a of the present embodiment can have a superlattice structure in which a plurality of layers are stacked, similar to the n-type cladding layer 14c described above.
  • the p-type cladding layer 16a is a layer including a superlattice structure, a detailed illustration is omitted, but a p-side first layer made of a group III nitride semiconductor having a thickness of 100 angstroms or less, It may include a structure in which a p-side second layer made of a group III nitride semiconductor having a composition different from that of the p-side first layer and having a film thickness of 100 angstroms or less is laminated. Further, it may include a structure in which p-side first layers and p-side second layers are alternately and repeatedly stacked.
  • the p-side first layer and the p-side second layer as described above may have different compositions, for example, any composition of AlGaN, GaInN, or GaN, or an GaInN / GaN alternating structure, AlGaN.
  • An alternating structure of / GaN or an alternating structure of GaInN / AlGaN may be used.
  • the p-side first layer and the p-side second layer preferably have an AlGaN / AlGaN or AlGaN / GaN alternating structure.
  • the superlattice layers of the p-side first layer and the p-side second layer are each preferably 60 angstroms or less, more preferably 40 angstroms or less, and each in the range of 10 angstroms to 40 angstroms. Is most preferred. If the thickness of the p-side first layer and the p-side second layer forming the superlattice layer exceeds 100 angstroms, it becomes a layer containing many crystal defects and the like, which is not preferable.
  • the p-side first layer and the p-side second layer may each have a doped structure, or a combination of a doped structure and a non-doped structure.
  • the impurity to be doped conventionally known impurities can be applied to the material composition without any limitation.
  • Mg is suitable as an impurity.
  • the p-side superlattice multilayer film as described above may be manufactured while doping is appropriately turned on and off even if the composition represented by GaInN, AlGaN, and GaN is the same.
  • the p-type contact layer 16b is a layer for providing a positive electrode.
  • the p-type contact layer 16b includes at least Al e Ga 1-e N (0 ⁇ e ⁇ 0.5, preferably 0 ⁇ e ⁇ 0.2, more preferably 0 ⁇ e ⁇ 0.1). This is a gallium nitride compound semiconductor layer.
  • Al composition is within the above range, it is preferable in terms of maintaining good crystallinity and good ohmic contact with a p-ohmic electrode (see light-transmitting positive electrode 17 described later).
  • the thickness of the p-type contact layer 16b is not particularly limited, but is preferably 10 to 500 nm, and more preferably 50 to 200 nm. When the film thickness is within this range, it is preferable in terms of light emission output. Further, when the p-type dopant concentration obtained by adding the p-type impurity to the p-type contact layer 16b is in the range of 1 ⁇ 10 18 to 1 ⁇ 10 21 atoms / cm 3 , good ohmic contact can be achieved. It is preferable in terms of maintenance, prevention of generation of cracks, and maintenance of good crystallinity, and more preferably in the range of 5 ⁇ 10 19 to 5 ⁇ 10 20 pieces / cm 3 .
  • the translucent positive electrode 17 is a translucent electrode formed on the p-type semiconductor layer 16 (p-type contact layer 16b) of the laminated semiconductor 10 described above.
  • the material of the translucent positive electrode 17 is not particularly limited, but ITO (In 2 O 3 —SnO 2 ), AZO (ZnO—Al 2 O 3 ), IZO (In 2 O 3 —ZnO), GZO (ZnO— Materials such as Ga 2 O 3 ) can be provided by conventional means well known in the art. Further, any structure including a conventionally known structure can be used without any limitation.
  • the translucent positive electrode 17 may be formed so as to cover almost the entire surface of the p-type semiconductor layer 16 or may be formed in a lattice shape or a tree shape with a gap.
  • the positive electrode bonding pad 18 is an electrode formed on a part of the above-described translucent positive electrode 17 and is provided for electrical connection with a circuit board, a lead frame, and the like.
  • the thickness of the positive electrode bonding pad 18 is preferably in the range of 100 to 1000 nm. In addition, in view of the characteristics of the bonding pad, the thicker one has higher bondability, so the thickness of the positive electrode bonding pad 18 is more preferably 300 nm or more. Furthermore, the thickness is preferably 500 nm or less from the viewpoint of manufacturing cost.
  • the negative electrode bonding pad 19 is in contact with the n-type contact layer 14 b of the n-type semiconductor layer 14 in the semiconductor layer in which the n-type semiconductor layer 14, the light emitting layer 15 and the p-type semiconductor layer 16 are sequentially stacked on the substrate 2. It is formed. Therefore, when the negative electrode bonding pad 19 is provided, an exposed region 14d of the n-type contact layer 14b is formed by removing a part of the p-type semiconductor layer 16, the light emitting layer 15, and the n-type semiconductor layer 14, A negative electrode bonding pad 19 is formed thereon.
  • negative electrodes having various compositions and structures are well known, and these known negative electrodes can be used without any limitation, and can be provided by conventional means well known in this technical field.
  • the substrate 2 has a main surface including the flat surface 21 formed of the C surface and the plurality of convex portions 22 formed on the C surface. 20, and the semiconductor layer 30 is formed so as to cover the main surface 20 by epitaxially growing a group III nitride semiconductor on the main surface 20, so that light is diffusely reflected at the interface.
  • the confinement of light inside the light emitting element is reduced, and the side surface 30a of the semiconductor layer 30 has a reversely inclined surface shape that reversely slopes from the main surface 20 toward the side (upper part) where the semiconductor layer 30 is formed.
  • the group III nitride semiconductor light emitting device of the present invention has high light emission output and electrical characteristics.
  • an n-type semiconductor layer 14, a light emitting layer 15, and a p-type semiconductor layer 16 made of a group III nitride compound are sequentially stacked on a substrate 2.
  • a substrate 2 having a principal surface 20 composed of a plane 21 composed of a C surface and a plurality of convex portions 22 formed on the C surface is prepared, and a principal surface (first principal surface) 20 is prepared.
  • the substrate 2 is divided along the substrate 2 to form a plurality of chips (light emitting elements 1) while making the dividing surface of the substrate 2 (see the end surface 2a shown in FIG. 1) rough.
  • the etching step is performed between the semiconductor layer removing step and the grinding step
  • the protective film removing step is performed between the etching step and the grinding step
  • the epitaxial step is performed between the masking step
  • the temporary fixing sheet 50 is heated after the dividing step.
  • a laminated semiconductor 10 as shown in FIG. 1 is formed by epitaxially growing a group III nitride semiconductor crystal on the substrate 2, first, the main surface 20 is covered on the substrate 2. After forming the buffer layer 12, a base layer 14 a constituting the n-type semiconductor layer 14 is formed thereon. Then, an n-type contact layer 14b, an n-type cladding layer 14c, a light emitting layer 15 and a p-type semiconductor layer 16 constituting the n-type semiconductor layer 14 are sequentially laminated on the base layer 14a, thereby obtaining an LED structure ( A group III nitride semiconductor light emitting device having a semiconductor layer 30) is produced.
  • FIG. 3 is a diagram for explaining an example of a process for manufacturing the laminated structure shown in the schematic diagram of FIG. 2, and is a perspective view showing the substrate 2 prepared in the manufacturing method of the present embodiment.
  • the substrate 2 includes a main surface (first main surface) 20 including a flat surface 21 formed of a C surface and a plurality of convex portions 22 formed on the C surface.
  • first main surface first main surface
  • FIG. 3 an example of a method for processing the substrate 2 as shown in FIG. 3 will be described.
  • the substrate 2 is composed of, for example, a flat surface 21 made of a C surface and a convex portion 22 by forming a plurality of convex portions 22 made of a surface not parallel to the C surface on the (0001) C surface of a sapphire substrate. It is obtained by forming the main surface 20.
  • the substrate processing step includes, for example, a patterning step for forming a mask for defining the planar arrangement of the convex portions 22 on the substrate 2, and etching the substrate 2 using the mask formed by the patterning step. And an etching step for forming the convex portion 22.
  • a sapphire single crystal wafer having a (0001) C plane as a surface is used as a substrate material on which the plurality of convex portions 22 are formed.
  • the substrate having the (0001) C plane as the surface includes a substrate in which an off angle is given in the range of ⁇ 3 ° from the (0001) direction in the plane direction of the substrate.
  • the surface non-parallel to the C plane means a surface having no surface parallel to a range of ⁇ 3 ° from the (0001) C plane.
  • the patterning step can be performed by a general photolithography method. Since the base width d 1 of the base portion 22a of the convex portion 22 formed in the substrate processing step is preferably 5 ⁇ m or less, the stepper exposure method among the photolithography methods is used for uniformly patterning the entire surface of the substrate 2. Is preferably used. However, when forming the pattern of the convex portion 22 having a base width d 1 of 1 ⁇ m or less, an expensive stepper device is required, which increases the cost. For this reason, when forming a pattern having a convex width d 1 of 1 ⁇ m or less, it is preferable to use a laser exposure method or a nanoimprint method used in the field of optical disks.
  • Examples of the method for etching the substrate in the etching process include a dry etching method and a wet etching method.
  • the wet etching method is used as the etching method, the crystal plane of the substrate 2 is exposed, so that it is difficult to form the convex portion 22 composed of the surface 22c non-parallel to the C plane. It is preferable to use a dry etching method.
  • the convex portion 22 composed of the surface 22c non-parallel to the C-plane can be formed by dry etching the substrate 2 until the mask formed in the patterning process described above disappears. Specifically, for example, after a resist is formed on the substrate 2 and patterned into a predetermined shape, the side surface of the resist is tapered by post-baking in which heat treatment is performed at 110 ° C. for 30 minutes using an oven or the like. . Next, the convex portions 22 can be formed by performing dry etching under predetermined conditions for promoting lateral etching until the resist disappears.
  • the convex portion 22 composed of the surface 22c non-parallel to the C-plane can be formed by using a method in which the substrate 2 is dry-etched using a mask and then the mask 2 is peeled off again to dry-etch the substrate 2.
  • the side surface of the resist is tapered by post-baking in which heat treatment is performed at 110 ° C. for 30 minutes using an oven or the like.
  • dry etching is performed under predetermined conditions for promoting lateral etching, and the dry etching is interrupted before the resist disappears.
  • the resist 22 is peeled off, dry etching is restarted, and a predetermined amount of etching is performed, whereby the convex portion 22 can be formed.
  • the convex part 22 formed by such a method is excellent in in-plane uniformity of the height dimension.
  • the convex portion 22 composed of the surface 22c non-parallel to the C plane can be formed by combining with the dry etching method.
  • wet etching can be performed by using a mixed acid of phosphoric acid and sulfuric acid at a high temperature of 250 ° C. or higher.
  • the convex portion 22 is formed by performing a predetermined amount of wet etching using a high-temperature acid. be able to.
  • the crystal plane is exposed on the slope constituting the side surface of the convex portion 22, and the angle of the slope constituting the side surface of the convex portion 22 is formed with good reproducibility. Can do. Further, a good crystal plane can be exposed to the main surface 20 with good reproducibility.
  • a mask made of a material having resistance to acids such as SiO 2 is formed and wet etching is performed, and then the mask is peeled off.
  • the convex portion 22 can also be formed by a method of performing dry etching under predetermined conditions for promoting lateral etching.
  • the convex portion 22 formed by such a method has excellent in-plane uniformity of the height dimension. Moreover, even when the convex part 22 is formed using such a method, the angle of the slope which comprises the side surface of the convex part 22 can be formed with sufficient reproducibility.
  • an example using an etching method has been described as a method for forming a convex portion, but the present invention is not limited to the above method.
  • a method of depositing the material constituting the convex portion on the substrate for example, a sputtering method, a vapor deposition method, a CVD method, or the like can be selected as appropriate.
  • a material for forming the convex portion it is preferable to use a material having substantially the same refractive index as the substrate for a substrate made of sapphire, for example, using Al 2 O 3, SiN, and SiO 2, etc. be able to.
  • the buffer layer 12 as shown in FIG. 2 is laminated on the main surface 20 of the substrate 2 prepared by the above method.
  • Pretreatment of substrate it is desirable to perform pretreatment using a method such as reverse sputtering by plasma treatment after the substrate 2 is introduced into the chamber of the sputtering apparatus and before the buffer layer 12 is formed.
  • the surface can be prepared by exposing the substrate 2 to Ar or N 2 plasma.
  • organic substances and oxides attached to the surface of the substrate 2 can be removed by reverse sputtering in which plasma such as Ar gas or N 2 gas acts on the surface of the substrate 2. In this case, if a voltage is applied between the substrate 2 and the chamber, the plasma particles efficiently act on the substrate 2.
  • the buffer layer 12 can be formed on the entire surface of the substrate 2, and the crystallinity of the film made of a group III nitride semiconductor formed thereon is improved. It becomes possible.
  • the substrate 2 is more preferably subjected to a wet pretreatment before the pretreatment by reverse sputtering as described above.
  • the pretreatment on the substrate 2 is a method using a plasma treatment performed in an atmosphere in which an ionic component and a radical component are mixed as described above, and a reactive species having an appropriate energy in the substrate 2.
  • “Deposition of buffer layer” After performing the pretreatment to the substrate 2, on the substrate 2, by a reactive sputtering method, forming an Al X Ga 1-X N buffer layer 12 made of (1 ⁇ X ⁇ 0) a composition.
  • the ratio of the nitrogen flow rate to the flow rate of the nitrogen raw material and the inert gas in the chamber of the sputtering apparatus is 50% to 100%, preferably It is desirable to be 75%.
  • the ratio of the nitrogen flow rate to the flow rate of the nitrogen source and the inert gas in the chamber of the sputtering apparatus is set to 1% to 50% for the nitrogen source. It is desirable to control to 25%.
  • the buffer layer 12 is not limited to the reactive sputtering method described above, and may be formed by using, for example, the MOCVD method. However, since the convex portion 22 is formed on the main surface 20 of the substrate 2, the MOCVD is performed. When the buffer layer is formed by this method, the flow of the source gas may be disturbed on the main surface 20. For this reason, it is difficult to uniformly stack the buffer layer 12 on the main surface 20 of the substrate 2 as in this embodiment by using the MOCVD method. In contrast to the MOCVD method, the reactive sputtering method has a high degree of straightness of the raw material particles, so that the uniform buffer layer 12 can be stacked without being affected by the shape of the main surface 20. Therefore, the buffer layer 12 is preferably formed using a reactive sputtering method.
  • epitaxial process Next, in the epitaxial process, after the above-described buffer layer forming process, a single crystal is formed on the buffer layer 12 formed on the main surface 20 of the substrate 2 as shown in FIG. 2 (see also FIGS. 1 and 4). An epitaxial process is performed in which the semiconductor layer 30 is epitaxially grown to form the semiconductor layer 30 so as to cover the main surface 20.
  • an underlying layer 14a constituting the n-type semiconductor layer 14 is formed on the buffer layer 12 formed on the substrate 2 by using a conventionally known MOCVD method. It is formed on the buffer layer 12 so as to cover the flat surface 21 and the convex portion 22 forming the main surface 20 of the substrate 2. Then, as shown in FIG. 4, an n-type contact layer 14b, an n-type cladding layer 14c, a light emitting layer 15 and a p-type semiconductor layer 16 are sequentially formed on the base layer 14a using a conventionally known MOCVD method. The semiconductor layer 30 is formed by stacking these layers.
  • the growth method of the gallium nitride-based compound semiconductor when forming the n-type semiconductor layer 14, the light emitting layer 15, and the p-type semiconductor layer 16 is not particularly limited. All methods known to grow nitride semiconductors such as chemical vapor deposition, HVPE (hydride vapor deposition) and MBE (molecular beam epitaxy) can be applied. Among these methods, in MOCVD, hydrogen (H 2 ) or nitrogen (N 2 ) is used as a carrier gas, trimethyl gallium (TMG) or triethyl gallium (TEG) is used as a Ga source which is a group III material, and trimethyl aluminum is used as an Al source.
  • TMA triethylaluminum
  • TAI trimethylindium
  • TEI triethylindium
  • NH 3 ammonia
  • N 2 H 4 hydrazine
  • a dopant for n-type, monosilane (SiH 4 ) or disilane (Si 2 H 6 ) is used as a Si raw material, germanium gas (GeH 4 ) or tetramethyl germanium ((CH 3 ) 4 Ge) is used as a Ge raw material.
  • organic germanium compounds such as tetraethylgermanium ((C 2 H 5 ) 4 Ge) can be used.
  • elemental germanium can also be used as a doping source.
  • the p-type for example, biscyclopentadienyl magnesium (Cp 2 Mg) or bisethylcyclopentadienyl magnesium (EtCp 2 Mg) is used as the Mg raw material.
  • the gallium nitride compound semiconductor as described above can contain other group III elements in addition to Al, Ga, and In, and dopant elements such as Ge, Si, Mg, Ca, Zn, and Be as necessary. Can be contained.
  • it is not limited to the element added intentionally, but may include impurities that are inevitably included depending on the film forming conditions and the like, as well as trace impurities that are included in the raw materials and reaction tube materials.
  • the base layer 14 a is formed by the MOCVD method, and then the n-type contact layer 14 b is formed thereon by the reactive sputtering method. Then, the n-type cladding layer 14c is formed using a conventionally known MOCVD method. Also, the n-type contact layer 14b can be formed by MOCVD.
  • a base layer 14a made of a group III nitride semiconductor is formed on the buffer layer 12 formed on the substrate 2 under the above conditions and procedures using a conventionally known MOCVD method.
  • a group III nitride semiconductor film is formed by a vapor phase chemical film formation method such as MOCVD, MBE, or VPE
  • the film is processed through a temperature rising process and a temperature stabilization process without film formation.
  • the group V source gas is often circulated in the chamber, resulting in an annealing effect.
  • a general gas can be used without any limitation, and hydrogen, nitrogen, or the like widely used in a gas phase chemical film forming method such as MOCVD may be used.
  • chemically relatively active hydrogen is used as the carrier gas, it is preferable to shorten the processing time because there is a risk of impairing the crystallinity and the flatness of the crystal surface.
  • the underlayer 14a is formed using the MOCVD method, but the method of laminating the underlayer 14a is not particularly limited, and a crystal growth method that can cause dislocation looping. If it is, it can be used without any limitation.
  • the MOCVD method, the MBE method, the VPE method, and the like are preferable in that a film with favorable crystallinity can be formed because migration can occur.
  • the MOCVD method can be used more suitably in that a film having particularly good crystallinity can be obtained.
  • the temperature of the substrate 2 when the underlayer 14a is formed is preferably 800 ° C. or higher. This is because, by increasing the temperature of the substrate 2 when forming the base layer 14a, atom migration is likely to occur, and dislocation looping easily proceeds, more preferably 900 ° C. or more. 1000 ° C. or higher is most preferable. Further, the temperature of the substrate 2 when the base layer 14a is formed needs to be lower than the temperature at which the crystal decomposes, and is preferably less than 1200 ° C. If the temperature of the substrate 2 when forming the underlayer 14a is within the above temperature range, the underlayer 14a with good crystallinity can be obtained.
  • a single crystal group III nitride semiconductor layer is epitaxially grown on the surface of a substrate made of sapphire, a single crystal oriented in the C-axis direction is easily epitaxially grown from the C plane, and single crystal epitaxial growth is performed on a surface other than the C plane. There is a tendency that does not occur easily. Further, when a single crystal group III nitride semiconductor layer is grown on the surface of the sapphire substrate using MOCVD, the single crystal layer is epitaxially grown from the C plane, but the single crystal layer is formed on the surface other than the C plane. Does not grow epitaxially. Therefore, the growth of the underlayer 14a is preferably performed by the MOCVD method.
  • the single crystal underlayer 14a when the single crystal underlayer 14a is epitaxially grown on the main surface 20 of the substrate 2 on which the buffer layer 12 is formed by MOCVD, the surface of the convex portion 22 formed of the surface 22c non-parallel to the C plane.
  • the crystal does not grow from 22c, and the crystal oriented in the C-axis direction grows epitaxially only from the plane 21 made of the (0001) C plane.
  • the substrate 2 on which the protrusions 22 are formed is obtained by epitaxially growing the base layer 14a on the buffer layer 12 formed on the main surface 20 by MOCVD, compared to the substrate on which the protrusions 22 are not formed. In this case, it is difficult to stack the base layer 14a with good flatness.
  • the base layer 14a laminated on the main surface 20 of the substrate 2 on which the protrusions 22 are formed is likely to cause a tilt in the C-axis direction that deteriorates crystallinity, a twist in the C-axis, or the like. There's a problem.
  • the underlayer 14a is epitaxially grown by the MOCVD method on the main surface 20 of the substrate 2 on which the convex portions 22 are formed, the growth conditions are optimized in order to obtain sufficient surface flatness and good crystallinity. It is preferable.
  • the underlayer 14a can be doped with impurities as necessary, but undoped is preferable from the viewpoint of improving crystallinity. It is also possible to form the underlayer 14a made of a group III nitride semiconductor using a reactive sputtering method. When the sputtering method is used, the apparatus can have a simple configuration as compared with the MOCVD method, the MBE method, or the like.
  • an n-type contact layer 14b and an n-type cladding layer 14c are sequentially stacked on the base layer 14a formed under the above conditions and procedures using a conventionally known MOCVD method.
  • the MOCVD apparatus used for forming the base layer 14a and the light-emitting layer 15 described later may be used by appropriately changing various conditions. Is possible.
  • the light emitting layer 15 is formed on the n-type cladding layer 14c (n-type semiconductor layer 14) by a conventionally known MOCVD method. As illustrated in FIG. 4, the light emitting layer 15 formed in the present embodiment has a stacked structure starting with a GaN barrier layer and ending with the GaN barrier layer. Six well layers 15b made of In 0.2 Ga 0.8 N are alternately stacked. Further, in the manufacturing method of this embodiment, the light emitting layer 15 can be formed using the same film forming apparatus (MOCVD apparatus) used for forming the n-type semiconductor layer 14 described above.
  • MOCVD apparatus film forming apparatus
  • the p-type semiconductor layer 16 including the p-type cladding layer 16a and the p-type contact layer 16b is formed on the light-emitting layer 15, that is, on the barrier layer 15a that is the uppermost layer of the light-emitting layer 15, by a conventionally known MOCVD method.
  • MOCVD method a conventionally known MOCVD method.
  • the p-type cladding layer 16a and the p-type contact layer 16b constituting the p-type semiconductor layer 16 can be formed by using a reactive sputtering method.
  • a p-type clad layer 16a made of Al 0.1 Ga 0.9 N doped with Mg is formed on the light emitting layer 15 (the uppermost barrier layer 15a), and further, Mg A p-type contact layer 16b made of Al 0.02 Ga 0.98 N doped with is formed.
  • the same MOCVD apparatus can be used for stacking the p-type cladding layer 16a and the p-type contact layer 16b.
  • not only Mg but also zinc (Zn), for example, can be used as the p-type impurity.
  • Electrode formation process Next, in the electrode forming step, as illustrated in FIG. 5, a plurality of light transmitting positive electrodes 17 are formed at predetermined positions on the p-type semiconductor layer 16, and then formed on each of the light transmitting positive electrodes 17. A positive electrode bonding pad 18 is formed, and a predetermined position of the semiconductor layer 30 is removed by etching, thereby exposing the n-type semiconductor layer 14 to form a plurality of negative electrode formation regions 14d. In each of the negative electrode formation regions 14d, A plurality of negative electrode bonding pads 19 are formed so as to be paired with the positive electrode bonding pads 18.
  • the translucent positive electrode 17 made of ITO is formed on the p-type contact layer 16b of the laminated semiconductor 10 in which each layer is formed by the above method.
  • the method for forming the translucent positive electrode 17 is not particularly limited, and can be provided by conventional means well known in this technical field. Further, any structure including a conventionally known structure can be used without any limitation.
  • the material of the translucent positive electrode 17 is not limited to ITO, and can be formed using materials such as AZO, IZO, and GZO. Further, after forming the translucent positive electrode 17, thermal annealing may be performed for the purpose of alloying or transparency, but it may not be performed.
  • a positive electrode bonding pad 18 is further formed on the translucent positive electrode 17 formed on the laminated semiconductor 10.
  • the positive electrode bonding pad 18 can be formed, for example, by laminating Ti, Al, and Au materials in order from the surface side of the translucent positive electrode 17 by a conventionally known method.
  • the negative electrode bonding pad 19 when forming the negative electrode bonding pad 19, first, a part of the p-type semiconductor layer 16, the light emitting layer 15, and the n-type semiconductor layer 14 formed on the substrate 2 is removed by a method such as dry etching. Then, an exposed region 14d of the n-type contact layer 14b is formed. Then, on this exposed region 14d, for example, each material of Ni, Al, Ti, and Au is laminated in order from the surface side of the exposed region 14d by a conventionally known method, so that a detailed illustration is omitted. Negative electrode bonding pad 19 can be formed.
  • the protective film 13 is formed on the semiconductor layer 30 and the light-transmitting positive electrode 17, the positive electrode bonding pad 18, and the negative electrode bonding pad 19 formed thereon. To do.
  • the protective film 13 made of a resin material such as a general resist material is formed on the entire surface of the wafer by using a method such as a spin coater or a spray coater.
  • the substrate 2 is divided by irradiating the protective film 13 provided on the semiconductor layer 30 with the laser in the mask step.
  • the protective film 13, the semiconductor layer 30, and the buffer layer 12 are removed along the scribe line 28 (see FIGS. 9 and 10) to expose the substrate 2.
  • laser irradiation is performed by appropriately moving the substrate 2, that is, the entire wafer while irradiating the protective film 13 provided on the semiconductor layer 30 with the laser L1. This can be done by moving the position along the scribe line 28 described above.
  • the protective film 13, the semiconductor layer 30, and the buffer layer 12 are divided into a lattice shape on the substrate 2 as shown in FIG. 7B.
  • a YAG laser semiconductor laser pumped Nd: YAG laser
  • YAG laser semiconductor laser pumped Nd: YAG laser
  • any type of laser can be used as long as the semiconductor wafer can be separably formed into chips.
  • a CO 2 laser, a YAG (yttrium, aluminum, garnet) laser, an excimer laser, or the like as described above can be used, and among these, a pulse laser is preferable.
  • the wavelength of the laser can be a wavelength region such as 355 nm and 266 nm, and may be shorter. The frequency is preferably 1 to 100,000 Hz, more preferably 30000 to 70000 Hz.
  • the laser output varies depending on the size of the semiconductor layer to be removed and the width and depth of the groove formed in the substrate as will be described in detail later, but it is the minimum necessary to obtain the desired groove in the substrate. It is preferable that the output is as follows. Since compound semiconductors used in the present invention have good laser absorption efficiency, processing with low output is possible. The extra laser output is preferably 2 W or less and more preferably 1 W or less because it causes thermal damage to the substrate and the compound semiconductor.
  • the surface of the protective film 13 is irradiated with a laser L1 so that the substrate 2 is formed into a plurality of chips from the side of the substrate 2 where the semiconductor layer 30 and the protective film 13 are formed.
  • a method of removing the protective film 13, the semiconductor layer 30, and the buffer layer 12 along a scribe line (scheduled cutting line) 28 for division can be employed. Further, by adopting a laser pulse irradiation method, damage can be effectively applied to portions of the protective film 13, the semiconductor layer 30, and the buffer layer 12 along the scribe line 28. Removal processing is possible.
  • the moving speed when moving the laser irradiation position along the scribe line 28 by moving the substrate 2 is set to a range of 60 to 120 mm / sec. It is preferable. If the moving speed of the substrate 2, that is, the laser irradiation position is within this range, the protective film 13, the semiconductor layer 30 and the buffer layer 12, while effectively damaging the portion along the scribe line 28, Only this portion can be efficiently removed.
  • grooves are inevitably formed, and for example, grooves (split grooves) may be formed at a depth of about 5 to 30 ⁇ m.
  • This portion is an aiming portion where a processing mark 25 (see FIGS. 9 and 10) is formed inside the substrate 2 in the laser processing step described later, and is a position to be divided in the subsequent division step. In the process of the invention, formation of such a groove is preferable.
  • such a groove on the substrate 2, it is very easy to divide the substrate in a dividing step described later, and a special effect is obtained.
  • the formation of such a groove is more preferable from the viewpoint that the effect of reducing the warpage of the substrate is exhibited in a grinding process and a polishing process described later.
  • a method may be used in which only the protective film 13, the semiconductor layer 30, and the buffer layer 12 are removed while appropriately controlling the laser intensity and the like so as not to cause grooves (scratches) on the substrate 2.
  • the protective film 13 is formed on the entire surface of the wafer (see the semiconductor layer 30) in the mask process described above, and the protective film 13 together with the semiconductor layer 30 in the semiconductor layer removing process.
  • the present invention is not limited to such a method.
  • a method may be used in which a protective film is formed on the semiconductor layer 30 while providing an unillustrated exposed band at a position along the scribe line 28.
  • a protective film is provided on the semiconductor layer with an exposure band for separating the individual light emitting element chips in a lattice shape, for example. It can be set as the method of forming into a film.
  • the semiconductor layer removal step the exposed region on the semiconductor layer is irradiated with a laser, whereby the semiconductor layer and the buffer layer in this portion are removed, and the position of the scribe line on the substrate can be exposed.
  • the semiconductor layer removal step is performed along the scribe line 28 for dividing the substrate 2. It is preferable to include an etching process for etching the side surface 30a of the semiconductor layer 30 and the side surface 12a of the buffer layer 12 from which the portions have been removed. Specifically, as shown in FIG. 8, in the semiconductor layer removal step, a wafer in a state where the protective film 13, the semiconductor layer 30, and the buffer layer 12 are divided into individual chips on the substrate 2 is bonded. Wet etching is performed by impregnating with an acid treatment solution.
  • the side surface 30a of the semiconductor layer 30 (and the side surface 12a of the buffer layer 12) is formed in a reversely inclined surface shape that reversely tilts from the top of the substrate 2 toward the top, as shown in the illustrated example.
  • the shape of the side surfaces of the semiconductor layer and the buffer layer formed by the etching process is not limited to the example shown in FIG. 8 and the like.
  • the side surface of the semiconductor layer extends vertically from above the substrate. It can be formed into a straight shape, and can be formed into various other shapes by changing etching conditions.
  • the protective film 13 (see FIGS. 6 to 8) formed in the masking step is removed from the wafer. Specifically, the protective film 13 on the wafer is completely peeled off by using a method such as exposure to oxygen plasma.
  • the substrate 2 is thinned by grinding the lower surface (second main surface) 23 of the substrate 2.
  • a mechanical grinding process is performed on the lower surface 23 side of the substrate 2 using a metal grindstone or a vitri grindstone based on natural diamond or synthetic diamond, and the substrate. 2
  • the overall plate thickness is about 80 to 150 ⁇ m.
  • the grindstone used at this time may have a grain size of, for example, about # 170 to # 2000.
  • the manufacturing method of the present invention when a groove is formed in the substrate 2 by laser irradiation in the above-described semiconductor layer removing step, warpage of the substrate 2 can be reduced, and further, the main grinding step and polishing described later.
  • the grain size of the abrasive grains in the process By controlling the grain size of the abrasive grains in the process, a special effect that warpage of the substrate 2 after the grinding process and the polishing process can be greatly reduced is exhibited.
  • the lower surface 23 of the substrate 2 is subjected to a polishing process (lapping process) with a free grindstone made of polycrystalline diamond and having a particle size of 1 to 12 ⁇ m, so that the lower surface 23 has a mirror shape. Further, the lower surface 23 may be polished by a method such as CMP (Chemical Mechanical Polishing).
  • CMP Chemical Mechanical Polishing
  • Temporal fixing process Next, in the manufacturing method of the present embodiment, as in the example shown in FIG. 10, a temporary fixing sheet made of resin is attached to the substrate 2 after the grinding step and before a laser processing step described later. It can be set as the method provided with the fixing process. Specifically, for example, the mirror-like lower surface 23 of the substrate 2 is stuck on a temporarily fixing sheet 50 made of a resin material by a method such as adhesion, and temporarily fixed.
  • the laser processing step to be described later when the laser is irradiated from the lower surface 23 side of the substrate 2, the light transmitting positive electrode 17 on the semiconductor layer 30 side, that is, in this example, the semiconductor layer 30 in the temporary fixing step.
  • a temporary fixing sheet 50 is stuck on the positive electrode bonding pad 18 formed on the substrate (see the examples shown in FIGS. 12A and 12B).
  • the semiconductor layer 30 and the buffer layer 12 are removed in the semiconductor layer removing step on the substrate 2, and the scribe line 28 that is an exposed region is removed.
  • a processing mark 25 is formed inside the substrate 2.
  • the machining traces 25 are formed in a total of two places in the region from the main surface 20 that is the laser irradiation surface of the substrate 2 to 2/3 part in the thickness direction of the substrate 2.
  • the wafer attached to the temporarily fixing sheet 50 is fixed to a sample table provided in the stealth laser processing machine.
  • a sample table provided in such a stealth laser processing machine for example, a wafer attached to a temporarily fixing sheet 50 can be fixed by a vacuum chuck structure, and the wafer is moved while being precisely controlled. Can be used.
  • the temporary fixing sheet 50 to which the substrate 2 is attached is fixed to the sample stage of the stealth laser processing machine as described above.
  • the scribe line 28 on the substrate 2 is moved by moving a sample table (not shown) to which the temporarily fixed sheet 50 is fixed while irradiating the excimer excitation pulse laser.
  • the main surface 20 of the substrate 2 is irradiated with the laser L ⁇ b> 2 along the line 28.
  • processing traces 25 that can be divided into individual element units are formed on the main surface 20 side of the substrate 2, for example, in the same manner as the scribe lines 28 on the substrate 2 shown in FIG. 7B. It can be formed in a line-up pattern.
  • the processing mark 25 is formed by changing the focus of the laser L2 irradiated to the scribe line 28 on the substrate 2 to form the processing mark 25 at a plurality of locations (in FIG. 11B in the thickness direction of the substrate 2). 2 places). Thereby, it becomes easy to divide the wafer into individual element units in the dividing step described later.
  • laser As a laser that can be used in the laser processing step of this embodiment, any type of laser can be used as long as it can process a substrate made of sapphire or the like.
  • a CO 2 laser, a YAG (yttrium, aluminum, garnet) laser, and an excimer laser can be used, but it is most preferable to use a pulsed laser as described above.
  • the processing mark 25 can be efficiently formed at the position of the scribe line 28 of the substrate 2.
  • the laser as described above is scanned while irradiating linearly along the scribe line 28 on the substrate 2.
  • the material forming the substrate 2 is heated and volatilized, whereby a linear processing mark 25 is formed.
  • the wavelength of the laser for converting a specific region of the substrate 2 in this case, the portion of the scribe line 28 to a material that is volatilized or weak in strength, to 266 nm or 355 nm. If the laser emission wavelength is this wavelength, the portion of the scribe line 28 of the substrate 2 can be effectively volatilized or converted into a material that is weak in strength, so that the processing marks 25 can be formed efficiently. It becomes possible.
  • a processing mark 25 by irradiating the scribe line 28 on the substrate 2 with a pulsed pulse, that is, intermittently irradiating.
  • a pulsed pulse that is, intermittently irradiating.
  • the pulse period when the laser is irradiated with pulses is in the range of 10 to 40 kHz.
  • the inside of the substrate 2 can be effectively damaged, and this part can be volatilized or converted into a weak material. It becomes possible to form reliably.
  • the moving speed when moving the laser irradiation position along the scribe line 28 of the substrate 2 is in the range of 100 to 200 mm / sec. If the moving speed of the irradiation position of the laser is within this range, it is possible to effectively give damage to the processing location, and the processing mark 25 can be reliably formed.
  • the processing marks 25 as described above can be formed at a desired pitch by appropriately adjusting the pulse period of the laser and the moving speed of the irradiation position.
  • the processing mark 25 is formed inside the substrate 2 by stealth laser processing that irradiates the laser with the inside of the substrate 2, more specifically, the vicinity of the intermediate portion in the thickness direction of the substrate 2 as a focal point. It is preferable to use a forming method. By performing the laser processing step by such a method, the processing mark 25 having the above-described shape can be formed, and at the same time, a fine crack starting from the processing mark 25 can be generated in the substrate 2. Thereby, in the below-described dividing step, it is possible to efficiently perform the dividing process while roughening the dividing surface (side surface).
  • processing marks 25 formed in the laser processing step are preferably formed as fine and periodic processing marks, but may be formed as non-periodic processing marks. Further, the period, width, depth, and the like of the processing mark 25 can be adjusted to a desired shape by appropriately controlling the intensity and pulse period of the laser to be irradiated and the moving speed of the irradiation position.
  • the processing marks 25 can be provided in the region from the main surface 20 to 80 ⁇ m, for example, at positions of 40 ⁇ m and 80 ⁇ m.
  • the processing marks 25 are provided at a plurality of places (two places in the example shown in FIG. 11B) in the thickness direction of the substrate 2 in that the workability of the dividing process is further facilitated.
  • the substrate 2 is cracked in the multi-direction from the R surface forming the processing mark 25 inside the substrate 2 in a splitting process described later.
  • the element (chip) shape after division is not good, and there is a possibility of affecting the light emission characteristics.
  • by providing a plurality of processing marks 25 at two or more locations in the thickness direction of the substrate 2 it is possible to cause cracks to continue between the plurality of processing marks 25 in the below-described division process.
  • the dividing surface of the substrate 2 can be easily divided while being roughened, and can be easily divided even when a thick substrate is used.
  • a plurality of processing marks 25 are provided in the thickness direction of the substrate 2, first, after forming the processing marks 25 at a position away from the laser irradiation surface side (the main surface 20 side in the example shown in FIG. 11B), the laser It is preferable from the viewpoint of laser characteristics that the processing order is such that the processing mark 25 is formed at a position closer to the irradiation surface side.
  • the laser processing step of the present invention may be a method of forming a processing mark by irradiating a laser from the lower surface (second main surface) 23 side of the substrate 2 as in the example shown in FIGS. Is possible.
  • the temporary fixing step which is the previous step
  • the temporary bonding pad 18 formed on the light transmitting positive electrode 17 on the semiconductor layer 30 side is temporarily attached.
  • the fixing sheet 50 is stuck. Then, as shown in FIG. 12A, the lower surface 23 of the substrate 2 is irradiated with a laser along a position corresponding to the scribe line 28 on the main surface 20 side.
  • the processing mark 25 can be formed in an area up to 2/3 part in the thickness direction of 2. In the illustrated example, the processing marks 25 are formed in two places in total in the thickness direction of the substrate 2.
  • the semiconductor layer 30 formed on the main surface 20 in advance is exposed in the semiconductor removal step in the semiconductor removal step provided before the laser processing step of providing the processing marks 25 on the substrate 2. It is removed along the band 31.
  • the semiconductor layer 30 is not surely removed before the laser processing step for forming the processing mark 25 on the substrate 2, so-called debris or burning occurs in the semiconductor layer due to laser irradiation in the laser processing step, and light emission. There is a risk of degrading the characteristics of the element chip.
  • the semiconductor layer 30 is previously removed along the exposed band 31 by the semiconductor removal step, the laser is irradiated from the main surface 20 side of the substrate 2 as shown in FIGS. 11A and 11B.
  • the element is applied to the semiconductor layer 30 in the laser processing step or the division step described later. There is no damage that degrades the characteristics. Further, there is no occurrence of a push splitting defect or the like in the splitting process described later, and the splitting process can be performed efficiently.
  • the laser processing step of the present embodiment is not limited to the method of irradiating laser from one of the lower surface 23 side or the main surface 20 side as shown in FIGS. 11A and 11B or FIGS. 12A and 12B.
  • a method of forming a processing mark by irradiating a laser from both sides of the lower surface 23 and the main surface 20 of the substrate 2 is also possible.
  • the substrate 2 is cut along the processing marks 25 formed in the laser processing step, and is divided into a plurality of chips (light emitting elements 1).
  • a temporarily fixed sheet 50 with a wafer as shown in FIG.
  • the substrate 2 is pressed and divided along the processing mark 25 to divide it into a plurality of chips as shown in FIG. 13B.
  • tip was stuck is removed from a breaker apparatus.
  • the substrate 2 is cut into individual light emitting element unit chips along the processing mark 25 by the above procedure, and the substrate 2 is cracked starting from the processing mark 25.
  • the wafer can be divided into individual chip-like light emitting elements 1.
  • the end surface 2a of the divided substrate 2 has an area where at least a part of the periodic processing marks 25 remains, and the divided surface (end surface 2a) when the substrate 2 is cut. There are regions in which crack marks remain irregularly, and almost the entire divided surface, that is, the end surface 2a is a rough surface.
  • the end surface 2a of the substrate 2 is formed as a rough surface, so that the surface area of the end surface 2a is increased, so that the substrate 2 that can efficiently emit the incident light to the outside can be obtained.
  • An excellent light emitting device 1 can be manufactured.
  • the groove on the scribe line 28 is also a starting point in addition to the processing mark 25 inside the substrate 2. As a result, the substrate 2 can be cracked. Thereby, it becomes possible to divide the wafer into the individual light emitting elements 1 in a chip state more easily.
  • the temporarily fixing sheet 50 (see FIG. 13 and the like) attached to the lower surface 23 of the substrate 2 in the temporary fixing step is heated and expanded.
  • the temporarily fixing sheet 50 is expanded by heating by heating means such as an electric heating device (not shown), and the chips of the plurality of light emitting elements 1 are separated by a predetermined distance.
  • the chips of the plurality of light emitting elements 1 are each removed from the temporary fixing sheet 50. Even when the temporary fixing sheet 50 is attached to the semiconductor layer 30 side, that is, the positive electrode bonding pad 18, the chip of the light emitting element 1 can be detached from the temporary fixing sheet 50 by the same method.
  • a wafer provided with the semiconductor layer 30 including the buffer layer 12, the base layer 14a, the translucent positive electrode 17, the positive electrode bonding pad 18 and the negative electrode bonding pad 19 on the substrate 2 by the above steps is, for example, a square of 350 ⁇ m square.
  • the light-emitting element 1 can be obtained by dividing into two.
  • the epitaxial process, the mask process for forming the protective film 13, and the semiconductor from which the protective film 13 and the semiconductor layer 30 are removed by laser irradiation A layer removing step, a grinding step for thinning the substrate 2, a polishing step for polishing the substrate 2, a laser processing step for providing a processing mark 25 inside the substrate 2, and a divided surface (end surface 2 a) of the substrate 25 as a rough surface Therefore, the end surface 2a of the substrate 2 can be roughened without damaging the semiconductor layer 30 and without deteriorating the element characteristics.
  • the internal quantum efficiency and the light extraction efficiency can be improved, and the group III nitride semiconductor light emitting device 1 having a high light emission output can be manufactured. Furthermore, according to the manufacturing method of the present embodiment, when a groove (split groove) is formed in the substrate 2 by laser irradiation in the semiconductor layer removing step, the warpage of the substrate 2 provided in the light emitting element 1 is reduced. Further, by controlling the grain size of the abrasive grains used in the grinding process and the polishing process, the warpage of the substrate 2 after the grinding process and the polishing process can be greatly reduced.
  • the light emitting element 1 can be obtained with high accuracy and high production efficiency (high yield) by two laser irradiation steps (semiconductor layer removal step, laser processing step). Can be manufactured.
  • the group III nitride semiconductor light emitting device 1 having a high light emission output excellent in internal quantum efficiency and light extraction efficiency can be realized by the manufacturing method of the present invention.
  • a lamp By combining the group III nitride semiconductor light emitting device according to the present invention and the phosphor as described above, a lamp can be configured by means well known to those skilled in the art. Conventionally, a technique for changing the emission color by combining a light emitting element and a phosphor is known, and such a technique can be adopted without any limitation. For example, it is possible to obtain light having a longer wavelength than that of the light emitting element by appropriately selecting the phosphor, and white light emission by mixing the light emission wavelength of the light emitting element itself with the wavelength converted by the phosphor. It can also be set as the lamp which exhibits. Further, the lamp can be used for any purpose such as a general bullet type, a side view type for a portable backlight, and a top view type used for a display.
  • the group III nitride semiconductor light emitting device 1 of the same surface electrode type is mounted in a cannonball shape
  • one of the two frames (frame 41 in FIG. 15) is mounted.
  • the light emitting element 1 is bonded
  • the negative electrode (see reference numeral 19 shown in FIG. 1) of the light emitting element 1 is bonded to the frame 42 with the wire 44
  • the positive electrode bonding pad 18 of the light emitting element 1 is bonded to the frame 41 with the wire 43.
  • the bullet-shaped lamp 4 as shown in FIG. 15 can be produced by molding the periphery of the light emitting element 1 with a mold 45 made of a transparent resin. Since the lamp 4 of the present embodiment is provided with the group III nitride semiconductor light-emitting device 1 of the present embodiment, the lamp 4 has excellent light emission characteristics.
  • the group III nitride semiconductor device obtained in the present embodiment and having excellent crystallinity includes a laser layer as well as a semiconductor layer provided in a light emitting device such as a light emitting diode (LED) or a laser device (LD) as described above. It can also be used for photoelectric devices such as light receiving elements, or electronic devices such as HBT (Heter Junction Bipolar Transistor) and HEMT (High Electron Mobility Transistor). Many of these semiconductor elements have various structures, and the layered structure of the group III nitride semiconductor according to the present invention is not limited at all including these known element structures.
  • group III nitride semiconductor device and the manufacturing method thereof and the group III nitride semiconductor light emitting device and the manufacturing method thereof according to the present invention will be described in more detail with reference to examples.
  • the present invention is limited only to these examples. Is not to be done.
  • Example 1 to 4 are schematic cross-sectional views for explaining the laminated structure of the group III nitride semiconductor light-emitting device fabricated in this experimental example.
  • a single-crystal layer made of AlN is formed as a buffer layer 12 with a film thickness of 40 nm on the main surface 20 of the substrate 2 made of sapphire and provided with the protrusions 22, and an n-type film is formed thereon.
  • a 6 ⁇ m thick layer made of GaN (Group III nitride semiconductor) was formed as the underlying layer 14 a constituting the semiconductor layer 14.
  • n-type contact layer 14b constituting the n-type semiconductor layer 14 a 2 ⁇ m-thick layer made of Si-doped GaN, and a 60-nm thick n-type clad layer having a superlattice structure of Si-doped InGaN and GaN 14c
  • a p-type cladding layer 16a having a thickness of 15 nm having a superlattice structure of undoped GaN and a p-type contact layer 16b having a thickness of 20 nm made of Mg-doped GaN are sequentially stacked to form a semiconductor having an LED structure (semiconductor
  • a laminated wafer was formed. Then, a transparent positive electrode 17 and a positive electrode bonding pad 18 are sequentially stacked on the p-type contact layer 16b, and a predetermined region of the n-type semiconductor layer 14 is removed, whereby a negative electrode bonding pad is formed on the n-type contact layer 14b. 19 was formed, and a light emitting device 1 as shown in FIG. Then, the light-emitting element 1 was placed on the lead frame and connected to the lead frame with a gold wire to finally produce a light-emitting diode (lamp 4) as shown in FIG.
  • the plurality of convex portions 22 were formed by the following procedure in a state where the thickness was set to. That is, on the C-plane sapphire substrate having a diameter of 2 inches, a mask was formed by a known photolithography method, and the substrate was etched using a dry etching method, thereby forming the convex portion 22 having the above conditions.
  • an exposure method a stepper exposure method using ultraviolet light was used.
  • the convex portion 22 formed in this way is a bowl-shaped (hemispheric) shape in which the planar shape of the base portion is circular and the outer shape gradually decreases toward the top, and the side surface is curved outward. there were.
  • the substrate 2 made of C-plane sapphire having a diameter of 2 inches having the principal surface (first principal surface) 20 on which the convex portions 22 as described above are formed is washed with hydrofluoric acid and an organic solvent, and then in the chamber. Introduced.
  • the sputtering apparatus an apparatus having a high-frequency power source and a mechanism capable of moving the position of the magnet in the target was used.
  • a target made of metal Al was used as the target.
  • the pressure in the chamber is maintained at 1.0 Pa, and a high frequency bias of 50 W is applied to the substrate 2 side, The surface of the substrate 2 was cleaned by exposure to plasma.
  • argon and nitrogen gas were introduced into the sputtering apparatus while keeping the temperature of the substrate 2 as it was. Then, a high frequency bias of 2000 W was applied to the metal Al target side, the pressure in the furnace was maintained at 0.5 Pa, Ar gas was flowed at 5 sccm, and nitrogen gas was flowed at 15 sccm (the ratio of nitrogen in the entire gas was 75%) ), A single-crystal buffer layer 12 made of AlN was formed on the main surface 20 of the substrate 2 so as to cover the flat surface 21 and the convex portion 22. The magnet in the target was swung both when the substrate 2 was cleaned and when the film was formed.
  • the plasma operation is stopped and the temperature of the substrate 2 is lowered. It was.
  • the substrate 2 on which AlN (buffer layer 12) was formed was taken out from the sputtering apparatus and transferred into the MOCVD apparatus, and an n-type semiconductor layer 14 was formed on the buffer layer 12 by the following procedure.
  • an underlayer 14a made of GaN was formed by the following procedure.
  • a conventionally known MOCVD apparatus was used as the MOCVD apparatus used for forming the underlayer 14a.
  • the substrate 2 was introduced into a reaction furnace (MOCVD apparatus), and placed on a heating carbon susceptor in a glove box replaced with nitrogen gas.
  • the heater was operated to raise the substrate temperature to 1150 ° C., and after confirming that the temperature was stable at 1150 ° C., the valve of the ammonia gas pipe was opened, Distribution of ammonia gas into the reactor was started.
  • n-type contact layer made of GaN was formed using the same apparatus as the MOCVD apparatus used to form the base layer 14a. At this time, the n-type contact layer was doped with Si, and crystal growth was performed under the same conditions as those for the underlayer 14a, except that SiH 4 was circulated as a Si dopant material.
  • the AlN buffer layer 12 having a single crystal structure is formed on the substrate 2 made of sapphire whose surface is reverse-sputtered by the process described above, and an undoped GaN layer (thickness 2 ⁇ m) is formed thereon.
  • An n-type underlayer 14a) and a 2 ⁇ m Si-doped GaN layer (n-type contact layer 14b) having a carrier concentration of 5 ⁇ 10 18 cm ⁇ 3 were formed.
  • an n-type cladding layer 14c was formed by laminating using the same MOCVD method according to the procedure described below. First, while circulating ammonia in the chamber of the MOCVD apparatus, the temperature of the substrate on which the n-type contact layer made of Si-doped GaN was grown was lowered to 760 ° C. using nitrogen as the carrier gas. At this time, the supply amount of SiH 4 was set while waiting for the temperature change in the furnace. The amount of SiH 4 to be circulated was calculated in advance and adjusted so that the electron concentration of the Si-doped layer was 4 ⁇ 10 18 cm ⁇ 3 . Ammonia continued to be fed into the furnace at the same flow rate.
  • a light emitting layer 15 composed of a barrier layer 15a made of GaN and a well layer 15b made of In 0.2 Ga 0.8 N and having a multiple quantum well structure was formed.
  • a barrier layer 15a is first formed on the n-type cladding layer 14c made of Si-doped In 0.01 Ga 0.99 N, and an In 0. forming a well layer 15b composed of 2 Ga 0.8 N.
  • the seventh barrier layer 15a is formed on the sixth well layer 15b, and the barrier layers 15a are arranged on both sides of the light emitting layer 15 having the multiple quantum well structure.
  • the structure was as follows.
  • supply of TEG and SiH 4 into the furnace is started with the substrate temperature kept at 760 ° C., an initial barrier layer made of GaN doped with Si for a predetermined time is formed to 0.8 nm, and supply of TEG and SiH 4 is performed. Stopped. Thereafter, the temperature of the susceptor was raised to 920 ° C. Then, the supply of TEG and SiH 4 into the furnace was restarted, and the 1.7 nm intermediate barrier layer was grown while the substrate temperature remained at 920 ° C., and then the supply of TEG and SiH 4 into the furnace was stopped. did.
  • the susceptor temperature is lowered to 760 ° C., the supply of TEG and SiH 4 is started, and after the final barrier layer of 3.5 nm is grown, the supply of TEG and SiH 4 is stopped again, and the GaN Finished the growth of the barrier layer.
  • an Si-doped GaN barrier layer (barrier layer 15a) having a total film thickness of 5 nm, which is composed of three layers of an initial barrier layer, an intermediate barrier layer, and a final barrier layer, was formed.
  • the amount of SiH 4 was adjusted so that the Si concentration was 1 ⁇ 10 17 cm ⁇ 3 .
  • the TEG and TMI valves are switched to supply the TEG and TMI into the furnace while keeping the temperature of the substrate 2, the pressure in the furnace, the flow rate and type of the carrier gas as they are.
  • a well layer 15b made of In 0.2 Ga 0.8 N was grown.
  • a well layer 15b having a thickness of 2 nm was formed.
  • TEG and TMIn are supplied into the furnace to form a well layer, and a Ga 0.92 In 0.08 N layer having a thickness of 2 nm ( A well layer 15b) was formed.
  • the setting of the TEG supply amount was changed.
  • the supply of TEG and SiH 4 was restarted, and the second barrier layer 15a was formed.
  • barrier layer 105a made of 6 layers of Si-doped GaN and a well layer 105b made of 6 layers of Ga 0.92 In 0.08 N were formed.
  • a seventh barrier layer was subsequently formed.
  • the supply of SiH 4 is stopped, an initial barrier layer made of undoped GaN is formed, and then the substrate temperature is kept at 920 ° C. while the supply of TEG into the furnace is continued.
  • the intermediate barrier layer was grown for a specified time at a substrate temperature of 920 ° C., and then the supply of TEG into the furnace was stopped.
  • the substrate temperature was lowered to 760 ° C., the supply of TEG was started, and after the final barrier layer was grown, the supply of TEG was stopped again, and the growth of the GaN barrier layer was completed.
  • a barrier layer made of undoped GaN having a total film thickness of 4 nm was formed (the uppermost barrier layer among the light emitting layers 15 in FIG. 4). 15a).
  • a well layer having a non-uniform thickness (the first to fifth well layers 15b from the n-type semiconductor layer 14 side in FIG. 4) and a well layer having a uniform thickness (the n-type in FIG. 4).
  • the light emitting layer 15 having a multiple quantum well structure including the sixth well layer 15b from the layer 14 side was formed.
  • the p-type cladding layer 16a having a superlattice structure made of GaN doped with four layers of non-doped Al 0.06 Ga 0.94 N and three layers of Mg is formed using the same MOCVD apparatus.
  • the substrate temperature was raised to 975 ° C. while supplying NH 3 gas, and then the carrier gas was switched from nitrogen to hydrogen at this temperature. Subsequently, the substrate temperature was changed to 1050 ° C. Then, by supplying TMG and TMAl into the furnace, a 2.5 nm layer made of non-doped Al 0.06 Ga 0.94 N was formed. Subsequently, without taking an interval, the TMAl valve was closed and the Cp 2 Mg valve was opened to form a Mg-doped GaN layer of 2.5 nm. The above operation was repeated three times, and finally a p-cladding layer 16a having a superlattice structure was formed by forming an undoped Al 0.06 Ga 0.94 N layer.
  • a p-type semiconductor finally composed of a p-type cladding layer 16a having a thickness of 15 nm and a p-type contact layer 16b made of Mg-doped Al 0.02 Ga 0.98 N having a thickness of 20 nm.
  • Layer 16 was deposited.
  • the epitaxial wafer for LED produced as described above is formed on the substrate 2 side after forming a 40 nm thick AlN layer (buffer layer 12) having a single crystal structure on the substrate 2 made of sapphire having a C-plane.
  • the n-type contact layer having a film thickness of 2 ⁇ m composed of a 6 ⁇ m undoped GaN layer (underlayer 14 a) and an Si-doped GaN initial layer having an electron concentration of 5 ⁇ 10 18 cm ⁇ 3 and a Si-doped GaN regrown layer N-type having a superlattice structure having Si concentration of 14a, 4 ⁇ 10 18 cm ⁇ 3 and comprising 20 layers of 1.7 nm Ga 0.99 In 0.01 N and 19 layers of 1.7 nm GaN 6 layers of Si-doped GaN barrier layer (barrier layer 15a) having a thickness of 5 nm, and a thickness of 2 nm, starting from the cladding layer 14b and GaN barrier layer and ending at the Ga
  • the top layer of the barrier A multiple quantum well structure (light emitting layer 15) composed of a layer 15a), four layers composed of non-doped Al 0.06 Ga 0.94 N with a thickness of 2.5 nm, and Mg-doped with a thickness of 2.5 nm
  • a p-type cladding layer 16a composed of three layers made of Al 0.01 Ga 0.99 N and having a superlattice structure, and a p-contact layer 16b composed of Mg-doped GaN having a thickness of 20 nm.
  • a type semiconductor layer 16 is laminated.
  • each electrode for constituting the LED was formed on the epitaxial wafer (see the laminated semiconductor 10 shown in FIG. 4) in which the semiconductor layer 30 was formed on the substrate 2 by the above procedure. That is, the transparent positive electrode 17 made of ITO is formed on the surface of the Mg-doped AlGaN layer (p-type semiconductor layer 16b) of the epitaxial wafer by a known photolithography technique, and titanium, aluminum, and gold are sequentially formed thereon.
  • a positive electrode bonding pad 18 (p-electrode bonding pad) having a laminated structure was formed as a p-side electrode.
  • n-side electrode negative electrode
  • n-side electrode positive electrode
  • four layers of Ni, Al, Ti, and Au are sequentially laminated on the exposed region 14d.
  • a negative electrode bonding pad 19 n-side electrode was formed.
  • a protective film 13 was formed on the wafer on which each electrode was formed. At this time, the protective film 13 was formed so as to entirely cover the semiconductor layer 30, the translucent positive electrode 17, the positive electrode bonding pad 18 and the negative electrode bonding pad 19. At this time, as a material for the protective film 13, a resist made of a general resin material was used, and a film was formed on the conductor layer 30 using a spin coater.
  • the wafer in which the protective film 13, the semiconductor layer 30, and the buffer layer 12 are divided into element unit chips on the substrate 2 is impregnated with the phosphoric acid treatment liquid, and the semiconductor layer 30 and the buffer layer 12 are A portion of the cross section was removed by etching because of damage given by the laser.
  • the side surface 30a of the semiconductor layer 30 and the side surface 12a of the buffer layer 12 were formed in a reverse inclined surface shape that reversely inclined toward the top from the substrate 2.
  • the protective film 13 on the wafer was completely peeled and removed by exposing the wafer to oxygen plasma.
  • the temporary fixing sheet 50 having the substrate 2 attached thereto is fixed to the sample stage of the stealth laser processing machine, and the laser is pulsed to the scribe line 28 which is the region where the semiconductor layer 30 is removed on the substrate 2.
  • the main surface 20 of the substrate 2 is irradiated with a laser along the scribe line 28, and a processing mark is formed inside the substrate 2. 25 was formed.
  • the wavelength of the laser is set to 355 nm
  • the pulse period is set to 25 kHz
  • the moving speed of the sample stage is set to a range of 100 to 200 mm / sec
  • the focus of the laser is adjusted to approximately the center of the substrate 2 in the thickness direction.
  • Laser irradiation was performed. By such a procedure, processing traces were generated in the substrate 2 at intervals of 4 to 15 ⁇ m, and a lattice-shaped processing trace 25 that could be divided into a plurality of chips in element units was formed.
  • the temporary fixing sheet 50 to which the wafer is adhered is placed on the mounting table of the breaker device, and the blade is pressed from above the wafer so as to follow the processing mark 25 formed on the substrate 2 to stress. And the substrate 2 was pushed along the processing marks 25 to divide the wafer into a plurality of chips (light-emitting elements 1). And the temporarily fixed sheet
  • the temporary fixing sheet 50 is placed on an electric heating device and heated to be expanded, and after the chips of the plurality of light emitting elements 1 are separated by a predetermined distance, the chips of the plurality of light emitting elements 1 are Each was removed from the temporary fixing sheet 50.
  • the wafer provided with the buffer layer 12, the semiconductor layer 30 including the base layer 14a, the translucent positive electrode 17, the positive electrode bonding pad 18, and the negative electrode bonding pad 19 on the substrate 2 is formed into a 350 ⁇ m square by the above procedure.
  • the light-emitting element 1 as shown in FIG. was placed on the lead frame so that each electrode was on top, and was connected to the lead frame with a gold wire to obtain a light emitting diode (lamp 4) as in the example shown in FIG.
  • the end surface 2a of the substrate 2 was positioned at a position of about 10 to 50 ⁇ m from the main surface 20 side where the semiconductor layer was epitaxially grown. Laser processing marks were confirmed at intervals of about 4 to 15 ⁇ m. That is, it was confirmed that irregularities with a period of 4 to 15 ⁇ m were formed on the end surface 2a of the substrate 2 provided in this chip, and the end surface 2a was rough.
  • the light emitting element manufactured in this example has light emitted from the semiconductor layer 30 to the substrate 2 side effectively emitted from the end face 2a, has high light extraction efficiency, and has excellent light emission characteristics. Became clear.
  • the substrate is cut at the same time as the laser irradiation in the semiconductor layer removing process without performing the process of forming the processing marks by the laser processing step as in the above embodiment, and the end surface of the substrate is etched by performing an etching process on the cut cross section. Except for the point that the surface was smooth, each layer was laminated on the substrate in the same procedure as in the above example, and the wafer was divided into light emitting element chips, and then a lamp was fabricated.
  • the forward voltage at a current of 20 mA was 3.0V.
  • the light emission wavelength was 455 nm and the light emission output was 18 mW.
  • the light emitting element of the comparative example is inferior in light output because the light emitted from the semiconductor layer toward the substrate and propagating through the substrate is not easily emitted from the side surface of the substrate.
  • the group III nitride semiconductor light-emitting device obtained by the production method according to the present invention has high light extraction efficiency and excellent light emission characteristics.
  • SYMBOLS 1 Group III nitride semiconductor light emitting element (light emitting element, chip), 10 ... Multilayer semiconductor (Group III nitride semiconductor element), 2 ... Substrate, 2a ... End face, 20 ... Main surface (first main surface), 21 ... Plane, 22 ... Convex part, 23 ... Lower surface (second main surface), 25 ... Processing trace, 28 ... Scribe line (line to be cut), 12 ... Buffer layer, 12a ... Side surface (buffer layer), 14 ... n Type semiconductor layer, 14d ... negative electrode forming region, 15 ... light emitting layer, 16 ... p-type semiconductor layer, 17 ... translucent positive electrode, 18 ... positive electrode bonding pad, 19 ... negative electrode bonding pad, 13 ... protective film, 30 ... semiconductor layer 30a ... side surface (semiconductor layer), 4 ... lamp, 50 ... temporarily fixing sheet

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Abstract

　内部量子効率及び光取り出し効率に優れる発光素子が得られるＩＩＩ族窒化物半導体発光素子の製造方法、ＩＩＩ族窒化物半導体発光素子及びランプを提供する。基板(２)の主面(２０)を覆うように半導体層(３０)を形成するエピタキシャル工程と、半導体層(３０)上に保護膜を形成するマスク工程と、レーザ照射によって保護膜及び半導体層(３０)を除去して基板(２)を露出させる半導体層除去工程と、基板(２)を薄くする研削工程と、基板(２)を研磨する研磨工程と、基板(２)の内部に加工痕を設けるレーザ加工工程と、基板(２)の分割面を粗面としながら複数の発光素子(１)とする分割工程とを備える。

Description

ＩＩＩ族窒化物半導体発光素子の製造方法及びＩＩＩ族窒化物半導体発光素子、並びにランプ
　本発明は、発光ダイオード（ＬＥＤ）、レーザダイオード（ＬＤ）、電子デバイス等に、好適に用いられ、ＩＩＩ族窒化物半導体を積層するＩＩＩ族窒化物半導体発光素子の製造方法及びＩＩＩ族窒化物半導体発光素子、並びにランプに関する。
　本願は、２００８年５月１４日に、日本に出願された特願２００８－１２７７５０号に基づき優先権を主張し、その内容をここに援用する。
　ＩＩＩ族窒化物半導体は、可視光から紫外光領域の範囲に相当するエネルギーの直接遷移型のバンドギャップを有し、発光効率に優れていることから、発光ダイオード（ＬＥＤ）やレーザダイオード（ＬＤ）等の半導体発光素子として製品化され、各種用途で使用されている。また、電子デバイスに用いた場合でも、ＩＩＩ族窒化物半導体は、従来のＩＩＩ－Ｖ族化合物半導体を用いた場合に比べて優れた特性が得られるポテンシャルを有している。
　このようなＩＩＩ族窒化物半導体は、一般的に、トリメチルガリウム、トリメチルアルミニウムおよびアンモニアを原料として、有機金属化学気相成長（ＭＯＣＶＤ）法によって製造される他、分子線エピタキシー法（ＭＢＥ法）等によって製造されている。ＭＯＣＶＤ法は、キャリアガスに原料の蒸気を含ませて基板表面に運搬し、加熱された基板の表面で原料を分解させることにより、結晶を成長させる方法である。
　ＩＩＩ族窒化物半導体が用いられた一般的な発光素子では、サファイア単結晶基板の上に、ＩＩＩ族窒化物半導体からなるｎ型半導体層、発光層及びｐ型半導体層がこの順で積層される。サファイア基板は絶縁体であるので、その素子構造は一般的に、ｐ型半導体層上に形成された正極とｎ型半導体層上に形成された負極とが同一面上に存在する構造となる。このようなＩＩＩ族窒化物半導体発光素子には、正極に透明電極を使用してｐ型半導体側から光を取り出すフェイスアップ方式と、正極にＡｇなどの高反射膜を使用してサファイア基板側から光を取り出すフリップチップ方式の２種類がある。
　上述のような発光素子の出力の指標としては、一般に外部量子効率が用いられ、外部量子効率が高ければ、発光出力の高い発光素子と言うことができる。また、外部量子効率とは、内部量子効率と光取り出し効率とを掛け合わせた指標であり、この内部量子効率とは、素子に注入した電流のエネルギーが発光層で光に変換される割合である。また、光取り出し効率とは、発光層で発生した光のうち発光素子の外部に取り出すことができる光の割合である。従って、外部量子効率を向上させるには、光取り出し効率を改善する必要がある。
　光取り出し効率を改善する方法としては、主として２つの方法がある。一つは、光取り出し面に形成される電極等による光の吸収を低減させる方法であり、もう一つは、発光素子とその外部の媒体との屈折率の違いによって生じる発光素子の内部への光の閉じ込めを低減させる方法である。
　また、発光素子の内部への光の閉じ込めを低減させる方法としては、発光素子の光取り出し面に凹凸を形成する技術が提案されている（例えば、特許文献１を参照）。
　しかしながら、特許文献１に記載のような、機械的加工あるいは化学的加工によって光取り出し面に凹凸が形成された発光素子では、光取り出し面に加工を施すことで半導体層に負荷が掛かり、発光層にダメージが残る虞がある。また、光取り出し面に凹凸が形成される製造条件で半導体層を成長させた発光素子では、半導体層の結晶性が劣化してしまうため、発光層が欠陥を含んだものになる。このため、光取り出し面に凹凸を形成した場合、光取り出し効率は向上するものの、内部量子効率が低下してしまい、発光強度を増強させることができなくなるという問題があった。
　そこで、光取り出し面に凹凸を形成する方法ではなく、サファイア基板の表面に凹凸を形成し、その上にＩＩＩ族窒化物半導体層を成長させる方法が提案されている（例えば、特許文献２を参照）。この方法によれば、サファイア基板とＩＩＩ族窒化物半導体層との界面が凹凸となり、サファイア基板とＩＩＩ族窒化物半導体層との屈折率の違いによる界面での光の乱反射により、発光素子の内部への光の閉じ込めを低減させることができ、光取り出し効率を向上させることができる。
　しかしながら、特許文献２に記載の方法では、サファイア基板上の半導体層からの光取り出し効率は改善できるものの、サファイア基板からの光取り出し効率を向上させることができないという問題があった。
　さらに、光取り出し効率の高い発光素子を提供するために、ＩＩＩ族窒化物半導体層の側面が基板主面の法線に対して傾斜している当該発光素子が知られている（例えば、特許文献３を参照）。そして特許文献３には、窒化物半導体層を基板に達するまで除去する手段としてレーザの使用が記載されている。
　一方、ウェーハを個々の素子に分割する方法として、半導体層が積層されたウェーハの基板内部に集光点を合わせてレーザ光を照射することにより改質領域を形成し、この改質領域によって切断起点領域を形成し、切断起点領域に沿ってウェーハを切断する方法が提案されている（例えば、特許文献４、５を参照）。
特許第２８３６６８７号公報 特開２００２－２８０６１１号公報 特開２００６－２５３６７０号公報 特開２００３－３３８４６８号公報 特開２００６－２４５０６２号公報
　即ち、特許文献４、５においては、ウェーハを分割する際、レーザ照射によってサファイア基板の内部に変質部分を設けた後に、発光素子チップ単位に分割するレーザ加工方法が開示されているが、このような方法では、分割の際にＩＩＩ族窒化物半導体層に対してレーザ加工によるダメージが与えられてしまい、発光特性の低下や電気的リークが発生する等の問題があった。
　本発明は上記問題に鑑みてなされたものであり、内部量子効率及び光取り出し効率に優れる発光素子を製造することができるとともに、生産効率に優れたＩＩＩ族窒化物半導体発光素子の製造方法を提供することを目的とする。
　また、内部量子効率及び光取り出し効率に優れ、高い発光特性を有するＩＩＩ族窒化物半導体発光素子、及びそれが用いられてなるランプを提供することを目的とする。
　本発明者等は、基板上にＩＩＩ族窒化物半導体が形成されてなる発光素子の光取り出し効率を向上させるために鋭意研究を重ねたところ、基板上に、少なくとも、ＩＩＩ族窒化物半導体からなるｎ型半導体層、発光層及びｐ型半導体層を順次積層して形成した半導体層に、第１のレーザ照射によって前記半導体層を除去して基板の主面を露出、及び／又は、基板の一部に溝を形成した後、基板内部に第２のレーザ照射の工程による加工痕を設け、この加工痕で基板を分割することにより、光取り出し効率に優れる発光素子を、半導体層にダメージを与えることなく、より高い生産効率で製造することが可能となることを見出し、本発明を完成させた。
　すなわち、本発明は以下の発明を提供する。
［１］　基板上に、ＩＩＩ族窒化物半導体からなるｎ型半導体層、発光層及びｐ型半導体層を順次積層して半導体層を形成するＩＩＩ族窒化物半導体発光素子の製造方法であって、前記基板の第１の主面の上に、前記ＩＩＩ族窒化物半導体をエピタキシャル成長させることにより、前記主面を覆うようにして前記半導体層を形成するエピタキシャル工程と、前記半導体層上に保護膜を形成するマスク工程（保護膜形成工程）と、前記基板の半導体層及び保護膜を形成した側から、前記基板を複数のチップに分割するための切断予定ライン（スクライブライン）に沿ってレーザを照射することにより、前記保護膜及び前記半導体層を除去し、前記基板を露出させる半導体層除去工程と、前記基板の第２の主面を研削することによって前記基板を薄くする研削工程と、前記研削工程後に前記基板を研磨（ラッピング）する研磨工程と、前記切断予定ラインに沿ってレーザを照射することにより、前記基板の内部に加工痕を設けるレーザ加工工程と、前記加工痕及び前記切断予定ラインに沿って前記基板を分割することにより、該基板の分割面を粗面としながら複数のチップとする分割工程と、を具備してなることを特徴とするＩＩＩ族窒化物半導体発光素子の製造方法。
［２］　前記基板に備えられる前記第１の主面が、Ｃ面からなる平面と前記Ｃ面上に形成された複数の凸部とからなるものであることを特徴とする上記［１］に記載のＩＩＩ族窒化物半導体発光素子の製造方法。
［３］　前記基板が、基板表面の面方位として（０００１）方向から±３°の範囲内のオフ角が付与された基板であることを特徴とする上記［１］又は［２］に記載のＩＩＩ族窒化物半導体発光素子の製造方法。
［４］　前記レーザ加工工程は、前記基板の第２の主面側、及び／又は、第１の主面側から前記レーザを照射することを特徴とする上記［１］～［３］の何れか１項に記載のＩＩＩ族窒化物半導体発光素子の製造方法。
［５］　前記レーザ加工工程は、前記基板における前記レーザの照射面から厚さ方向で２／３部迄の領域に、前記加工痕を設けることを特徴とする上記［１］～［４］の何れか１項に記載のＩＩＩ族窒化物半導体発光素子の製造方法。
［６］　前記レーザ加工工程は、前記基板に対して前記レーザをパルス照射することを特徴とする上記［１］～［５］の何れか１項に記載のＩＩＩ族窒化物半導体発光素子の製造方法。
［７］　前記レーザ加工工程は、前記レーザの発光波長を２６６ｎｍ、又は３５５ｎｍとすることを特徴とする上記［１］～［６］の何れか１項に記載のＩＩＩ族窒化物半導体発光素子の製造方法。
［８］　前記半導体層除去工程は、前記レーザをパルス照射することによって前記半導体層を除去することを特徴とする上記［１］～［７］の何れか１項に記載のＩＩＩ族窒化物半導体発光素子の製造方法。
［９］　前記半導体層除去工程は、前記レーザの発光波長を２６６ｎｍ、又は３５５ｎｍとすることを特徴とする上記［１］～［８］の何れか１項に記載のＩＩＩ族窒化物半導体発光素子の製造方法。
［１０］　前記半導体層除去工程と前記研削工程との間において、前記半導体層除去工程で、前記基板を分割するためのスクライブラインに沿った部分が除去された前記半導体層の側面をエッチングするエッチング工程を備えることを特徴とする上記［１］～［９］の何れか１項に記載のＩＩＩ族窒化物半導体発光素子の製造方法。
［１１］　前記エッチング工程は、前記半導体層をリン酸処理液に含浸する湿式エッチングによって行なうことを特徴とする上記［１０］に記載のＩＩＩ族窒化物半導体発光素子の製造方法。
［１２］　前記エッチング工程は、前記半導体層の側面を、前記基板の第１の主面上から前記半導体層が形成された側に向かうに従って逆傾斜する逆傾斜面状に形成することを特徴とする上記［１０］又は［１１］に記載のＩＩＩ族窒化物半導体発光素子の製造方法。
［１３］　前記研磨工程と前記レーザ加工工程との間において、前記基板側、又は、前記半導体層側の何れかに、樹脂からなる仮固定シートを貼着する仮固定工程を備え、前記分割工程の後に、前記仮固定シートを加熱して拡張することにより、前記複数のチップの各々を離間させた後、該チップを前記仮固定シートから取り外すシート剥離工程を備えることを特徴とする上記［１］～［１２］の何れか１項に記載のＩＩＩ族窒化物半導体発光素子の製造方法。
［１４］　少なくとも前記エピタキシャル工程の前において、前記基板の第１の主面の上に、ＡｌＸＧａ１－ＸＮ（１≧Ｘ≧０）からなるバッファ層を、前記第１の主面を覆うようにして反応性スパッタ法によって積層するバッファ層形成工程を備え、前記半導体層除去工程は、前記基板の半導体層及び保護膜を形成した側から、前記基板を複数のチップに分割するための切断予定ラインに沿ってレーザを照射することにより、前記保護膜、前記半導体層及び前記バッファ層の各々を除去して前記基板を露出させ、前記エッチング工程は、前記半導体層除去工程において前記基板を分割するためのスクライブラインに沿った部分が除去された前記半導体層及びバッファ層の側面をエッチングすることを特徴とする上記［１］～［１３］の何れか１項に記載のＩＩＩ族窒化物半導体発光素子の製造方法。
［１５］　前記バッファ層形成工程は、前記バッファ層を０．０１～０．５μｍの厚さで形成することを特徴とする上記［１４］に記載のＩＩＩ族窒化物半導体発光素子の製造方法。
［１６］　前記バッファ層形成工程は、前記バッファ層を単結晶で形成することを特徴とする上記［１４］又は［１５］に記載のＩＩＩ族窒化物半導体発光素子の製造方法。
［１７］　前記バッファ層形成工程は、前記バッファ層を多結晶で形成することを特徴とする上記［１４］又は［１５］に記載のＩＩＩ族窒化物半導体発光素子の製造方法。
［１８］　前記エピタキシャル工程と前記マスク工程との間において、前記ｐ型半導体層上の所定の位置に複数の透光性正極を形成した後、該透光性正極の各々の上に複数の正極ボンディングパッドを形成するとともに、前記半導体層の所定の位置をエッチング除去することにより、前記ｎ型半導体層を露出させて複数の負極形成領域を形成し、該負極形成領域の各々に複数の負極ボンディングパッドを形成する電極形成工程を備えることを特徴とする上記［１］～［１７］の何れか１項に記載のＩＩＩ族窒化物半導体発光素子の製造方法。
［１９］　前記基板がサファイア基板であることを特徴とする上記［１］～［１８］の何れか１項に記載のＩＩＩ族窒化物半導体発光素子の製造方法。
［２０］　前記基板の厚さが１００μｍ以上であることを特徴とする上記［１］～［１９］の何れか１項に記載のＩＩＩ族窒化物半導体発光素子の製造方法。
［２１］　上記［１］～［２０］の何れか１項に記載の製造方法によって得られるＩＩＩ族窒化物半導体発光素子。
［２２］　基板上に、ＩＩＩ族窒化物半導体からなるｎ型半導体層、発光層及びｐ型半導体層が順次積層されてなる半導体層が形成されたＩＩＩ族窒化物半導体発光素子であって、前記基板は、Ｃ面からなる平面と、前記Ｃ面上に形成される複数の凸部とからなる第１の主面を有し、前記主面の上に前記ＩＩＩ族窒化物半導体がエピタキシャル成長することにより、前記主面を覆うように前記半導体層が形成されてなり、前記半導体層の側面が、前記基板の第１の主面上から上部に向かうに従って逆傾斜する逆傾斜面状に形成されてなり、前記基板の端面が粗面とされていることを特徴とするＩＩＩ族窒化物半導体発光素子。
［２３］　前記基板が、基板表面の面方位として（０００１）方向から±３°の範囲内のオフ角が付与された基板であることを特徴とする上記［２２］に記載のＩＩＩ族窒化物半導体発光素子。
［２４］　前記基板の端面は、該基板の内部にレーザ加工によって設けられた加工痕によって粗面とされているとともに、前記基板が前記加工痕に沿って分割されることによって粗面とされたものであることを特徴とする上記［２２］又は［２３］に記載のＩＩＩ族窒化物半導体発光素子。
［２５］　前記基板と前記半導体層との間において、前記基板の前記第１の主面の上に、該第１の主面を覆うようにＡｌＸＧａ１－ＸＮ（１≧Ｘ≧０）からなるバッファ層が反応性スパッタ法によって形成されていることを特徴とする上記［２２］～［２４］の何れか１項に記載のＩＩＩ族窒化物半導体発光素子。
［２６］　前記半導体層及び前記バッファ層の各々の側面が、前記基板の第１の主面上から上部に向かうに従って逆傾斜する逆傾斜面状に形成されていることを特徴とする上記［２５］に記載のＩＩＩ族窒化物半導体発光素子。
［２７］　前記バッファ層の厚さが０．０１～０．５μｍの範囲とされていることを特徴とする上記［２５］又は［２６］に記載のＩＩＩ族窒化物半導体発光素子。
［２８］　前記バッファ層が単結晶であることを特徴とする上記［２５］～［２７］の何れか１項に記載のＩＩＩ族窒化物半導体発光素子。
［２９］　前記バッファ層が多結晶であることを特徴とする上記［２５］～［２７］の何れか１項に記載のＩＩＩ族窒化物半導体発光素子。
［３０］　前記ｐ型半導体層上に透光性正極が形成され、該透光性正極上に正極ボンディングパッドが形成されているとともに、前記ｎ型半導体層の所定の位置が露出した負極形成領域に負極ボンディングパッドが形成されてなることを特徴とする上記［２２］～［２９］の何れか１項に記載のＩＩＩ族窒化物半導体発光素子。
［３１］　前記基板がサファイア基板であることを特徴とする上記［２２］～［３０］の何れか１項に記載のＩＩＩ族窒化物半導体発光素子。
［３２］　前記基板の厚さが１００μｍ以上とされていることを特徴とする上記［２２］～［３１］の何れか１項に記載のＩＩＩ族窒化物半導体発光素子。
［３３］　前記基板の凸部は、基部幅が０．０５～５μｍ、高さが０．０５～５μｍであり、且つ高さが基部幅の１／４以上であって、隣接する前記凸部間の間隔が前記基部幅の０．５～５倍とされていることを特徴とする上記［２２］～［３２］の何れか１項に記載のＩＩＩ族窒化物半導体発光素子。
［３４］　前記基板の凸部は、上部に向かうに従って徐々に外形が小さくなる形状とされていることを特徴とする上記［２２］～［３３］の何れか１項に記載のＩＩＩ族窒化物半導体発光素子。
［３５］　前記基板の凸部は、略円錐状、又は、略多角錐状として形成されていることを特徴とする上記［２２］～［３４］の何れか１項に記載のＩＩＩ族窒化物半導体発光素子。
［３６］　上記［２１］～［３５］の何れか１項に記載のＩＩＩ族窒化物半導体発光素子が用いられてなるランプ。
　本発明のＩＩＩ族窒化物半導体発光素子の製造方法によれば、エピタキシャル工程と、保護膜を形成するマスク工程（保護膜形成工程）と、レーザ照射によって前記保護膜及び前記半導体層を除去する半導体層除去工程と、前記基板を薄くする研削工程と、前記基板を研磨する研磨工程と、前記基板の内部に加工痕を設けるレーザ加工工程と、前記基板の分割面を粗面とする分割工程とを具備してなる製造方法なので、半導体層にダメージを与えることなく、また、素子特性を低下させることなく、基板の端面を粗面とすることができ、結果的に、内部量子効率及び光取り出し効率を高め、高い発光出力を有するＩＩＩ族窒化物半導体発光素子を製造することができる。
　さらに、本発明の製造方法によれば、半導体層除去工程において、レーザ照射により基板に溝を形成した場合には、当該半導体発光素子に備えられる基板の反りを低減することができ、さらに、研削工程及び研磨工程で使用する砥粒の粒度をコントロールすることで、研削工程及び研磨工程後の基板の反りを大幅に低減できる。
　また、本発明の製造方法によれば、上述の効果の寄与により、２つのレーザ照射工程（半導体層除去工程、レーザ加工工程）によって、高精度かつ高い生産効率（高い歩留り）で半導体発光素子を製造することが可能となる。
　この結果、本発明の製造方法により、内部量子効率及び光取り出し効率に優れた高い発光出力を有するＩＩＩ族窒化物半導体発光素子が実現できる。
　また、本発明のＩＩＩ族窒化物半導体発光素子によれば、基板が、Ｃ面からなる平面と、前記Ｃ面上に形成される複数の凸部とからなる第１の主面を有するものであり、この第１の主面の上にＩＩＩ族窒化物半導体がエピタキシャル成長することにより、第１の主面を覆うように半導体層が形成されてなる構成なので、界面での光の乱反射により発光素子の内部への光の閉じ込めが低減され、また、半導体層の側面を、基板の第１の主面上から前記半導体層が形成された側（上部）に向かうに従って逆傾斜する逆傾斜面状に形成することにより、発光素子の内部への光の閉じ込めが低減され、さらに、分割された発光素子の基板の端面が粗面とされてなる構成とすることで、基板内部を伝搬する光を効率的に外部に出射させる格別な効果により、従来に増して高い発光出力を有する発光素子を提供することが可能となる。
　さらに、本発明は、上記本発明のＩＩＩ族窒化物半導体発光素子を用いることにより、高い発光特性を有するランプを提供することができる。
本発明に係るＩＩＩ族窒化物半導体発光素子の一例を模式的に説明する図であり、断面構造を示す概略図である。 本発明に係るＩＩＩ族窒化物半導体発光素子の一例を模式的に説明する図であり、基板の断面形状を示す部分断面図である。 本発明に係るＩＩＩ族窒化物半導体発光素子の一例を模式的に説明する図であり、基板の主面形状を示す斜視図である。 本発明に係るＩＩＩ族窒化物半導体発光素子の一例を模式的に説明する図であり、積層半導体の断面構造を示す概略図である。 本発明に係るＩＩＩ族窒化物半導体発光素子の製造方法の一例を模式的に説明する図であり、電極形成工程を示す断面図である。 本発明に係るＩＩＩ族窒化物半導体発光素子の製造方法の一例を模式的に説明する断面図であり、マスク工程を示す概略図である。 本発明に係るＩＩＩ族窒化物半導体発光素子の製造方法の一例を模式的に説明する平面図であり、マスク工程を示す概略図である。 本発明に係るＩＩＩ族窒化物半導体発光素子の製造方法の一例を模式的に説明する断面図であり、半導体層除去工程を示す概略図である。 本発明に係るＩＩＩ族窒化物半導体発光素子の製造方法の一例を模式的に説明する平面図であり、半導体層除去工程を示す概略図である。 本発明に係るＩＩＩ族窒化物半導体発光素子の製造方法の一例を模式的に説明する図であり、エッチング工程を示す断面図である。 本発明に係るＩＩＩ族窒化物半導体発光素子の製造方法の一例を模式的に説明する図であり、保護膜除去工程を示す断面図である。 本発明に係るＩＩＩ族窒化物半導体発光素子の製造方法の一例を模式的に説明する図であり、仮固定工程を示す断面図である。 本発明に係るＩＩＩ族窒化物半導体発光素子の製造方法の一例を模式的に説明する図であり、レーザ加工工程を示す断面図で、基板の主面側からレーザを照射する工程を表す概略図である。 本発明に係るＩＩＩ族窒化物半導体発光素子の製造方法の一例を模式的に説明する図であり、レーザ加工工程を示す断面図で、レーザによって加工痕が形成された状態を示す概略図である。 本発明に係るＩＩＩ族窒化物半導体発光素子の製造方法の一例を模式的に説明する図であり、レーザ加工工程を示す断面図で、基板の下面側からレーザを照射する工程を表す概略図である。 本発明に係るＩＩＩ族窒化物半導体発光素子の製造方法の一例を模式的に説明する図であり、レーザ加工工程を示す断面図で、レーザによって加工痕が形成された状態を示す概略図である。 本発明に係るＩＩＩ族窒化物半導体発光素子の製造方法の一例を模式的に説明する図であり、分割工程を示す断面図で、加工痕に沿って基板を押し割る処理を示す概略図である。 本発明に係るＩＩＩ族窒化物半導体発光素子の製造方法の一例を模式的に説明する図であり、分割工程を示す断面図で、分割されたチップを示す概略図である。 本発明に係るＩＩＩ族窒化物半導体発光素子の製造方法の一例を模式的に説明する図であり、シート剥離工程を示す断面図で、複数の発光素子がシートから剥離された状態を示す概略図である。 本発明に係るＩＩＩ族窒化物半導体発光素子を用いて構成したランプを模式的に説明する概略図である。
　以下に、本発明の実施形態であるＩＩＩ族窒化物半導体発光素子の製造方法及びＩＩＩ族窒化物半導体発光素子、並びにランプについて、図１～１４を適宜参照しながら説明する。図１は本実施形態のＩＩＩ族窒化物半導体発光素子を示す断面図であり、図２は凸部が設けられた基板の第１の主面にバッファ層及びＩＩＩ族窒化物半導体からなる下地層を積層する工程を説明するための断面図、図３は図２に示す凸部が設けられた基板の第１の主面を示す斜視図、図４は図１に示す発光素子に備えられる積層半導体をさらに詳細に示す断面図、図５～図１３は本実施形態のＩＩＩ族窒化物半導体発光素子の製造方法の各プロセスを説明するための工程図、図１４は半導体層を逆テーパ状に形成した例を示す概略図、図１５は図１に示す発光素子が用いられてなるランプを示す概略図である。
［ＩＩＩ族窒化物半導体発光素子］
　本実施形態のＩＩＩ族窒化物半導体素子（以下、発光素子と略称することがある）１は、基板２上に、ＩＩＩ族窒化物半導体からなるｎ型半導体層１４、発光層１５及びｐ型半導体層１６が順次積層されてなる半導体層３０が形成され、基板２は、Ｃ面からなる平面２１と、Ｃ面上に形成される複数の凸部２２とからなる主面（第１の主面）２０を有し、この主面２０の上にＩＩＩ族窒化物半導体からなる半導体層３０がエピタキシャル成長することにより、平面２１及び凸部２２からなる主面２０を覆うように半導体層３０が形成され、また、基板２の端面２ａが、詳細を後述する粗面とされてなり、概略構成されている。また、本実施形態で説明する発光素子１は、ｐ型半導体層１６上に透光性正極１７が形成され、この透光性正極１７上に正極ボンディングパッド１８が形成されているとともに、ｎ型半導体層１４においてｎ型コンタクト層１４ｂが露出した負極形成領域１４ｄに負極ボンディングパッド１９が形成されている（図１に示す発光素子１及び図４に示す積層半導体１０を参照）。また、図１に示す例の発光素子１は、基板２とｎ型半導体層１４の間に、バッファ層１２が形成されている。また、図示例の発光素子１は、半導体層３０（ｎ型半導体層１４、発光層１５及びｐ型半導体層１６）の側面３０ａ及びバッファ層１２の側面１２ａが、基板２上から上部に向かうに従って逆傾斜する逆傾斜面状に形成されている。
　本実施形態の発光素子１は、上記構成により、図１に例示するような一面電極型の発光素子をなすものである。
＜積層構造＞
　図４は、本発明に係るＩＩＩ族窒化物半導体素子の一例を説明するための図であり、基板上にＩＩＩ族窒化物半導体が形成された積層半導体の一例を示す概略断面図である。
　図４に示す積層半導体１０は、基板２上にＩＩＩ族窒化物からなるバッファ層１２が積層されており、図示例では、バッファ層１２の上にｎ型半導体層１４（下地層１４ａ）が形成された構成とされている。また、図示例の積層半導体１０においては、ｎ型半導体層１４の上に、さらに、発光層１５及びｐ型半導体層１６が順次積層され、これら各層からなるＬＥＤ構造（半導体層３０）が構成されている。
　以下、本実施形態のＩＩＩ族窒化物半導体発光素子の積層構造について詳述する。
『基板』
（基板の材料）
　基板２の材料としては、表面にＩＩＩ族窒化物半導体結晶がエピタキシャル成長できる材料であれば、特に限定されず、各種材料を選択して用いることができるが、本発明においては、後述のレーザ加工工程や、基板に凸部を形成する工程における加工の特性上、サファイアを用いることが好ましい。また、サファイアのような六方晶構造を有する材料を基板に用いることは、結晶性の良好なＩＩＩ族窒化物半導体を積層できる点からも好ましい。
　また、基板の大きさとしては、通常は直径２インチ程度のものが用いられるが、本発明のＩＩＩ族窒化物半導体素子では、直径４～６インチの基板を使用することも可能である。
　また、本発明において用いる基板２としては、基板表面の面方位として（０００１）方向から±３°の範囲内のオフ角が付与された基板を用いることができる。
（基板の形状：平面と凸部とからなる主面）
　本実施形態で用いられる基板２は、図３に示す例のように、複数の凸部２２が形成されている。そして、基板２の主面（第１の主面）２０において凸部２２の形成されていない部分は、（０００１）Ｃ面からなる平面２１とされている。従って、図２及び図３に示す例のように、基板２の主面２０は、Ｃ面からなる平面２１と、複数の凸部２２とから構成されている。
　凸部２２は、図２及び図３に示すように、Ｃ面に非平行の表面２２ｃからなるものであり、この表面２２ｃにＣ面が現れていないものである。図２及び図３に示す凸部２２は、基部２２ａの平面形状が略円形であり、上部に向かって徐々に外形が小さくなる形状とされており、側面２２ｂが外側に向かって湾曲したお椀状（半球状）の形状とされている。
　また、凸部２２の平面配置は、図２及び図３に示すように、碁盤目状に等間隔に配置されている。
　また、図２及び図３に示す例の凸部２２は、基部幅ｄ１が０．０５～５μｍ、高さｈが０．０５～５μｍ、且つ、高さｈが基部幅ｄ１の１／４以上のものであって、隣接する凸部２２間の間隔ｄ２が基部幅ｄ１の０．５～５倍とされている。ここで、凸部２２の基部幅ｄ１とは、凸部２２の底辺（基部２２ａ）における最大幅の長さのことをいう。また、隣接する凸部２２の間隔ｄ２とは、最も近接した凸部２２の基部２２ａの縁の間の距離をいう。
　隣接する凸部２２間の間隔ｄ２は、基部幅ｄ１の０．５～５倍とされることが好ましい。凸部２２間の間隔ｄ２が基部幅ｄ１の０．５倍未満であると、ｎ型半導体層１４（半導体層３０）を構成する下地層１４ａをエピタキシャル成長させる際に、Ｃ面からなる平面２１上からの結晶成長が促進され難くなり、凸部２２を下地層１４ａで完全に埋め込むことが難しくなるし、下地層１４ａの表面１４ｆの平坦性が十分に得られない場合がある。
　従って、凸部２２を埋めて下地層１４ａ上にＬＥＤ構造をなす半導体層の結晶を形成した場合、この結晶は当然にピットが多く形成されることとなり、形成されるＩＩＩ族窒化物半導体発光素子の出力や電気特性等の悪化につながってしまう。また、凸部２２間の間隔ｄ２が基部幅ｄ１の５倍を超えると、基板２を用いてＩＩＩ族窒化物半導体発光素子を形成した場合に、基板２と、基板２上に形成されたＩＩＩ族窒化物半導体層との界面での光の乱反射の機会が減少し、光の取り出し効率を十分に向上させることができなくなる恐れがある。
　基部幅ｄ１は０．０５～５μｍとされることが好ましい。基部幅ｄ１が０．０５μｍ未満であると、基板２を用いてＩＩＩ族窒化物半導体発光素子を形成した場合に、光を乱反射させる効果が十分に得られない恐れがある。また、基部幅ｄ１が５μｍを超えると、凸部２２を埋めて下地層１４ａをエピタキシャル成長させることが困難になる。
　凸部２２の高さｈは０．０５～５μｍとされることが好ましい。凸部２２の高さｈが０．０５μｍ未満であると、基板２を用いてＩＩＩ族窒化物半導体発光素子を形成した場合に、光を乱反射させる効果が十分に得られない恐れがある。また、凸部２２の高さｈが５μｍを超えると、凸部２２を埋めて下地層１４ａをエピタキシャル成長することが困難になり、下地層１４ａの表面１４ａの平坦性が十分に得られない場合がある。
　また、凸部２２の高さｈは基部幅ｄ１の１／４以上とされることが好ましい。凸部２２の高さｈが基部幅ｄ１の１／４未満であると、基板２を用いてＩＩＩ族窒化物半導体発光素子を形成した場合における光を乱反射させる効果や、光の取り出し効率を向上させる効果が十分に得られない恐れがある。
　なお、凸部２２の形状は、図２及び図３に示す例に限定されるものではなく、Ｃ面に非平行の表面からなるものであれば、いかなる形状であってもよい。例えば、基部の平面形状が略多角形であり、上部に向かって徐々に外形が小さくなる形状とされており、側面１２が外側に向かって湾曲している形状であってもよい。また、側面が上部に向かって徐々に外形が小さくなる斜面からなる略円錐状や略多角錐状とされていてもよい。また、側面の傾斜角度が２段階的変化する形状であってもよい。
　また、凸部２２の平面配置も、図２及び図３に示す例に限定されるものではなく、等間隔であってもよいし、等間隔でなくてもよい。また、凸部２２の平面配置は、四角形状であってもよいし、三角形状であってもよいし、ランダムであってもよい。
　なお、本実施形態おいては、基板２上に設けられる凸部２２を、詳細を後述する製造方法により、基板２をエッチングすることによって形成することができるが、これには限定されない。例えば、基板上に、凸部をなす別の材料を堆積させることによって凸部を形成してもよい。基板上に、凸部をなす別の材料を堆積させる方法としては、例えば、スパッタ法、蒸着法、ＣＶＤ法等の各方法を用いることができる。また、凸部をなす材料としては、基板の材料とほぼ同等の屈折率を有する材料を用いることが好ましく、基板がサファイア基板の場合、例えば、Ａｌ２Ｏ３、ＳｉＮ、ＳｉＯ２等を用いることができる。
（基板の形状：基板の端面）
　本実施形態の発光素子１は、基板２の端面２ａが粗面として構成されている。
　本実施形態において、基板２の端面２ａを粗面とする方法としては、後述の製造方法の説明において詳述するが、図１０に示すように、基板２上にバッファ層１２、半導体層３０等が積層された半導体ウェーハを個々の発光素子チップに分割する際、まず、保護膜１３に向けてレーザを照射することにより、基板２を分割するためのスクライブライン２８に沿って保護膜１３及び半導体層３０（並びにバッファ層１２）を除去し、基板２の主面２０、即ちスクライブライン２８の部分を露出させる。そして、スクライブライン２８に沿ってレーザを照射することにより、基板２の内部に加工痕２５を設けた後、前記半導体ウェーハに対して機械的に応力を印加することにより、上述の加工痕２５を起点として、基板２に亀裂を生じさせながら前記半導体ウェーハを破断させ、個々のチップ状態の発光素子１に分割する。
　この際、基板２の端面２ａには、詳細な図示を省略するが、レーザ加工による加工痕２５の少なくとも一部が残存する周期的あるいは非周期的な痕が形成された領域と、前記半導体ウェーハを加工痕２５に沿って破断させた際に生じる亀裂痕が不規則に残存する領域とが存在し、全体として不規則な粗面状となる。
　このように、基板２の端面２ａが粗い面とされていることにより、端面２ａの表面積が増加するので、基板２に入射した光を効率良く外部に出射させることができ、発光素子１の光取り出し効率が向上する。
　上述したように、本実施形態の発光素子１は、各電極が素子の主面側に形成されてなる一面発光型（図１を参照）の発光素子として構成されており、通常、基板２の下面（第２の主面）２３側が、発光素子が設置される箇所に固定されて使用される。このような発光素子においては、後述の発光層１５からの出射光が、半導体層３０の主面側や側面から出射されるとともに、半導体層３０の下面側から出射された多くの光が基板２の主面２０側に入射される。基板２に入射された光は、基板２内を伝搬して下面２３側や端面２ａに到達するが、下面２３は発光素子の設置場所に固定されるため、基板２内に入射した光は、反射して主面２０から半導体層３０に向けて出射されるか、あるいは、端面２ａから発光素子１の外部へ向けて出射される。
　ここで、基板２から半導体層３０へ向けて戻るように出射される光は、上述のような基板２の主面２０に設けられた凸部２２の作用によって効率良く基板２から出射され、半導体層３０や透光性正極１７等を伝搬して発光素子１の外部に出射される。そして、基板２の内部において端面２ａ側に向かった光は端面２ａから外部に出射される。この際、端面２ａは、上述のような粗い面とされ、通常の平面よりも表面積が増加した状態なので、基板２内を伝搬した光が効率良く外部へ出射される。これにより、基板２内部からの光取り出し効率が向上し、ひいては、積層半導体１０（発光素子１）の光取り出し効率を高めることができ、発光出力の向上が可能となる。
（基板の厚さ）
　本実施形態では、基板２の厚さが１００μｍ以上とされていることが好ましい。基板２の厚さが上記寸法であれば、後述の半導体層３０から基板２側に向けて出射される光を、半導体層３０に向けて効率的に反射することができ、また、基板２に入射した光を、上述のような粗面とされた端面２ａからの高い光取り出し性を確保することができる。基板２の厚さが１００μｍ未満だと、上述のような効果が充分に得られ難くなる。また、基板２２が厚すぎる場合、基板の機械的な強度が上がることによって分割が難しくなるので、工業生産的な見地から、基板２の厚さは、例えば３００μｍ以下とすることが好ましい。
『バッファ層』
　バッファ層１２は、ＡｌＸＧａ１－ＸＮ（１≧Ｘ≧０）なる組成で基板２上に積層され、例えば、Ｖ族元素を含むガスと金属材料とをプラズマで活性化して反応させる反応性スパッタ法によって形成することができる。本実施形態のような、プラズマ化した金属原料を用いた方法で成膜された膜は、配向が得られ易いという作用がある。
　バッファ層１２は、基板２と下地層１４ａとの格子定数の違いを緩和し、基板２のＣ面上にＣ軸配向した単結晶層の形成を容易にする働きがある。従って、バッファ層１２の上に単結晶の下地層を積層すると、より結晶性に優れた下地層１４ａが形成できる。なお、本実施形態では、基板２と下地層１４ａの間にバッファ層１２を形成することが最も好ましいが、バッファ層を省略した構成とすることも可能である。
（組成）
　本実施形態では、バッファ層１２が、上記ＡｌＸＧａ１－ＸＮ（１≧Ｘ≧０）なる組成からなることが好ましく、ＡｌＮであることがより好ましい。一般に、基板上に積層させるバッファ層としては、Ａｌを含有する組成とされていることが好ましく、一般式ＡｌＸＧａ１－ＸＮ（１≧Ｘ≧０）で表されるＩＩＩ族窒化物化合物であれば、如何なる材料でも用いることができ、さらに、Ｖ族としてＡｓやＰが含有される組成とすることもできる。なかでも、バッファ層を、Ａｌを含んだ組成とした場合、ＧａＡｌＮとすることが好ましく、この場合には、Ａｌの組成が５０％以上とされていることがより好ましい。また、バッファ層１２は、ＡｌＮからなる構成とすることが最も好ましい。
　また、バッファ層１２を構成する材料としては、ＩＩＩ族窒化物半導体と同じ結晶構造を有するものを用いることができるが、格子の長さが後述の下地層を構成するＩＩＩ族窒化物半導体に近いものが好ましく、特に周期表のＩＩＩａ族元素の窒化物が好適である。
（結晶構造）
　バッファ層をなすＩＩＩ族窒化物の結晶は、六方晶系の結晶構造を持ち、成膜条件をコントロールすることにより、単結晶膜とすることができる。また、ＩＩＩ族窒化物の結晶は、上記成膜条件をコントロールすることにより、六角柱を基本とした集合組織からなる柱状結晶（多結晶）とすることも可能である。なお、ここで説明する柱状結晶とは、隣接する結晶粒との間に結晶粒界を形成して隔てられており、それ自体は縦断面形状として柱状になっている結晶のことをいう。
　バッファ層１２は、単結晶構造であることが、バッファ機能の面から好ましい。上述したように、ＩＩＩ族窒化物の結晶は六方晶系の結晶を有し、六角柱を基本とした組織を形成する。ＩＩＩ族窒化物の結晶は、成膜条件等を制御することにより、上方向だけではなく、面内方向にも成長した結晶を成膜することが可能となる。このような単結晶構造を有するバッファ層１２を基板２上に成膜した場合、バッファ層１２のバッファ機能が有効に作用するため、その上に成膜されるＩＩＩ族窒化物半導体の層は、良好な配向性及び結晶性を持つ結晶膜となる。
（膜厚）
　バッファ層１２の膜厚は、１０～５００ｎｍの範囲とされていることが好ましい。バッファ層１２の膜厚をこの範囲とすることにより、良好な配向性を有し、バッファ層１２上にＩＩＩ族窒化物半導体からなる各層を成膜する際に、コート層として有効に機能するバッファ層１２が得られる。バッファ層１２の膜厚が１０ｎｍ未満だと、上述したコート層としての充分な機能が得られず、また、基板２と下地層１４ａとの間の格子定数の違いを緩和するバッファ作用が充分に得られない場合がある。また、５００ｎｍを超える膜厚でバッファ層１２を形成した場合、バッファ作用やコート層としての機能には変化が無いのにも関わらず成膜処理時間が長くなり、生産性が低下する虞がある。また、バッファ層１２の膜厚は、２０～１００ｎｍの範囲とされていることがより好ましい。
（被覆率）
　バッファ層１２は、基板２の主面２０の少なくとも６０％以上、好ましくは８０％以上を覆っている必要があり、９０％以上を覆うように形成されていることが、基板２をコートする機能の面からより好ましい。また、バッファ層１２は、主面２０の１００％、即ち主面２０上を隙間無く覆うように形成されていることが最も好ましい。バッファ層１２が主面２０を覆う領域が小さくなると、基板２が大きく露出するためにコート層として機能せず、基板に用いる材料によっては、ＩＩＩ族窒化物半導体結晶を成長させる半導体原料と基板との間で反応が生じ、バッファ層１２上に形成される下地層１４ａの平坦性を損なう虞がある。
『半導体層』
　図４に示すように、本実施形態の積層半導体１０は、上述のようなバッファ層１２上に、ＩＩＩ族窒化物半導体からなる下地層１４ａが形成されている。また、下地層１４ａの上に、さらに、ＩＩＩ族窒化物半導体からなるｎ型コンタクト層１４ｂ、ｎ型クラッド層１４ｃ、発光層１５及びｐ型半導体層１６が順次積層されることにより、半導体層３０が形成されている。
　ＩＩＩ族窒化物半導体としては、例えば、一般式ＡｌＸＧａＹＩｎＺＮ１－ＡＭＡ（０≦Ｘ≦１、０≦Ｙ≦１、０≦Ｚ≦１で且つ、Ｘ＋Ｙ＋Ｚ＝１。記号Ｍは窒素（Ｎ）とは別の第Ｖ族元素を表し、０≦Ａ＜１である。）で表わされる窒化ガリウム系化合物半導体が多数知られており、本発明においても、それら周知の窒化ガリウム系化合物半導体を含めて一般式ＡｌＸＧａＹＩｎＺＮ１－ＡＭＡ（０≦Ｘ≦１、０≦Ｙ≦１、０≦Ｚ≦１で且つ、Ｘ＋Ｙ＋Ｚ＝１。記号Ｍは窒素（Ｎ）とは別の第Ｖ族元素を表し、０≦Ａ＜１である。）で表わされる窒化ガリウム系化合物半導体を何ら制限なく用いることができる。
　また、窒化ガリウム系化合物半導体は、Ａｌ、ＧａおよびＩｎ以外に他のＩＩＩ族元素を含有することができ、必要に応じてＧｅ、Ｓｉ、Ｍｇ、Ｃａ、Ｚｎ、Ｂｅ、Ｐ及びＡｓ等の元素を含有することもできる。さらに、意図的に添加した元素に限らず、成膜条件等に依存して必然的に含まれる不純物、並びに原料、反応管材質に含まれる微量不純物を含む場合もある。
　ここで、図１に示す例の発光素子１においては、半導体層３０の側面３０ａ及びバッファ層１２の側面１２ａが、基板２上から上部に向かうに従って逆傾斜する逆傾斜面状に形成されている。このように、半導体層（及びバッファ層）の側面を逆傾斜面状に構成した場合には、半導体層３０の側面３０ａ（及びバッファ層１２の側面１２ａ）の面積が増加するので、半導体層及びバッファ層からの光取り出し効率を向上させることができる。
　また、発光素子に備えられる半導体層の形状は、図１に示す例のような形状には限定されず、例えば、半導体層の側面が、基板上から上方に向けて垂直に延びるような形状とすることも可能である。
「ｎ型半導体層」
　本実施形態のｎ型半導体層１４は、バッファ層１２上に成膜され、下地層１４ａ、ｎ型コンタクト層１４ｂ及びｎ型クラッド層１４ｃから構成される。なお、下地層１４ａがｎ型コンタクト層を兼ねる構成とすることも可能である。また、ｎ型コンタクト層１４ｂがｎ型クラッド層１４ｃを兼ねることも可能である。
｛下地層｝
　本実施形態の下地層１４ａは、上述したようにＩＩＩ族窒化物半導体からなり、従来公知のＭＯＣＶＤ法によってバッファ層１２上に積層して成膜される。
　下地層１４ａの材料としては、必ずしも基板２上に成膜されたバッファ層１２と同じである必要はなく、異なる材料を用いても良い。例えば、下地層１４ａに、ＡｌｘＧａｙＩｎｚＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１、ｘ＋ｙ＋ｚ＝１）を用いることもできるが、ＡｌｙＧａ１―ｙＮ層（０≦ｙ≦１、好ましくは０≦ｙ≦０．５、さらに好ましくは０≦ｙ≦０．１）を用いることが、結晶性の良好な下地層１４ａを形成できる点でより好ましい。また、下地層１４ａに用いる材料としては、Ｇａを含むＩＩＩ族窒化物化合物、即ちＧａＮ系化合物半導体が用いられることが好ましく、特に、ＡｌＧａＮ、又はＧａＮを好適に用いることができる。
　なお、バッファ層１２をＡｌＮからなる柱状結晶の集合体として形成した場合には、下地層１４ａがバッファ層１２の結晶性をそのまま引き継がないように、マイグレーションによって転位をループ化させる必要があるが、このような材料としても上記Ｇａを含むＧａＮ系化合物半導体が挙げられ、特に、ＡｌＧａＮ、又はＧａＮが好適である。
　下地層１４ａは、必要に応じて、ｎ型不純物が１×１０１７～１×１０１９個／ｃｍ３の範囲内でドープされた構成としても良いが、アンドープ（＜１×１０１７個／ｃｍ３）の構成とすることもでき、アンドープの方が良好な結晶性を維持できる点で好ましい。
　基板２が導電性である場合には、下地層１４ａにドーパントをドープして導電性とすることにより、発光素子の上下に電極を形成することができる。一方、基板２に絶縁性の材料を用いる場合には、発光素子の同じ面に正極及び負極の各電極が設けられたチップ構造をとることになるので、下地層１４ａはドープしない結晶とした方が、結晶性が良好となるので好ましい。ｎ型不純物としては、特に限定されないが、例えば、Ｓｉ、ＧｅおよびＳｎ等が挙げられ、好ましくはＳｉおよびＧｅが挙げられる。
　下地層１４ａの膜厚は、０．１～８μｍの範囲とすることが、結晶性の良好な下地層が得られる点で好ましく、０．１～２μｍの範囲とすることが、成膜に要する工程時間を短縮でき、生産性が向上する点でより好ましい。
　また、図４に示す下地層１４ａの最大厚さＨは、基板２の凸部２２の高さｈの２倍以上とすることが、表面１４ｆの平坦な下地層１４ａが得られるため好ましい。下地層１４ａの最大厚さＨが、凸部２２の高さｈの２倍より小さいと、凸部２２を覆うように成長した下地層１４ａの表面１４ｆの平坦性が不充分となり、下地層１４ｆ上に積層され、半導体層３０を構成する各層の結晶性が低下する虞がある。
｛ｎ型コンタクト層｝
　本実施形態のｎ型コンタクト層１４ｂは、負極を設けるための層で、ＩＩＩ族窒化物半導体からなり、ＭＯＣＶＤ法又は反応性スパッタ法によって下地層１４ａ上に積層して成膜することができる。
　ｎ型コンタクト層１４ｂとしては、上述したような下地層１４ａと同様に、ＡｌＸＧａ１―ＸＮ層（０≦ｘ≦１、好ましくは０≦ｘ≦０．５、さらに好ましくは０≦ｘ≦０．１）から構成されることが好ましい。また、ｎ型不純物がドープされていることが好ましく、ｎ型不純物を１×１０１７～１×１０１９個／ｃｍ３、好ましくは１×１０１８～１×１０１９個／ｃｍ３の濃度で含有すると、負極との良好なオーミック接触の維持、クラック発生の抑制、良好な結晶性の維持の点で好ましい。ｎ型不純物としては、特に限定されないが、例えば、Ｓｉ、ＧｅおよびＳｎ等が挙げられ、好ましくはＳｉおよびＧｅである。また、ｎ型コンタクト層１４ｂの成長温度は、下地層１４ａの成長温度と同様の温度とすることができる。また、ｎ型コンタクト層１４ｂを構成する窒化ガリウム系化合物半導体は、下地層１４ａと同一組成であることが好ましい。
　ｎ型コンタクト層１４ｂの膜厚は、０．５～５μｍとされることが好ましく、１～３μｍの範囲に設定することがより好ましい。ｎ型コンタクト層１４ｂの膜厚が上記範囲であれば、結晶性が良好に維持される。
　また、本実施形態では、上述した下地層１４ａとｎ型コンタクト層１４ｂとの合計の膜厚を、０．１～２０μｍの範囲、好ましくは０．５～１５μｍの範囲、さらに好ましくは１～１２μｍの範囲に設定することが好ましい。膜厚がこの範囲であれば、各層の結晶性が良好に維持される。
｛ｎ型クラッド層｝
　上述したようなｎ型コンタクト層１４ｂと、詳細を後述する発光層１５との間には、ｎ型クラッド層１４ｃを設けることが好ましい。ｎ型クラッド層１４ｃは、発光層１５へのキャリアの注入とキャリアの閉じ込めを行なうため層である。ｎ型クラッド層１４ｃを設けることにより、ｎ型コンタクト層１４ｂの最表面に生じた平坦性の悪化を改善することができる。ｎ型クラッド層１４ｃは、ＭＯＣＶＤ法等を用いて、ＡｌＧａＮ、ＧａＮ、ＧａＩｎＮ等により成膜することが可能である。また、これらの構造のヘテロ接合や複数回積層した超格子構造としてもよい。ＧａＩｎＮとする場合には、発光層１５のＧａＩｎＮのバンドギャップよりも大きくすることが望ましいことは言うまでもない。
　ｎ型クラッド層１４ｃの膜厚は、特に限定されないが、好ましくは５～５００ｎｍの範囲であり、より好ましくは５～１００ｎｍの範囲である。
　また、ｎ型クラッド層１４ｃのｎ型ドープ濃度は１×１０１７～１×１０２０個／ｃｍ３の範囲とされていることが好ましく、より好ましくは１×１０１８～１×１０１９個／ｃｍ３の範囲である。ドープ濃度がこの範囲であると、良好な結晶性の維持および発光素子の動作電圧低減の点で好ましい。
　なお、ｎ型クラッド層１４ｃを、超格子構造を含む層とする場合には、詳細な図示を省略するが、１００オングストローム以下の膜厚を有したＩＩＩ族窒化物半導体からなるｎ側第１層と、該ｎ側第１層と組成が異なるとともに１００オングストローム以下の膜厚を有するＩＩＩ族窒化物半導体からなるｎ側第２層とが積層された構造を含むものであっても良い。また、ｎ型クラッド層１４ｃは、ｎ側第１層とｎ側第２層とが交互に繰返し積層された構造を含んだものであってもよい。また、好ましくは、前記ｎ側第１層又はｎ側第２層の何れかが、発光層１５に接する構成とすれば良い。
　上述のようなｎ側第１層及びｎ側第２層は、例えばＡｌを含むＡｌＧａＮ系（単にＡｌＧａＮと記載することがある）、Ｉｎを含むＧａＩｎＮ系（単にＧａＩｎＮと記載することがある）、ＧａＮの組成とすることができる。また、ｎ側第１層及びｎ側第２層は、ＧａＩｎＮ／ＧａＮの交互構造、ＡｌＧａＮ／ＧａＮの交互構造、ＧａＩｎＮ／ＡｌＧａＮの交互構造、組成の異なるＧａＩｎＮ／ＧａＩｎＮの交互構造（本発明における“組成の異なる”との説明は、各元素組成比が異なることを指し、以下同様である）、組成の異なるＡｌＧａＮ／ＡｌＧａＮの交互構造であってもよい。本発明においては、ｎ側第１層及びｎ側第２層は、ＧａＩｎＮ／ＧａＮの交互構造又は組成の異なるＧａＩｎＮ／ＧａＩｎＮであることが好ましい。
　上記ｎ側第１層及びｎ側第２層の超格子層は、それぞれ６０オングストローム以下であることが好ましく、それぞれ４０オングストローム以下であることがより好ましく、それぞれ１０オンストローム～４０オングストロームの範囲であることが最も好ましい。超格子層を形成するｎ側第１層とｎ側第２層の膜厚が１００オングストローム超だと、結晶欠陥が入りやすく好ましくない。
　上記ｎ側第１層及びｎ側第２層は、それぞれドープした構造であってもよく、また、ドープ構造／ノンドープ構造の組み合わせであってもよい。ドープされる不純物としては、上記材料組成に対して従来公知のものを、何ら制限無く適用できる。例えば、ｎ型クラッド層として、ＧａＩｎＮ／ＧａＮの交互構造又は組成の異なるＧａＩｎＮ／ＧａＩｎＮの交互構造のものを用いた場合には、不純物としてＳｉが好適である。また、上述のようなｎ側超格子多層膜は、ＧａＩｎＮやＡｌＧａＮ、ＧａＮで代表される組成が同じであっても、ドーピングを適宜ＯＮ、ＯＦＦしながら作製してもよい。
「発光層」
　発光層１５は、ｎ型半導体層１４上に積層される層であり、単一量子井戸構造あるいは多重量子井戸構造等の各構造を採用することができ、従来公知のＭＯＣＶＤ法等を用いて成膜することができる。発光層１５の上に、ｐ型半導体層１６が積層される。
　本実施形態の発光層１５は、図４に示す例のように、窒化ガリウム系化合物半導体からなる障壁層１５ａと、インジウムを含有する窒化ガリウム系化合物半導体からなる井戸層１５ｂとが交互に繰り返して積層されてなり、図示例では、ｎ型半導体層１４側及びｐ型半導体層１６側に障壁層１５ａが配される順で積層して形成されている。
　障壁層１５ａとしては、例えば、インジウムを含有した窒化ガリウム系化合物半導体からなる井戸層１５ｂよりもバンドギャップエネルギーが大きいＡｌｃＧａ１－ｃＮ（０≦ｃ＜０．３）等の窒化ガリウム系化合物半導体を、好適に用いることができる。
　また、井戸層１５ｂには、インジウムを含有する窒化ガリウム系化合物半導体として、例えば、Ｇａ１－ｓＩｎｓＮ（０＜ｓ＜０．４）等の窒化ガリウムインジウムを用いることができる。井戸層１５ｂの膜厚としては、量子効果の得られる程度の膜厚、例えば１～１０ｎｍとすることができ、好ましくは２～６ｎｍとすると発光出力の点で好ましい。
　また、本実施形態の障壁層１５ａ及び井戸層１５ｂには、設計により不純物をドープしても良いし、ドープしなくてもよい。
　また、発光層１５全体の膜厚としては、特に限定されないが、例えば、１～５００ｎｍの範囲であることが好ましく、１００ｎｍ前後の膜厚であればより好ましい。膜厚が上記範囲であると、発光出力の向上に寄与する。
「ｐ型半導体層」
　ｐ型半導体層１６は、通常、ｐ型クラッド層１６ａ及びｐ型コンタクト層１６ｂから構成され、ＭＯＣＶＤ法、又は反応性スパッタ法を用いて成膜されてなる。また、ｐ型コンタクト層がｐ型クラッド層を兼ねる構成とすることも可能である。
　本実施形態のｐ型半導体層１６は、導電性をｐ型に制御するためのｐ型不純物が添加されてなる。ｐ型不純物としては、特に限定されないが、Ｍｇを用いることが好ましく、また、同様にＺｎを用いることも可能である。
　また、ｐ型半導体層１６全体の膜厚としては、特に限定されないが、好ましくは０．０５～１μｍの範囲である。
｛ｐ型クラッド層｝
　ｐ型クラッド層１６ａは、発光層１５へのキャリアの閉じ込めとキャリアの注入を行なう層である。ｐ型クラッド層１６ａの組成としては、発光層１５のバンドギャップエネルギーより大きくなる組成であり、発光層１５へのキャリアの閉じ込めができるものであれば特に限定されないが、好ましくは、ＡｌｄＧａ１－ｄＮ（０＜ｄ≦０．４、好ましくは０．１≦ｄ≦０．３）のものが挙げられる。ｐ型クラッド層１６ａが、このようなＡｌＧａＮからなると、発光層１５へのキャリアの閉じ込めの点で好ましい。
　また、ｐ型クラッド層１６ａの膜厚は、特に限定されないが、好ましくは１～４００ｎｍであり、より好ましくは５～１００ｎｍである。
　ｐ型クラッド層１６ａにｐ型不純物を添加することによって得られるｐ型ドーパント濃度は、１×１０１８～５×１０２１個／ｃｍ３の範囲とされていることが好ましく、より好ましくは１×１０１９～５×１０２０個／ｃｍ３である。ｐ型ドーパント濃度が上記範囲であると、結晶性を低下させることなく良好なｐ型結晶が得られる。
　また、本実施形態のｐ型クラッド層１６ａは、上述したｎ型クラッド層１４ｃと同様、複数回積層した超格子構造とすることができる。ｐ型クラッド層１６ａを、超格子構造を含む層とする場合には、詳細な図示を省略するが、１００オングストローム以下の膜厚を有したＩＩＩ族窒化物半導体からなるｐ側第１層と、該ｐ側第１層と組成が異なるとともに１００オングストローム以下の膜厚を有したＩＩＩ族窒化物半導体からなるｐ側第２層とが積層された構造を含むものであっても良い。また、ｐ側第１層とｐ側第２層とが交互に繰返し積層された構造を含んだものであっても良い。
　上述のようなｐ側第１層及びｐ側第２層は、それぞれ異なる組成、例えば、ＡｌＧａＮ、ＧａＩｎＮ又はＧａＮの内の何れの組成であっても良い、また、ＧａＩｎＮ／ＧａＮの交互構造、ＡｌＧａＮ／ＧａＮの交互構造、又はＧａＩｎＮ／ＡｌＧａＮの交互構造であっても良い。本発明においては、ｐ側第１層及びｐ側第２層は、ＡｌＧａＮ／ＡｌＧａＮ又はＡｌＧａＮ／ＧａＮの交互構造であることが好ましい。
　上記ｐ側第１層及びｐ側第２層の超格子層は、それぞれ６０オングストローム以下であることが好ましく、それぞれ４０オングストローム以下であることがより好ましく、それぞれ１０オングストローム～４０オングストロームの範囲であることが最も好ましい。超格子層を形成するｐ側第１層とｐ側第２層の膜厚が１００オングストローム超だと、結晶欠陥等を多く含む層となり、好ましくない。
　上記ｐ側第１層及びｐ側第２層は、それぞれドープした構造であっても良く、また、ドープ構造／ノンドープ構造の組み合わせであっても良い。ドープされる不純物としては、上記材料組成に対して従来公知のものを、何ら制限無く適用できる。例えば、ｐ型クラッド層として、ＡｌＧａＮ／ＧａＮの交互構造又は組成の異なるＡｌＧａＮ／ＡｌＧａＮの交互構造のものを用いた場合には、不純物としてＭｇが好適である。また、上述のようなｐ側超格子多層膜は、ＧａＩｎＮやＡｌＧａＮ、ＧａＮで代表される組成が同じであっても、ドーピングを適宜ＯＮ、ＯＦＦしながら作製してもよい。
｛ｐ型コンタクト層｝
　ｐ型コンタクト層１６ｂは、正極を設けるための層である。ｐ型コンタクト層１６ｂとしては、少なくともＡｌｅＧａ１－ｅＮ（０≦ｅ＜０．５、好ましくは０≦ｅ≦０．２、より好ましくは０≦ｅ≦０．１）を含んでなる窒化ガリウム系化合物半導体層である。Ａｌ組成が上記範囲であると、良好な結晶性の維持およびｐオーミック電極（後述の透光性正極１７を参照）との良好なオーミック接触の点で好ましい。
　ｐ型コンタクト層１６ｂの膜厚は、特に限定されないが、１０～５００ｎｍが好ましく、より好ましくは５０～２００ｎｍである。膜厚がこの範囲であると、発光出力の点で好ましい。
　また、ｐ型コンタクト層１６ｂにｐ型不純物を添加することによって得られるｐ型ドーパント濃度は、１×１０１８～１×１０２１個／ｃｍ３の範囲とされていると、良好なオーミック接触の維持、クラック発生の防止、良好な結晶性の維持の点で好ましく、より好ましくは５×１０１９～５×１０２０個／ｃｍ３の範囲である。
『透光性正極』
　透光性正極１７は、上述した積層半導体１０のｐ型半導体層１６（ｐ型コンタクト層１６ｂ）上に形成される透光性の電極である。
　透光性正極１７の材質としては、特に限定されず、ＩＴＯ（Ｉｎ２Ｏ３－ＳｎＯ２）、ＡＺＯ（ＺｎＯ－Ａｌ２Ｏ３）、ＩＺＯ（Ｉｎ２Ｏ３－ＺｎＯ）、ＧＺＯ（ＺｎＯ－Ｇａ２Ｏ３）等の材料を、この技術分野でよく知られた慣用の手段で設けることができる。また、その構造も、従来公知の構造を含めて如何なる構造のものも何ら制限なく用いることができる。
　また、透光性正極１７は、ｐ型半導体層１６上のほぼ全面を覆うように形成しても構わないし、隙間を開けて格子状や樹形状に形成しても良い。
『正極ボンディングパッド及び負極ボンディングパッド』
　正極ボンディングパッド１８は、上述の透光性正極１７上の一部に形成される電極であり、回路基板やリードフレーム等との電気接続のために設けられる。
　正極ボンディングパッド１８の材料としては、Ａｕ、Ａｌ、Ｎｉ及びＣｕ等を用いた各種構造が周知であり、これら周知の材料、構造のものを何ら制限無く用いることができる。
　正極ボンディングパッド１８の厚さは、１００～１０００ｎｍの範囲内であることが好ましい。また、ボンディングパッドの特性上、厚い方が、ボンダビリティーが高くなるため、正極ボンディングパッド１８の厚さは３００ｎｍ以上とすることがより好ましい。さらに、製造コストの観点から５００ｎｍ以下とすることが好ましい。
　負極ボンディングパッド１９は、基板２上に、ｎ型半導体層１４、発光層１５及びｐ型半導体層１６が順次積層された半導体層において、ｎ型半導体層１４のｎ型コンタクト層１４ｂに接するように形成される。このため、負極ボンディングパッド１９を設ける際は、ｐ型半導体層１６、発光層１５及びｎ型半導体層１４の一部を除去することにより、ｎ型コンタクト層１４ｂの露出領域１４ｄを形成し、この上に負極ボンディングパッド１９を形成する。
　負極ボンディングパッド１９の材料としては、各種組成および構造の負極が周知であり、これら周知の負極を何ら制限無く用いることができ、この技術分野でよく知られた慣用の手段で設けることができる。
　以上説明したような、本実施形態のＩＩＩ族窒化物半導体素子１によれば、基板２が、Ｃ面からなる平面２１と、Ｃ面上に形成される複数の凸部２２とからなる主面２０を有するものであり、この主面２０の上にＩＩＩ族窒化物半導体がエピタキシャル成長することにより、主面２０を覆うように半導体層３０が形成されてなる構成なので、界面での光の乱反射により発光素子の内部への光の閉じ込めが低減され、また、半導体層３０の側面３０ａを、主面２０上から半導体層３０が形成された側（上部）に向かうに従って逆傾斜する逆傾斜面状に形成することにより、発光素子の内部への光の閉じ込めが低減され、さらに、分割された発光素子の基板２の端面２ａが粗面とされてなる構成とすることで、基板２内部を伝搬する光を効率的に外部に出射させる格別な効果により、従来に増して高い発光出力を有する発光素子１を提供することが可能となる。
　従って、本発明のＩＩＩ族窒化物半導体発光素子は高い発光出力並びに電気的特性を有するものとなる。
［ＩＩＩ族窒化物半導体発光素子の製造方法］
　本実施形態のＩＩＩ族窒化物半導体素子の製造方法は、基板２上に、ＩＩＩ族窒化物化合物からなるｎ型半導体層１４、発光層１５及びｐ型半導体層１６を順次積層して半導体層３０を形成する方法であり、Ｃ面からなる平面２１とＣ面上に形成された複数の凸部２２とからなる主面２０を有する基板２を用意し、主面（第１の主面）２０の上に、ＩＩＩ族窒化物半導体をエピタキシャル成長させることにより、主面２０を覆うようにして半導体層３０を形成するエピタキシャル工程と、半導体層３０上に保護膜１３を形成するマスク工程（保護膜形成工程）と、基板２の半導体層３０及び保護膜１３を形成した側から、基板２を複数のチップに分割するためのスクライブライン（切断予定ライン）２８に沿ってレーザを照射することにより、保護膜１３及び半導体層３０を除去し、基板２を露出させる半導体層除去工程と、基板２の下面（第２の主面）２３を研削することによって基板２を薄くする研削工程と、該研削工程後に基板２を研磨（ラッピング）する研磨工程と、スクライブライン２８に沿ってレーザを照射することにより、基板２の内部に加工痕２５を設けるレーザ加工工程と、加工痕１５及びスクライブライン２８に沿って基板２を分割することにより、基板２の分割面（図１に示す端面２ａを参照）を粗面としながら複数のチップ（発光素子１）とする分割工程とを具備して概略構成される。
　また、本実施形態では、上記各工程を備える製造方法において、半導体層除去工程と研削工程との間にエッチング工程を、該エッチング工程と研削工程との間に保護膜除去工程を、エピタキシャル工程とマスク工程との間に電極形成工程を、研削工程とレーザ加工工程との間に基板２を仮固定シート５０に貼着する仮固定工程を、また、分割工程の後に、仮固定シート５０を加熱して拡張することにより、前記複数の発光素子チップ（発光素子１）の各々を離間させた後、該発光素子チップを仮固定シート５０から取り外すシート剥離工程を、各々備えた一例について説明する。
　本実施形態の製造方法では、基板２上にＩＩＩ族窒化物半導体の結晶をエピタキシャル成長させ、図１に示すような積層半導体１０を形成する際、まず、基板２上に、主面２０を覆うようにしてバッファ層１２を形成した後、その上に、ｎ型半導体層１４を構成する下地層１４ａを形成する。そして、下地層１４ａの上に、さらに、ｎ型半導体層１４を構成するｎ型コンタクト層１４ｂとｎ型クラッド層１４ｃ、発光層１５及びｐ型半導体層１６を順次積層することにより、ＬＥＤ構造（半導体層３０）を有するＩＩＩ族窒化物半導体発光素子を製造する。
『基板の準備』
　図３は、図２の模式図に示す積層構造を製造する工程の一例を説明するための図であり、本実施形態の製造方法において用意する基板２を示す斜視図である。この基板２は、Ｃ面からなる平面２１と、Ｃ面上に形成される複数の凸部２２とからなる主面（第１の主面）２０を有してなる。以下、図３に示すような基板２を加工する方法の一例を説明する。
　基板２は、例えば、サファイア基板の（０００１）Ｃ面上に、Ｃ面に非平行の表面からなる複数の凸部２２を形成することにより、Ｃ面からなる平面２１と凸部２２とからなる主面２０を形成して得られる。このような基板加工を行う工程は、例えば、基板２上における凸部２２の平面配置を規定するマスクを形成するパターニング工程と、該パターニング工程によって形成されたマスクを使って基板２をエッチングして凸部２２を形成するエッチング工程とを備えた方法とすることができる。
　本実施形態において、複数の凸部２２が形成される基板材料としては、（０００１）Ｃ面を表面とするサファイア単結晶のウェーハが用いられる。ここで（０００１）Ｃ面を表面とする基板には、基板の面方位に（０００１）方向から±３°の範囲でオフ角が付与された基板も含まれる。また、Ｃ面に非平行の表面とは、（０００１）Ｃ面から±３°の範囲と平行な表面のない表面であることを意味する。
　パターニング工程は、一般的なフォトリソグラフィー法で行なうことができる。基板加工工程において形成する凸部２２の、基部２２ａの基部幅ｄ１は５μｍ以下であることが好ましいため、基板２の表面全面を均一にパターニングするためには、フォトリソグラフィー法の中でもステッパー露光法を用いることが好ましい。しかしながら、１μｍ以下の基部幅ｄ１とされた凸部２２のパターンを形成する場合には高価なステッパー装置が必要となるため、高コストとなる。このため、１μｍ以下とされた凸部幅ｄ１のパターンを形成する場合には、光ディスクの分野で使用されているレーザ露光法、もしくはナノインプリント法を用いることが好ましい。
　エッチング工程において基板をエッチングする方法としては、ドライエッチング法やウェットエッチング法が挙げられる。しかしながら、エッチング方法としてウェットエッチング法を用いる場合には、基板２の結晶面が露出されるため、Ｃ面に非平行の表面２２ｃからなる凸部２２を形成することが困難となる。ドライエッチング法を用いることが好ましい。
　Ｃ面に非平行の表面２２ｃからなる凸部２２は、上述したパターニング工程で形成されたマスクが消失するまで基板２をドライエッチングすることにより、形成することが出来る。具体的には、例えば、基板２上にレジストを形成し、所定の形状にパターニングした後、オーブン等を用いて１１０℃で３０分の熱処理を行なうポストベークにより、レジストの側面をテーパ状とする。次いで、横方向のエッチングを促進させるための所定の条件で、レジストが消失するまでドライエッチングを行なうことにより、凸部２２を形成することができる。
　また、Ｃ面に非平行の表面２２ｃからなる凸部２２は、マスクを使って基板をドライエッチングした後、再度マスクを剥離して基板２をドライエッチングする方法を用いて形成することも出来る。具体的には、例えば、基板２上にレジストを形成し、所定の形状にパターニングした後、オーブン等を用いて１１０℃で３０分の熱処理を行なうポストベークにより、レジストの側面をテーパ状とする。次いで、横方向のエッチングを促進させるための所定の条件でドライエッチングを行ない、レジストが消失する前にドライエッチングを中断する。その後、レジストを剥離してドライエッチングを再開し、所定量のエッチングを行なうことにより、凸部２２を形成することができる。このような方法で形成された凸部２２は、高さ寸法の面内均一性に優れたものとなる。
　また、エッチング方法としてウェットエッチング法を用いる場合には、ドライエッチング法と組み合わせることにより、Ｃ面に非平行の表面２２ｃからなる凸部２２を形成することができる。
　例えば、基板２がサファイア単結晶からなるものである場合、２５０℃以上の高温とした燐酸と硫酸との混酸等を用いることにより、ウェットエッチングすることができる。
　ウェットエッチング法とドライエッチング法と組み合わせた方法としては、例えば、マスクが消失するまで基板２をドライエッチングした後、高温の酸を用いて所定量のウェットエッチングを行なうことにより凸部２２を形成することができる。このような方法を用いて凸部２２を形成することにより、凸部２２の側面を構成する斜面に結晶面が露出され、再現性よく凸部２２の側面を構成する斜面の角度を形成することができる。また、主面２０に良好な結晶面を再現性よく露出させることができる。
　また、ウェットエッチング法とドライエッチング法と組み合わせた方法としては、上記方法の他、ＳｉＯ２等の酸に対して耐性を有する材料からなるマスクを形成してウェットエッチングを行なった後、マスクを剥離し、横方向のエッチングを促進させるための所定の条件でドライエッチングを行なう方法でも、凸部２２を形成することができる。このような方法で形成された凸部２２は、高さ寸法の面内均一性に優れたものとなる。また、このような方法を用いて凸部２２を形成した場合においても、再現性よく凸部２２の側面を構成する斜面の角度を形成することができる。
　なお、本実施形態においては、凸部を形成する方法として、エッチング法を用いた例を挙げて説明したが、本発明は上記方法に限定されるものではない。例えば、基板上に、凸部を構成する材料を堆積させることにより、凸部を形成する方法としても良い。基板上に凸部を構成する材料を堆積させる方法としては、例えば、スパッタ法、蒸着法、ＣＶＤ法等から適宜選択して採用することができる。また、凸部を構成する材料としては、基板とほぼ同等の屈折率を有する材料を用いることが好ましく、サファイアからなる基板に対しては、例えば、Ａｌ２Ｏ３、ＳｉＮ、ＳｉＯ２等を用いることができる。
『バッファ層形成工程』
　次に、バッファ層形成工程では、上記方法によって準備された基板２の主面２０上に、図２（図１及び図４も参照）に示すようなバッファ層１２を積層する。
「基板の前処理」
　本実施形態では、基板２をスパッタ装置のチャンバ内に導入した後、バッファ層１２を形成する前に、プラズマ処理による逆スパッタ等の方法を用いて前処理を行うことが望ましい。具体的には、基板２をＡｒやＮ２のプラズマ中に曝す事によって表面を整えることができる。例えば、ＡｒガスやＮ２ガスなどのプラズマを基板２表面に作用させる逆スパッタにより、基板２表面に付着した有機物や酸化物を除去することができる。この場合、基板２とチャンバとの間に電圧を印加すれば、プラズマ粒子が効率的に基板２に作用する。このような前処理を基板２に施すことにより、基板２の表面全面にバッファ層１２を成膜することができ、その上に成膜されるＩＩＩ族窒化物半導体からなる膜の結晶性を高めることが可能となる。また、基板２には、上述のような逆スパッタによる前処理を行なう前に、湿式の前処理を施すことがより好ましい。
　また、基板２への前処理としては、Ｎ＋、（Ｎ２）＋などのイオン成分と、Ｎラジカル、Ｎ２ラジカルなどの電荷を持たないラジカル成分とが混合された雰囲気で行なわれるプラズマ処理で行なうことが好ましい。
　ここで、基板の表面から有機物や酸化物等のコンタミを除去する際、例えば、イオン成分等を単独で基板表面に供給した場合には、エネルギーが強すぎて基板表面にダメージを与えてしまい、基板上に成長させる結晶の品質を低下させてしまうという問題がある。本実施形態においては、基板２への前処理を、上述のようなイオン成分とラジカル成分とが混合された雰囲気で行なわれるプラズマ処理を用いた方法とし、基板２に適度なエネルギーを持つ反応種を作用させることにより、基板２表面にダメージを与えずにコンタミ等の除去を行なうことが可能となる。このような効果が得られるメカニズムとしては、イオン成分の割合が少ないプラズマを用いることで基板２表面に与えるダメージが抑制されることと、基板２表面にプラズマを作用させることによって効果的にコンタミを除去できること等が考えられる。
「バッファ層の成膜」
　基板２に前処理を行なった後、基板２上に、反応性スパッタ法により、ＡｌＸＧａ１－ＸＮ（１≧Ｘ≧０）なる組成からなるバッファ層１２を成膜する。反応性スパッタ法によって単結晶構造を有するバッファ層１２を形成する場合、スパッタ装置のチャンバ内の窒素原料と不活性ガスの流量に対する窒素流量の比を、窒素原料が５０％～１００％、望ましくは７５％となるようにすることが望ましい。また、柱状結晶（多結晶）構造を有するバッファ層１２を形成する場合には、スパッタ装置のチャンバ内の窒素原料と不活性ガスの流量に対する窒素流量の比を、窒素原料が１％～５０％、望ましくは２５％となるように制御することが望ましい。
　バッファ層１２は、上述した反応性スパッタ法に限らず、例えば、ＭＯＣＶＤ法を用いて形成することも可能であるが、基板２の主面２０には凸部２２が形成されているため、ＭＯＣＶＤ法でバッファ層を形成した場合、主面２０で原料ガスの流れが乱れてしまう虞がある。このため、ＭＯＣＶＤ法を用いて、本実施形態のような基板２の主面２０に均一にバッファ層１２を積層することは困難である。このようなＭＯＣＶＤ法に対し、反応性スパッタ法は原料粒子の直進性が高いので、主面２０の形状に影響を受けずに均一なバッファ層１２を積層することが可能である。従って、バッファ層１２は、反応性スパッタ法を用いて形成することが好ましい。
『エピタキシャル工程』
　次に、エピタキシャル工程では、上述のバッファ層形成工程の後、図２（図１及び図４も参照）に示すように、基板２の主面２０上に形成されたバッファ層１２に、単結晶の半導体層３０をエピタキシャル成長させて、主面２０を覆うように半導体層３０を形成するエピタキシャル工程を行なう。
　本実施形態では、まず、図２に示すように、基板２上に形成されたバッファ層１２の上に、ｎ型半導体層１４を構成する下地層１４ａを、従来公知のＭＯＣＶＤ法を用いて、基板２の主面２０をなす平面２１及び凸部２２を覆うようにして、バッファ層１２上に形成する。そして、図４に示すように、下地層１４ａの上に、さらに、ｎ型コンタクト層１４ｂ、ｎ型クラッド層１４ｃ、発光層１５及びｐ型半導体層１６を、従来公知のＭＯＣＶＤ法を用いて順次積層し、これら各層からなる半導体層３０を形成する。
　本実施形態において、ｎ型半導体層１４、発光層１５及びｐ型半導体層１６を形成する際の窒化ガリウム系化合物半導体の成長方法は特に限定されず、上述したスパッタ法の他、ＭＯＣＶＤ（有機金属化学気相成長法）、ＨＶＰＥ（ハイドライド気相成長法）、ＭＢＥ（分子線エピタキシー法）等、窒化物半導体を成長させることが知られている全ての方法を適用できる。これらの方法の内、ＭＯＣＶＤ法では、キャリアガスとして水素（Ｈ２）または窒素（Ｎ２）、ＩＩＩ族原料であるＧａ源としてトリメチルガリウム（ＴＭＧ）またはトリエチルガリウム（ＴＥＧ）、Ａｌ源としてトリメチルアルミニウム（ＴＭＡ）またはトリエチルアルミニウム（ＴＥＡ）、Ｉｎ源としてトリメチルインジウム（ＴＭＩ）またはトリエチルインジウム（ＴＥＩ）、Ｖ族原料であるＮ源としてアンモニア（ＮＨ３）、ヒドラジン（Ｎ２Ｈ４）などが用いられる。また、ドーパントとしては、ｎ型にはＳｉ原料としてモノシラン（ＳｉＨ４）またはジシラン（Ｓｉ２Ｈ６）を、Ｇｅ原料としてゲルマンガス（ＧｅＨ４）や、テトラメチルゲルマニウム（（ＣＨ３）４Ｇｅ）やテトラエチルゲルマニウム（（Ｃ２Ｈ５）４Ｇｅ）等の有機ゲルマニウム化合物を利用できる。ＭＢＥ法では、元素状のゲルマニウムもドーピング源として利用できる。ｐ型にはＭｇ原料としては、例えばビスシクロペンタジエニルマグネシウム（Ｃｐ２Ｍｇ）またはビスエチルシクロペンタジエニルマグネシウム（ＥｔＣｐ２Ｍｇ）を用いる。
　上述したような窒化ガリウム系化合物半導体は、Ａｌ、ＧａおよびＩｎ以外に他のＩＩＩ族元素を含有することができ、必要に応じてＧｅ、Ｓｉ、Ｍｇ、Ｃａ、Ｚｎ、及びＢｅ等のドーパント元素を含有することができる。さらに、意図的に添加した元素に限らず、成膜条件等に依存して必然的に含まれる不純物、並びに原料、反応管材質に含まれる微量不純物を含む場合もある。
「ｎ型半導体層の形成」
　本実施形態の製造方法では、ｎ型半導体層１４として、まず、下地層１４ａをＭＯＣＶＤ法によって形成した後、その上に、ｎ型コンタクト層１４ｂを反応性スパッタ法で形成し、さらにその上に、従来公知のＭＯＣＶＤ法を用いてｎ型クラッド層１４ｃを形成する。また、ｎ型コンタクト層１４ｂを、ＭＯＣＶＤ法で形成することも可能である。
｛下地層の形成｝
　本実施形態では、上記各条件及び手順で基板２上に形成されたバッファ層１２の上に、まず、ＩＩＩ族窒化物半導体からなる下地層１４ａを、従来公知のＭＯＣＶＤ法を用いて形成する。
　本実施形態では、下地層１４ａを成膜する前に、バッファ層１２へのアニール処理を行うことは特段に必要ではない。しかしながら、一般に、ＩＩＩ族窒化物半導体の成膜をＭＯＣＶＤ、ＭＢＥ、ＶＰＥ等の気相化学成膜方法で行なう場合、成膜を伴わない昇温過程及び温度の安定化過程を経て処理されるが、これらの過程においてＶ族の原料ガスをチャンバ内に流通させることが多いので、結果としてアニール効果が生じることがある。また、その際に流通させるキャリアガスとしては、一般的なものを何ら制限無く使用することができ、ＭＯＣＶＤ等の気相化学成膜方法で広く用いられる水素や窒素等を用いても良い。しかしながら、キャリアガスとして化学的に比較的活性な水素を用いた場合、結晶性や結晶表面の平坦性を損なう虞があるため、処理時間を短くすることが好ましい。
　本実施形態の製造方法では、ＭＯＣＶＤ法を用いて下地層１４ａを形成しているが、下地層１４ａを積層する方法としては特に限定されず、転位のループ化を生じさせることができる結晶成長方法であれば、何ら制限なく用いることができる。特に、ＭＯＣＶＤ法やＭＢＥ法、ＶＰＥ法等は、マイグレーションを生じさせることができるため、結晶性の良好な膜を形成することが可能となる点で好適である。中でも、ＭＯＣＶＤ法は、特に結晶性の良好な膜を得ることができる点で、より好適に用いることができる。
　下地層１４ａを成膜する際の基板２の温度、つまり、下地層１４ａの成長温度は８００℃以上とすることが好ましい。これは、下地層１４ａを成膜する際の基板２の温度を高くすることによって原子のマイグレーションが生じやすくなり、転位のループ化が容易に進行するからであり、より好ましくは９００℃以上であり、１０００℃以上が最も好ましい。また、下地層１４ａを成膜する際の基板２の温度は、結晶の分解する温度よりも低温である必要があるため、１２００℃未満とすることが好ましい。下地層１４ａを成膜する際の基板２の温度が上記温度範囲内であれば、結晶性の良い下地層１４ａが得られる。
　サファイアからなる基板の表面に単結晶のＩＩＩ族窒化物半導体層をエピタキシャル成長する場合、Ｃ面からはＣ軸方向に配向した単結晶がエピタキシャル成長しやすく、Ｃ面以外の表面上からは単結晶のエピタキシャル成長が生じにくい傾向がある。また、ＭＯＣＶＤ法を用いてサファイア基板の表面に単結晶のＩＩＩ族窒化物半導体層を成長させると、Ｃ面からは単結晶層がエピタキシャル成長するが、Ｃ面以外の表面上には単結晶層がエピタキシャル成長しない。従って、下地層１４ａの成長は、ＭＯＣＶＤ法により行なうことが好ましい。本実施形態において、バッファ層１２の形成された基板２の主面２０上に、ＭＯＣＶＤ法により単結晶の下地層１４ａをエピタキシャル成長させると、Ｃ面に非平行の表面２２ｃからなる凸部２２の表面２２ｃからは結晶が成長せず、（０００１）Ｃ面からなる平面２１からのみＣ軸方向に配向した結晶がエピタキシャル成長する。
　また、凸部２２の形成された基板２は、凸部２２の形成されていない基板と比較して、主面２０上に形成されたバッファ層１２の上にＭＯＣＶＤ法で下地層１４ａをエピタキシャル成長させた場合、平坦性の良好な下地層１４ａを積層することが困難である。また、凸部２２の形成された基板２の主面２０に積層された下地層１４ａは、結晶性を悪化させるＣ軸方向の傾き（チルト）やＣ軸のねじれ（ツイスト）等が生じやすいという問題がある。このため、凸部２２の形成された基板２の主面２０に下地層１４ａをＭＯＣＶＤ法でエピタキシャル成長させる場合には、充分な表面平坦性や良好な結晶性を得るため、成長条件を適正化することが好ましい。
　なお、下地層１４ａには、必要に応じて、不純物をドープすることができるが、アンドープとすることが、結晶性が向上する点から好ましい。
　また、反応性スパッタ法を用いてＩＩＩ族窒化物半導体からなる下地層１４ａを成膜することも可能である。スパッタ法を用いる場合には、ＭＯＣＶＤ法やＭＢＥ法等と比較して、装置を簡便な構成とすることが可能となる。
｛ｎ型コンタクト層及びｎ型クラッド層の形成｝
　次いで、上記各条件及び手順で形成された下地層１４ａの上に、従来公知のＭＯＣＶＤ法を用いて、ｎ型コンタクト層１４ｂ及びｎ型クラッド層１４ｃを順次積層して形成する。ｎ型コンタクト層１４ｂ及びｎ型クラッド層１４ｃを形成する成膜装置としては、上述の下地層１４ａや後述の発光層１５の成膜に用いるＭＯＣＶＤ装置を、各種条件を適宜変更して用いることが可能である。
「発光層の形成」
　次いで、ｎ型クラッド層１４ｃ（ｎ型半導体層１４）上に、発光層１５を、従来公知のＭＯＣＶＤ法によって形成する。本実施形態で形成する発光層１５は、図４に例示するように、ＧａＮ障壁層に始まりＧａＮ障壁層に終わる積層構造を有しており、ＧａＮからなる７層の障壁層１５ａと、ノンドープのＩｎ０．２Ｇａ０．８Ｎからなる６層の井戸層１５ｂとを交互に積層して形成する。また、本実施形態の製造方法では、上述したｎ型半導体層１４の成膜に用いる成膜装置（ＭＯＣＶＤ装置）と同じものを使用して発光層１５を成膜することができる。
「ｐ型半導体層の形成」
　次いで、発光層１５上、つまり、発光層１５の最上層となる障壁層１５ａの上に、ｐ型クラッド層１６ａ及びｐ型コンタクト層１６ｂからなるｐ型半導体層１６を、従来公知のＭＯＣＶＤ法を用いて形成する。ｐ型半導体層１６の形成には、ｎ型半導体層１４及び発光層１５の形成に用いるＭＯＣＶＤ装置と同じ装置を、各種条件を適宜変更して用いることが可能である。また、ｐ型半導体層１６を構成するｐ型クラッド層１６ａ及びｐ型コンタクト層１６ｂを、反応性スパッタ法を用いて形成することも可能である。
　本実施形態では、まず、ＭｇをドープしたＡｌ０．１Ｇａ０．９Ｎからなるｐ型クラッド層１６ａを発光層１５（最上層の障壁層１５ａ）上に形成し、さらにその上に、ＭｇをドープしたＡｌ０．０２Ｇａ０．９８Ｎからなるｐ型コンタクト層１６ｂを形成する。この際、ｐ型クラッド層１６ａ及びｐ型コンタクト層１６ｂの積層には、同じＭＯＣＶＤ装置を用いることができる。なお、上述したように、ｐ型不純物としては、Ｍｇのみならず、例えば亜鉛（Ｚｎ）等も同様に用いることができる。
『電極形成工程』
　次に、電極形成工程では、図５に例示するように、ｐ型半導体層１６上の所定の位置に複数の透光性正極１７を形成した後、該透光性正極１７の各々の上に正極ボンディングパッド１８を形成するとともに、半導体層３０の所定の位置をエッチング除去することにより、ｎ型半導体層１４を露出させて複数の負極形成領域１４ｄを形成し、該負極形成領域１４ｄの各々に正極ボンディングパッド１８と対になるように複数の負極ボンディングパッド１９を形成する。
「透光性正極の形成」
　まず、上記方法によって各層が形成されてなる積層半導体１０のｐ型コンタクト層１６ｂ上に、ＩＴＯからなる透光性正極１７を形成する。
　透光性正極１７の形成方法としては、特に限定されず、この技術分野でよく知られた慣用の手段で設けることができる。また、その構造も、従来公知の構造を含めて如何なる構造のものも何ら制限なく用いることができる。
　また、上述したように、透光性正極１７の材料は、ＩＴＯには限定されず、ＡＺＯ、ＩＺＯ、ＧＺＯ等の材料を用いて形成することが可能である。
　また、透光性正極１７を形成した後、合金化や透明化を目的とした熱アニールを施す場合もあるが、施さなくても構わない。
「正極ボンディングパッド及び負極ボンディングパッドの形成」
　次いで、積層半導体１０上に形成された透光性正極１７上に、さらに、正極ボンディングパッド１８を形成する。この正極ボンディングパッド１８は、例えば、透光性正極１７の表面側から順に、Ｔｉ、Ａｌ、Ａｕの各材料を、従来公知の方法で積層することによって形成することができる。
　また、負極ボンディングパッド１９を形成する際は、まず、基板２上に形成されたｐ型半導体層１６、発光層１５及びｎ型半導体層１４の一部をドライエッチング等の方法によって除去することにより、ｎ型コンタクト層１４ｂの露出領域１４ｄを形成する。そして、この露出領域１４ｄ上に、例えば、露出領域１４ｄ表面側から順に、Ｎｉ、Ａｌ、Ｔｉ、及びＡｕの各材料を従来公知の方法で積層することにより、詳細な図示を省略する４層構造の負極ボンディングパッド１９を形成することができる。
『マスク工程（保護膜形成工程）』
　次に、マスク工程では、図６Ａ、Ｂに示すように、半導体層３０と、その上に形成された透光性正極１７、正極ボンディングパッド１８及び負極ボンディングパッド１９の上に保護膜１３を形成する。
　具体的には、スピンコータ、スプレーコータ等の方法を用いて、一般的なレジスト材料等の樹脂材料からなる保護膜１３をウェーハ上の全面に成膜する。
『半導体層除去工程』
　次に、半導体層除去工程では、図７Ａ、Ｂに示すように、上記マスク工程において半導体層３０上に設けられた保護膜１３に向けてレーザを照射することにより、基板２を分割するためのスクライブライン２８（図９及び図１０を参照）に沿って保護膜１３、半導体層３０及びバッファ層１２を除去して基板２を露出させる。
　具体的には、図７Ａに示すように、例えば、レーザＬ１を、半導体層３０上に設けられた保護膜１３に照射しながら、基板２、つまりウェーハ全体を適宜移動させることにより、レーザの照射位置を上述のスクライブライン２８に沿って移動させる方法で行なうことができる。このような半導体層除去工程を行なうことにより、図７Ｂに示すように、保護膜１３、半導体層３０及びバッファ層１２が、基板２上において格子状に分割された状態となる。
　本実施形態の半導体層除去工程においては、保護膜１３、半導体層３０及びバッファ層１２を除去するために照射するレーザとして、ＹＡＧレーザ（半導体レーザ励起Ｎｄ：ＹＡＧレーザ）を用いることができる。ＹＡＧレーザを用いることにより、基板２上に形成された保護膜１３、半導体層３０及びバッファ層１２の内、スクライブライン２８に沿った部分を効果的に除去すること可能となる。
　また、本発明の半導体層除去工程で用いるレーザとしては、半導体ウェーハを各チップに分離可能に形成できるものであれば、どのようなタイプのレーザでも用いることが可能である。具体的にはＣＯ２レーザ、上述のようなＹＡＧ（イットリウム・アルミニウム・ガーネット）レーザ、およびエキシマ・レーザなどを用いることが可能であり、中でもパルスレーザが好ましい。
　また、レーザの波長としては３５５ｎｍ、２６６ｎｍ等の波長域とするができ、さらに短い波長でもよい。
　また、周波数は１～１０００００Ｈｚが好ましく、３００００～７００００Ｈｚがさらに好ましい。また、レーザの出力は、除去する半導体層等の大きさや、詳細を後述するような、基板に形成する溝の幅及び深さによって異なるが、基板に所望の溝を得るのに必要な最小限の出力であることが好ましい。本発明において用いられるような化合物半導体は、レーザの吸収効率がよいので、低出力での加工が可能となる。なお、余分なレーザ出力は、基板や化合物半導体に熱損傷を与えるので、通常２Ｗ以下が好ましく、１Ｗ以下がより好ましい。
　また、本実施形態の半導体層除去工程では、保護膜１３の表面にレーザＬ１をパルス照射することにより、基板２の半導体層３０及び保護膜１３を形成した側から、基板２を複数のチップに分割するためのスクライブライン（切断予定ライン）２８に沿った部分の保護膜１３、半導体層３０及びバッファ層１２を除去する方法とすることができる。また、レーザをパルス照射する方法とすることにより、保護膜１３、半導体層３０及びバッファ層１２の内、スクライブライン２８に沿った部分に対して効果的にダメージを付与することができ、確実な除去処理が可能となる。
　また、本実施形態の半導体層除去工程では、基板２を移動させることにより、上述のスクライブライン２８に沿ってレーザの照射位置を移動させる際の移動速度を、６０～１２０ｍｍ／ｓｅｃの範囲とすることが好ましい。基板２、つまりレーザの照射位置の移動速度がこの範囲内であれば、保護膜１３、半導体層３０及びバッファ層１２の内、スクライブライン２８に沿った部分に効果的にダメージを付与しながら、この部分のみを効率良く除去することが可能となる。
　また、上述のような半導体層除去工程においては、レーザの強度や上記移動速度にも影響されるが、保護膜１３、半導体層３０及びバッファ層１２の除去のみならず、基板２の表面にも不可避的に溝が形成されることがあり、例えば、５～３０μｍ程度の深さで溝（割溝）が生じることがある。この部分は、後述のレーザ加工工程において、基板２の内部に加工痕２５（図９、１０を参照）が形成される照準部分であり、その後の分割工程において分割される位置であるので、本発明の工程上、このような溝の形成は好ましい。また、このような溝が基板２上に形成されることにより、後述の分割工程における基板の分割が極めて容易となり、格別な効果を奏する。また、このような溝（割溝）の形成は、後述する研削工程、研磨工程において、基板のソリを低減できる効果が発現する点からも、より好ましい。
　また、レーザの強度等を適宜調整することにより、基板２上に溝（傷）が生じないように制御しながら、保護膜１３、半導体層３０及びバッファ層１２のみを除去する方法としても良い。
　なお、本実施形態で説明する例では、上述のマスク工程において、保護膜１３をウェーハ（半導体層３０を参照）上の全面に成膜し、半導体層除去工程において、半導体層３０とともに保護膜１３を除去する方法としているが、本発明はこのような方法には限定されない。例えば、半導体層３０上において、図示略の露出帯域を上記スクライブライン２８に沿った位置に設けながら、保護膜を形成する方法とすることも可能である。
　このような場合には、パターニングされたマスクを予めウェーハ上に形成しておくことにより、個々の発光素子チップに分離するための露出帯域を、例えば、格子状に半導体層上に設けながら保護膜を成膜する方法とすることができる。そして、半導体層除去工程において、半導体層上の露出領域にレーザを照射することにより、この部分の半導体層及びバッファ層を除去して、基板上のスクライブラインの位置を露出させることができる。
　上述のような半導体層除去工程においては、保護膜が形成されていない状態で半導体層にレーザを照射すると、レーザの加熱による切削屑が周囲に飛散し、この切削屑が素子部に付着して汚染が生じ、損傷を与えてしまう。また、上記切削屑が正極ボンディングパッドや負極ボンディングパッド上に付着すると、ワイヤボンディングや半田付けの接着性の低下を引き起こすという問題がある。本実施形態で説明する例のように、レーザ照射前に素子部を保護膜で覆うことにより、素子部の汚染や損傷、ボンディングパッドの汚染による実装時の接着性の低下を防ぐことができる。
『エッチング工程』
　次に、本実施形態の製造方法においては、上記半導体層除去工程の後、後述のレーザ加工工程の前において、上記記半導体層除去工程で、基板２を分割するためのスクライブライン２８に沿った部分が除去された半導体層３０の側面３０ａ及びバッファ層１２の側面１２ａをエッチングするエッチング工程を備えることが好ましい。
　具体的には、図８に示すように、上記半導体層除去工程において、基板２上で、保護膜１３、半導体層３０及びバッファ層１２が個々のチップ単位に分割された状態のウェーハを、リン酸処理液に含浸して湿式エッチングを行なう。これにより、レーザでダメージが付与された半導体層３０及びバッファ層１２の分断面の一部をエッチング除去し、図８に示す例のように、半導体層３０の側面３０ａ及びバッファ層１２の側面１２ａを、基板２上から上部に向かうに従って逆傾斜する逆傾斜面状に形成することができる。
　本実施形態のエッチング工程では、図示例のように、半導体層３０の側面３０ａ（及びバッファ層１２の側面１２ａ）を、基板２上から上部に向かうに従って逆傾斜する逆傾斜面状に形成することにより、半導体層３０（及びバッファ層１２）からの光取り出し効率が高められた発光素子を実現することが可能となる。
　なお、エッチング工程によって形成される半導体層及びバッファ層の側面形状は、図８等に示すような例には限定されず、例えば、半導体層の側面が基板上から上方に向けて垂直に延びるようなストレート形状に形成することもでき、また、エッチング条件の変更により、その他各種形状に形成することも可能である。
『保護膜除去工程』
　次に、保護膜除去工程では、図９に示すように、上記マスク工程で形成した保護膜１３（図６～８を参照）をウェーハ上から除去する。
　具体的には、酸素プラズマ中に曝す方法等を用い、ウェーハ上の保護膜１３を完全に剥離させる。
『研削工程』
　次に、研削工程では、基板２の下面（第２の主面）２３を研削することによって基板２を薄く加工する。
　具体的には、詳細な図示を省略するが、まず、基板２の下面２３側に天然ダイヤモンドや合成ダイヤモンド等をベースとしたメタル砥石又はビトリ砥石等を使用して機械的研削処理を施し、基板２全体の板厚を８０～１５０μｍ程度にする。この際に用いる上記砥石の粒度は、例えば、♯１７０～♯２０００程度のものを使用することができる。
　特に、本発明の製造方法によれば、上述の半導体層除去工程において、レーザ照射によって基板２に溝を形成した場合には、基板２の反りを低減でき、さらに、本研削工程及び後述する研磨工程での砥粒の粒度をコントロールすることで、研削工程及び研磨工程後の基板２の反りを大幅に低減できるという、格別な効果が発現する。
『研磨工程』
　次に、研磨工程では、基板２の下面２３に対して、多結晶ダイヤからなる粒度１～１２μの遊離砥石によって研磨処理（ラッピング処理）を施し、下面２３を鏡面状とする。また、下面２３に対し、例えば、ＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）等の方法で研磨処理を施してもよい。
『仮固定工程』
　次に、本実施形態の製造方法においては、図１０に示す例のように、上記研削工程の後、後述のレーザ加工工程の前に、基板２に樹脂からなる仮固定シートを貼着する仮固定工程を備えた方法とすることができる。
　具体的には、例えば、樹脂材料からなる仮固定シート５０上に、鏡面状とされた基板２の下面２３を接着等の方法で貼着し、仮固定する。
　なお、後述のレーザ加工工程において、レーザを基板２の下面２３側から照射する場合には、仮固定工程において、半導体層３０側、つまり、本例では、半導体層３０上の透光性正極１７の上に形成された正極ボンディングパッド１８上に、仮固定シート５０を貼着する（図１２Ａ、Ｂに示す例を参照）。
『レーザ加工工程』
　次に、レーザ加工工程では、図１１Ａ、Ｂに示すように、基板２上において、前記半導体層除去工程で半導体層３０及びバッファ層１２が除去され、露出した領域であるスクライブライン２８に対してレーザＬ２を照射することにより、基板２の内部に加工痕２５を形成する。図１１Ｂに示す例では、基板２のレーザ照射面である主面２０から、基板２の厚さ方向で２／３部迄の領域において、計２箇所に加工痕２５を形成している。
　具体的には、例えば、図示略のステルスレーザ加工機を用い、仮固定シート５０に貼り付けられたウェーハを、前記ステルスレーザ加工機に備えられる試料台に固定する。このようなステルスレーザ加工機に備えられる試料台としては、例えば、真空チャック構造によって仮固定シート５０に貼着されたウェーハを固定することができ、また、このウェーハを精密に制御しながら移動させることが可能なものを用いることができる。
　まず、上述のようなステルスレーザ加工機の試料台に、基板２が貼着された仮固定シート５０を固定する。次いで、図１１Ａに示すように、基板２上のスクライブライン２８に対し、エキシマ励起のパルスレーザを照射しながら、仮固定シート５０が固定された図示略の試料台を移動させることにより、スクライブライン２８に沿って、基板２の主面２０に対してレーザＬ２を照射する。これにより、図１１Ｂに示すように、基板２の主面２０側に、個々の素子単位に分割可能な加工痕２５を、例えば、図７Ｂに示す基板２上のスクライブライン２８と同様に、平面視格子状に連ねて形成することができる。
　また、この際、基板２上のスクライブライン２８に照射するレーザＬ２の焦点を変化させて加工痕２５を形成することにより、加工痕２５を、基板２の厚さ方向において複数箇所（図１１Ｂでは２箇所）に設けることが可能となる。これにより、後述の分割工程において、ウェーハを個々の素子単位に分割するのが容易になる。
「レーザ」
　本実施形態のレーザ加工工程において用いることができるレーザとしては、サファイア等からなる基板を加工できるものであれば、どのようなタイプのものでも用いることが可能である。例えば、ＣＯ２レーザ、ＹＡＧ（イットリウム・アルミニウム・ガーネット）レーザ及びエキシマレーザを用いることができるが、上述のような、パルス照射のレーザを用いることが最も好ましい。レーザを用いることにより、基板２のスクライブライン２８の位置に、効率良く加工痕２５を形成することが可能となる。
　上述のようなレーザは、基板２上のスクライブライン２８に沿うようにして直線状に照射しながら走査する。レーザが照射されたスクライブライン２８においては、基板２をなす材料が加熱されて揮散することにより、直線状の加工痕２５が形成される。このように、基板２の特定の領域、ここではスクライブライン２８の部分を揮散あるいは強度的に弱い材質へと変換させるためのレーザの波長としては、２６６ｎｍ、又は３５５ｎｍとすることが好ましい。レーザの発光波長がこの波長であれば、基板２のスクライブライン２８の部分を、効果的に揮散あるいは強度的に弱い材質へと変換させることができるので、効率良く加工痕２５を形成することが可能となる。
　また、本実施形態のレーザ加工工程では、基板２上のスクライブライン２８に対してレーザをパルス照射、つまり間欠的に照射することによって加工痕２５を形成する方法とすることができる。レーザをパルス照射することにより、基板２の内部に効果的にダメージを付与し、この部分を揮散あるいは強度的に弱い材質へと変換させることができるので、効率良く加工痕２５を形成することが可能となる。
　また、本実施形態のレーザ加工工程においては、レーザをパルス照射する場合のパルス周期を、１０～４０ｋＨｚの範囲とすることが好ましい。レーザのパルス周期を上記範囲とすることにより、基板２の内部に効果的にダメージを付与し、この部分を揮散あるいは強度的に弱い材質へと変換させることができるので、周期的な加工痕を確実に形成することが可能となる。
　また、本実施形態のレーザ加工工程では、基板２のスクライブライン２８に沿ってレーザの照射位置を移動させる際の移動速度を、１００～２００ｍｍ／ｓｅｃの範囲とすることが好ましい。レーザの照射位置の移動速度がこの範囲内であれば、加工箇所に対して効果的にダメージを付与でき、加工痕２５を確実に形成することが可能となる。
　基板２のスクライブライン２８に沿ってレーザをパルス照射しながら、上記移動速度で照射位置を移動させることにより、加工箇所に対して、微細で周期的な加工痕２５を形成することができる。これにより、後述の分割工程において基板２を分割した際、基板２の分割面（図１に示す端面２ａも参照）に、上述のような周期的な加工痕２５の少なくとも一部が残存する領域が生じるとともに、基板２を加工痕２５に沿って破断させた際に生じる亀裂痕が残存する領域とが存在する状態となる。これにより、分割面（端面２ａ）のほぼ全体を粗面とすることが可能となる。
　また、上述のような加工痕２５は、レーザのパルス周期や照射位置の移動速度を適宜調整することにより、所望のピッチで形成することが可能である。
（ステルスレーザ加工）
　本実施形態のレーザ加工工程においては、基板２の内部、より具体的には基板２の厚さ方向における中間部付近を焦点としてレーザを照射するステルスレーザ加工により、基板２内部に加工痕２５を形成する方法とすることが好ましい。このような方法でレーザ加工工程を行なうことにより、上述のような形状の加工痕２５を形成できると同時に、この加工痕２５を起点とした微細な亀裂を基板２に発生させることができる。これにより、後述の分割工程において、分割面（側面）を粗面化しながら効率良く分割処理を行なうことが可能となる。
「加工痕」
　レーザ加工工程において形成する加工痕２５は、上述したように、微細で周期的な加工痕として形成することが好ましいが、非周期的な加工痕として形成しても良い。また、加工痕２５の周期や幅、深さ等については、照射するレーザの強度やパルス周期、照射位置の移動速度を適宜制御することにより、所望の形状に調整することが可能である。
　また、本実施形態のレーザ加工工程においては、図１１Ｂに示す例のように、基板２のレーザ照射面（図示例では主面２０）から、基板２の厚さ方向で２／３部迄の領域に加工痕２５を形成することが好ましい。加工痕２５を、基板２の厚さ方向において上記範囲に設けることにより、後述の分割工程において、ウェーハを個々の素子単位に分割するのが容易になる。図１１Ｂに示す例において、基板２の厚さが１２０μｍである場合には、主面２０から８０μｍ迄の領域に加工痕２５を設け、例えば、４０μｍ及び８０μｍの位置に設けることができる。
　また、加工痕２５は、基板２の厚さ方向において複数箇所（図１１Ｂに示す例では計２箇所）に設けることが、分割工程の作業性が一層容易になる点で、より好ましい。
　加工痕２５が、基板２の厚さ方向において１箇所のみの場合、後述の分割工程において、基板２内部に、加工痕２５をなすＲ面から多方向に向けて基板２の亀裂が生じ、所謂斜め割れの状態となり、分割後の素子（チップ）形状が良好とならず、発光特性に影響を及ぼす虞がある。
　本実施形態では、加工痕２５を、基板２の厚さ方向において２箇所以上で複数設けることにより、後述の分割工程において、複数の加工痕２５の間に連なるように亀裂を生じさせることが可能となり、基板２の分割面を粗面化しながら容易に分割することができ、また、厚い基板を用いた場合でも容易に分割することが可能となる。
　なお、加工痕２５を、基板２の厚さ方向において複数設ける場合、まず、レーザ照射面側（図１１Ｂに示す例では主面２０側）から離れた位置に加工痕２５を形成した後、レーザ照射面側により近い位置に加工痕２５を形成する加工順とすることが、レーザ特性の観点から好ましい。
「レーザの照射位置」
　上述したレーザ加工工程においては、図１１Ａ、Ｂに示すような、基板２の主面２０側のスクライブライン２８にレーザを照射する例を説明しているが、本発明ではこれには限定されない。即ち、本発明のレーザ加工工程は、図１２Ａ、Ｂに示す例のように、基板２の下面（第２の主面）２３側からレーザを照射して加工痕を形成する方法とすることも可能である。このような方法とした場合には、図１２Ａに示すように、まず、前工程である仮固定工程において、半導体層３０側の透光性正極１７上に形成された正極ボンディングパッド１８に、仮固定シート５０を貼着する。そして、図１２Ａに示すように、基板２の下面２３に対し、主面２０側のスクライブライン２８に対応する位置に沿ってレーザを照射することにより、図１２Ｂに示すように、下面２３から基板２の厚さ方向で２／３部迄の領域に加工痕２５を形成することができる。図示例では、基板２の厚さ方向において、上記領域の計２箇所に加工痕２５を形成している。
　本発明の製造方法では、基板２に加工痕２５を設けるレーザ加工工程よりも前に備えられる半導体除去工程において、予め、主面２０上に形成された半導体層３０が、上記半導体除去工程において露出帯域３１に沿って除去される。このように、基板２に加工痕２５を設けるレーザ加工工程の前に、半導体層３０を確実に除去しておかないと、レーザ加工工程におけるレーザ照射によって半導体層に所謂デブリや焼けが生じ、発光素子チップの特性を低下させてしまう虞がある。
　本発明においては、上記半導体除去工程により、予め、半導体層３０を露出帯域３１に沿って除去することにより、図１１Ａ、Ｂに示すような、基板２の主面２０側からレーザを照射する場合のみならず、図１２Ａ、Ｂに示すように、基板２の下面２３側からレーザを照射する方法とした場合であっても、レーザ加工工程や後述の分割工程において、半導体層３０に対して素子特性を低下させるようなダメージを与えることが無い。また、後述の分割工程において押し割り分割不良等が発生することが無く、分割処理を効率的に行なうことが可能となる。
　また、本実施形態のレーザ加工工程は、図１１Ａ、Ｂ、又は、図１２Ａ、Ｂに示すような、下面２３側、又は、主面２０側の一方からレーザを照射する方法には限定されず、基板２の下面２３及び主面２０の両面側からレーザを照射して加工痕を形成する方法とすることも可能である。
『分割工程』
　次に、分割工程では、図１３Ａ、Ｂに示すように、上記レーザ加工工程において形成した加工痕２５に沿って基板２を切断し、複数のチップ（発光素子１）に分割する。
　具体的には、例えば、ブレーカと呼ばれる図示略の装置等を用い、図１３Ａに示すようなウェーハが貼着された仮固定シート５０をブレーカ装置の載置台の上に載せ、基板２に形成した加工痕２５に沿うようにウェーハの上方からブレードを押し当てることにより、加工痕２５に沿って基板２を押し割り、図１３Ｂに示すような複数のチップに分割する。そして、上記複数のチップが貼着された状態の仮固定シート５０をブレーカ装置から取り外す。
　本実施形態の分割工程では、上記手順により、加工痕２５に沿って基板２を個々の発光素子単位のチップに切断することで、加工痕２５を起点として、基板２に亀裂を生じさせながら、ウェーハを個々のチップ状態の発光素子１に分割することができる。この際、上述したように、分割後の基板２の端面２ａには、周期的な加工痕２５の少なくとも一部が残存する領域と、基板２を切断した際に分割面（端面２ａ）に生じる亀裂痕が不規則に残存する領域とが存在し、分割面つまり端面２ａのほぼ全体が粗面となる。このように、基板２の端面２ａを粗い面として形成することにより、端面２ａの表面積が増加するので、入射した光を効率良く外部に出射できる基板２とすることができるので、光取り出し効率に優れた発光素子１を製造することが可能となる。
　また、本実施形態の分割工程では、上述した半導体層除去工程で基板２のスクライブライン２８上に溝が形成された場合、基板２内部の加工痕２５に加え、スクライブライン２８上の溝も起点として、基板２に亀裂を生じさせることが可能となる。これにより、ウェーハを、個々のチップ状態の発光素子１に、さらに容易に分割することが可能となる。
『シート剥離工程』
　次に、本実施形態の製造方法においては、上記分割工程の後、上記仮固定工程において基板２の下面２３と貼着された仮固定シート５０（図１３等を参照）を加熱して拡張することにより、複数のチップ（発光素子１）の各々を離間させた後、図１４に示すように、各々のチップを仮固定シート５０から取り外すシート剥離工程を備えることが好ましい。
　具体的には、まず、仮固定シート５０を、図示略の電熱装置等の加熱手段によって加熱することによって拡張させ、複数の発光素子１のチップの各々を所定の距離に離間させる。次いで、図１４に示すように、複数の発光素子１のチップを各々仮固定シート５０から取り外す。
　また、仮固定シート５０を半導体層３０側、つまり正極ボンディングパッド１８上に貼着する方法とした場合においても、同様の方法で発光素子１のチップを仮固定シート５０から取り外すことができる。
　上記各工程により、基板２上に、バッファ層１２、下地層１４ａを備える半導体層３０、透光性正極１７、正極ボンディングパッド１８及び負極ボンディングパッド１９を設けたウェーハを、例えば、３５０μｍ角の正方形に分割することで、発光素子１を得ることができる。
　以上説明したような本実施形態のＩＩＩ族窒化物半導体素子の製造方法によれば、エピタキシャル工程と、保護膜１３を形成するマスク工程と、レーザ照射によって保護膜１３及び半導体層３０を除去する半導体層除去工程と、基板２を薄くする研削工程と、基板２を研磨する研磨工程と、基板２の内部に加工痕２５を設けるレーザ加工工程と、基板２５の分割面（端面２ａ）を粗面とする分割工程とを具備してなる製造方法なので、半導体層３０にダメージを与えることなく、また、素子特性を低下させることなく、基板２の端面２ａを粗面とすることができ、結果的に、内部量子効率及び光取り出し効率を高め、高い発光出力を有するＩＩＩ族窒化物半導体発光素子１を製造することができる。
　さらに、本実施形態の製造方法によれば、半導体層除去工程において、レーザ照射により基板２に溝（割溝）を形成した場合には、発光素子１に備えられる基板２の反りを低減することができ、さらに、研削工程及び研磨工程で使用する砥粒の粒度をコントロールすることで、研削工程及び研磨工程後の基板２の反りを大幅に低減できる。
　また、本実施形態の製造方法によれば、上述の効果の寄与により、２つのレーザ照射工程（半導体層除去工程、レーザ加工工程）によって、高精度かつ高い生産効率（高い歩留り）で発光素子１を製造することが可能となる。
　この結果、本発明の製造方法により、内部量子効率及び光取り出し効率に優れた高い発光出力を有するＩＩＩ族窒化物半導体発光素子１が実現できる。
［ランプ］
　以上説明したような、本発明に係るＩＩＩ族窒化物半導体発光素子と蛍光体とを組み合わせることにより、当業者周知の手段によってランプを構成することができる。従来より、発光素子と蛍光体と組み合わせることによって発光色を変える技術が知られており、このような技術を何ら制限されることなく採用することが可能である。
　例えば、蛍光体を適正に選定することにより、発光素子より長波長の発光を得ることも可能となり、また、発光素子自体の発光波長と蛍光体によって変換された波長とを混ぜることにより、白色発光を呈するランプとすることもできる。
　また、ランプとしては、一般用途の砲弾型、携帯のバックライト用途のサイドビュー型、表示器に用いられるトップビュー型等、何れの用途にも用いることができる。
　例えば、図１５に示す例のように、同一面電極型のＩＩＩ族窒化物半導体発光素子１を砲弾型に実装する場合には、２本のフレームの内の一方（図１５ではフレーム４１）に発光素子１を接着し、また、発光素子１の負極（図１に示す符号１９参照）をワイヤー４４でフレーム４２に接合し、発光素子１の正極ボンディングパッド１８をワイヤー４３でフレーム４１に接合する。そして、透明な樹脂からなるモールド４５で発光素子１の周辺をモールドすることにより、図１５に示すような砲弾型のランプ４を作成することができる。
　本実施形態のランプ４は、上記本実施形態のＩＩＩ族窒化物半導体発光素子１が備えられてなるものなので、発光特性に優れたものとなる。
［その他の半導体素子］
　本実施形態で得られ、優れた結晶性を備えるＩＩＩ族窒化物半導体素子は、上述のような発光ダイオード（ＬＥＤ）やレーザデバイス（ＬＤ）等の発光素子に備えられる半導体層の他、レーザ素子や受光素子等の光電気変換素子、又は、ＨＢＴ（Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）やＨＥＭＴ（Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ）等の電子デバイスにも用いることができる。これらの半導体素子は、各種構造のものが多数知られており、本発明に係るＩＩＩ族窒化物半導体の積層構造は、これら周知の素子構造を含めて何ら制限されない。
　以下に、本発明のＩＩＩ族窒化物半導体素子及びその製造方法、ＩＩＩ族窒化物半導体発光素子及びその製造方法を、実施例によりさらに詳細に説明するが、本発明はこれらの実施例にのみ限定されるものではない。
［実施例］
　図１～４に、本実験例で作製したＩＩＩ族窒化物半導体発光素子の積層構造を説明する断面模式図を示す。
　本例では、サファイアからなり、凸部２２が設けられた基板２の主面２０上に、バッファ層１２としてＡｌＮからなる単結晶の層を４０ｎｍの膜厚で形成し、その上に、ｎ型半導体層１４を構成する下地層１４ａとして、ＧａＮ（ＩＩＩ族窒化物半導体）からなる膜厚６μｍの層を形成した。またさらに、ｎ型半導体層１４を構成するｎ型コンタクト層１４ｂとして、ＳｉドープのＧａＮからなる膜厚２μｍの層、ＳｉドープのＩｎＧａＮとＧａＮの超格子構造を有する膜厚６０ｎｍのｎ型クラッド層１４ｃ、ＩｎＧａＮからなる膜厚２ｎｍの井戸層１５ｂとＳｉドープＧａＮからなる膜厚５ｎｍの障壁層１５ａを６回繰り返して成膜した多重量子井戸構造からなる膜厚５０ｎｍの発光層１５、ＭｇドープＧａＮとアンドープＧａＮの超格子構造を有する膜厚１５ｎｍのｐ型クラッド層１６ａ、ＭｇドープＧａＮからなる膜厚２０ｎｍのｐ型コンタクト層１６ｂの各層を順次積層し、ＬＥＤ構造（半導体層３０）を有する半導体積層ウェーハを形成した。そして、ｐ型コンタクト層１６ｂ上に透光性正極１７及び正極ボンディングパッド１８を順次積層し、また、ｎ型半導体層１４の所定領域を除去することにより、ｎ型コンタクト層１４ｂ上に負極ボンディングパッド１９を形成し、図１に示すような発光素子１を作製した。そして、この発光素子１をリードフレーム上に配置し、金線でリードフレームへ結線することにより、最終的に、図１５に示すような発光ダイオード（ランプ４）を作製した。
『基板の加工』
　まず、サファイアからなる基板を用意し、この基板のＣ面上に、基部幅＝２．２μｍ、高さ＝１．０μｍ、基部幅／４＝０．６μｍ、隣接する凸部間の間隔＝１．８μｍとし、また、凸部表面にＣ面が存在しない状態として、複数の凸部２２を以下の手順で形成した。
　すなわち、直径２インチのＣ面サファイア基板上に、公知のフォトリソグラフィー法でマスクを形成し、ドライエッチング法を用いて基板をエッチングすることにより、上記条件の凸部２２を形成した。なお、露光法として、紫外光を用いたステッパー露光法を用いた。また、ドライエッチングにはＢＣｌ３とＣｌ２の混合ガスを用いた。
　このようにして形成された凸部２２は、基部の平面形状が円形で上部に向かって徐々に外形が小さくなる形状であり、側面が外側に向かって湾曲したお椀状（半球状）の形状であった。
『バッファ層の形成』
　まず、上述のような凸部２２が形成された主面（第１の主面）２０を有する直径２インチのＣ面サファイアからなる基板２を、フッ酸及び有機溶媒によって洗浄した後、チャンバ中へ導入した。この際、スパッタ装置としては、高周波式の電源を有し、また、ターゲット内でマグネットの位置を動かすことができる機構を有する装置を使用した。なお、ターゲットとしては、金属Ａｌからなるものを用いた。
　そして、チャンバ内で基板２を５００℃まで加熱し、窒素ガスを１５ｓｃｃｍの流量で導入した後、チャンバ内の圧力を１．０Ｐａに保持し、基板２側に５０Ｗの高周波バイアスを印加し、窒素プラズマに晒すことによって基板２表面を洗浄した。
　次いで、基板２の温度はそのままに、スパッタ装置内にアルゴン及び窒素ガスを導入した。そして、２０００Ｗの高周波バイアスを金属Ａｌターゲット側に印加し、炉内の圧力を０．５Ｐａに保ち、Ａｒガスを５ｓｃｃｍ、窒素ガスを１５ｓｃｃｍ流通させた条件下（ガス全体における窒素の比は７５％）で、基板２の主面２０上に、平面２１及び凸部２２を覆うようにしてＡｌＮからなる単結晶のバッファ層１２を成膜した。ターゲット内のマグネットは、基板２の洗浄時及び成膜時の何れにおいても揺動させた。
　そして、予め測定した成膜速度（０．０８ｎｍ／ｓ）に従い、規定した時間の処理により、４０ｎｍのＡｌＮ（バッファ層１２）を成膜後、プラズマ動作を停止し、基板２の温度を低下させた。
『ｎ型半導体層の形成』
　次いで、ＡｌＮ（バッファ層１２）が成膜された基板２をスパッタ装置内から取り出してＭＯＣＶＤ装置内に搬送し、バッファ層１２上に、以下の手順でｎ型半導体層１４を形成した。
「下地層の形成」
　バッファ層１２上に、以下の手順でＧａＮからなる下地層１４ａを成膜した。ここで、下地層１４ａの成膜に使用するＭＯＣＶＤ装置としては、従来公知のＭＯＣＶＤ装置を使用した。
　まず、基板２を反応炉（ＭＯＣＶＤ装置）内に導入し、窒素ガスで置換されたグローブボックス内において、加熱用のカーボン製サセプタ上に載置した。次いで、反応炉内に窒素ガスを流通させた後、ヒータを作動させて基板温度を１１５０℃に昇温させ、１１５０℃で温度が安定したことを確認した後、アンモニアガス配管のバルブを開き、反応炉内へのアンモニアガスの流通を開始した。
　次いで、ＴＭＧの蒸気を含む水素を反応炉内へ供給して、バッファ層１２上に、下地層１４ａを構成するＩＩＩ族窒化物半導体（ＧａＮ）を成膜する工程を開始した。この際のアンモニアの量は、Ｖ／ＩＩＩ比が６０００となるように調節した。このようにして、約１時間にわたってＧａＮを成長させた後、ＴＭＧの配管のバルブを切り替え、原料の反応炉への供給を終了してＧａＮの成長を停止した。そして、ヒータへの通電を停止し、基板温度を室温まで降温させた。
　以上の工程により、基板２上に成膜された単結晶組織のＡｌＮからなるバッファ層１２の上に、アンドープで２μｍの膜厚のＧａＮからなる下地層１４ａを成膜した。成膜後に反応炉内から取り出した試料は無色透明であり、ＧａＮ層（下地層１４ａ）の表面は鏡面であった。
「ｎ型コンタクト層の形成」
　次いで、下地層１４ａの形成に用いたＭＯＣＶＤ装置と同じ装置を用い、ＧａＮからなるｎ型コンタクト層を形成した。この際、ｎ型コンタクト層にはＳｉをドープし、結晶成長は、Ｓｉのドーパント原料としてＳｉＨ４を流通させた以外は、下地層１４ａと同じ条件によって行った。
　以上説明したような工程により、表面に逆スパッタを施したサファイアからなる基板２上に、単結晶組織を持つＡｌＮのバッファ層１２を形成し、その上にアンドープで２μｍの膜厚のＧａＮ層（ｎ型下地層１４ａ）と、５×１０１８ｃｍ－３のキャリア濃度を持つ２μｍのＳｉドープのＧａＮ層（ｎ型コンタクト層１４ｂ）を形成した。
「ｎ型クラッド層の形成」
　上記手順で作製したサンプルのｎ型コンタクト層上に、以下に説明するような手順により、同じＭＯＣＶＤ法を用いてｎ型クラッド層１４ｃを積層して形成した。
　まず、ＭＯＣＶＤ装置のチャンバ内にアンモニアを流通させながら、キャリアガスを窒素として、ＳｉドープＧａＮからなるｎ型コンタクト層が成長された基板の温度を７６０℃へ低下させた。
　この際、炉内の温度の変更を待つ間に、ＳｉＨ４の供給量を設定した。流通させるＳｉＨ４の量については事前に計算を行い、Ｓｉドープ層の電子濃度が４×１０１８ｃｍ－３となるように調整した。アンモニアはそのままの流量で炉内へ供給し続けた。
　次いで、アンモニアをチャンバ内に流通させながら、ＳｉＨ４ガスと、バブリングによって発生させたＴＭＩ及びＴＥＧの蒸気を炉内へ流通させ、Ｇａ０．９９Ｉｎ０．０１Ｎからなる層を１．７ｎｍ、ＧａＮからなる層を１．７ｎｍで各々成膜した。このような成膜処理を１９サイクル繰り返した後、最後に、Ｇａ０．９９Ｉｎ０．０１Ｎからなる層を１．７ｎｍで再度、成長させた。また、この工程処理を行なっている間は、ＳｉＨ４の流通を継続した。これにより、ＳｉドープのＧａ０．９９Ｉｎ０．０１ＮとＧａＮの超格子構造からなるｎ型クラッド層１４ｃを形成した。
『発光層の形成』
　次いで、ＧａＮからなる障壁層１５ａと、Ｉｎ０．２Ｇａ０．８Ｎからなる井戸層１５ｂとから構成され、多重量子井戸構造を有する発光層１５を形成した。この、発光層１５の形成にあたっては、ＳｉドープＩｎ０．０１Ｇａ０．９９Ｎからなるｎ型クラッド層１４ｃ上に、まず、障壁層１５ａを形成し、この障壁層１５ａ上に、Ｉｎ０．２Ｇａ０．８Ｎからなる井戸層１５ｂを形成した。このような積層手順を６回繰り返した後、６番目に積層した井戸層１５ｂ上に、７番目の障壁層１５ａを形成し、多重量子井戸構造を有する発光層１５の両側に障壁層１５ａを配した構造とした。
　まず、基板温度は７６０℃のままでＴＥＧとＳｉＨ４の炉内への供給を開始し、所定の時間ＳｉをドープしたＧａＮからなる初期障壁層を０．８ｎｍ形成し、ＴＥＧとＳｉＨ４の供給を停止した。その後、サセプタの温度を９２０℃に昇温した。そして、ＴＥＧとＳｉＨ４の炉内への供給を再開し、基板温度９２０℃のままで、さらに、１．７ｎｍの中間障壁層の成長を行った後、ＴＥＧとＳｉＨ４の炉内供給を停止した。続いて、サセプタ温度を７６０℃に下げ、ＴＥＧとＳｉＨ４の供給を開始し、さらに、３．５ｎｍの最終障壁層の成長を行った後、再びＴＥＧとＳｉＨ４の供給を停止して、ＧａＮ障壁層の成長を終了した。上述のような３段階の成膜処理により、初期障壁層、中間障壁層及び最終障壁層の３層からなり、総膜厚が５ｎｍのＳｉドープＧａＮ障壁層（障壁層１５ａ）を形成した。ＳｉＨ４の量は、Ｓｉ濃度が１×１０１７ｃｍ－３になるように調整した。
　次いで、障壁層１５ａの成長を終了させた後、基板２の温度や炉内の圧力、キャリアガスの流量や種類はそのままとして、ＴＥＧ及びＴＭＩのバルブを切り替えてＴＥＧ及びＴＭＩを炉内へ供給し、Ｉｎ０．２Ｇａ０．８Ｎからなる井戸層１５ｂを成長させた。これにより、２ｎｍの膜厚を有する井戸層１５ｂを形成した。
　上記ＧａＮ障壁層（障壁層１５ａ）の成長終了後、ＴＥＧとＴＭＩｎを炉内へ供給して井戸層の成膜処理を行ない、２ｎｍの膜厚を成すＧａ０．９２Ｉｎ０．０８Ｎ層（井戸層１５ｂ）を形成した。
　そして、Ｇａ０．９２Ｉｎ０．０８Ｎからなる井戸層１５ｂの成長終了後、ＴＥＧの供給量の設定を変更した。引き続いて、ＴＥＧおよびＳｉＨ4の供給を再開し、２層目の障壁層１５ａの形成を行なった。
　上述のような手順を６回繰り返すことにより、６層のＳｉドープＧａＮからなる障壁層１０５ａと、６層のＧａ０．９２Ｉｎ０．０８Ｎからなる井戸層１０５ｂを形成した。
　そして、６層目のＧａ０．９２Ｉｎ０．０８Ｎからなる井戸層１５ｂを形成した後、引き続いて７層目の障壁層の形成を行った。７層目の障壁層の形成処理においては、まず、ＳｉＨ４の供給を停止し、アンドープＧａＮからなる初期障壁層を形成した後、ＴＥＧの炉内への供給を続けたままで基板温度を９２０℃に昇温し、この基板温度９２０℃にて規定の時間で中間障壁層の成長を行なった後、ＴＥＧの炉内への供給を停止した。続いて、基板温度を７６０℃に下げ、ＴＥＧの供給を開始し、最終障壁層の成長を行った後、再びＴＥＧの供給を停止し、ＧａＮ障壁層の成長を終了した。これにより、初期障壁層、中間障壁層及び最終障壁層の３層からなり、総膜厚が４ｎｍのアンドープＧａＮからなる障壁層を形成した（図４における発光層１５の内、最上層の障壁層１５ａを参照）。
　以上の手順にて、厚さが不均一な井戸層（図４におけるｎ型半導体層１４側から１～５層目の井戸層１５ｂ）と、厚さが均一な井戸層（図４におけるｎ型層１４側から６層目の井戸層１５ｂを参照）を含んだ多重量子井戸構造の発光層１５を形成した。
「ｐ型半導体層の形成」
　上述の各工程に引き続き、同じＭＯＣＶＤ装置を用いて、４層のノンドープのＡｌ０．０６Ｇａ０．９４Ｎと３層のＭｇをドープしたＧａＮよりなる超格子構造を持つｐ型クラッド層１６ａを成膜し、更に、その上に膜厚が２００ｎｍのＭｇドープＧａＮからなるｐ型コンタクト層１６ｂを成膜し、ｐ型半導体層１６とした。
　まず、ＮＨ３ガスを供給しながら基板温度を９７５℃へ昇温した後、この温度でキャリアガスを窒素から水素に切り替えた。続いて、基板温度を１０５０℃に変更した。そして、炉内へＴＭＧとＴＭＡｌを供給することにより、ノンドープのＡｌ０．０６Ｇａ０．９４Ｎからなる層２.５ｎｍを成膜した。引き続き、インターバルを取らずに、ＴＭＡｌのバルブを閉じてＣｐ２Ｍｇのバルブを開け、ＭｇをドープしたＧａＮの層を２．５ｎｍ成膜した。
　以上のような操作を３回繰り返し、最後にアンドープＡｌ０．０６Ｇａ０．９４Ｎの層を形成することにより、超格子構造よりなるｐクラッド層１６ａを形成した。
　その後、Ｃｐ２ＭｇとＴＭＧのみを炉内へ供給して、２００ｎｍのｐ型ＧａＮよりなるｐ型コンタクト層１６ｂを形成した。
　これにより、最終的に、膜厚が１５ｎｍのｐ型クラッド層１６ａと、膜厚が２０ｎｍのＭｇドープＡｌ０．０２Ｇａ０．９８Ｎからなるｐ型コンタクト層１６ｂとから構成されるｐ型半導体層１６を成膜した。
　上述のようにして作製したＬＥＤ用のエピタキシャルウェーハは、Ｃ面を有するサファイアからなる基板２上に、単結晶構造を有する膜厚４０ｎｍのＡｌＮ層（バッファ層１２）を形成した後、基板２側から順に、６μｍのアンドープＧａＮ層（下地層１４ａ）、５×１０１８ｃｍ－３の電子濃度を持つのＳｉドープＧａＮ初期層とＳｉドープＧａＮ再成長層とからなる膜厚２μｍのｎ型コンタクト層１４ａ、４×１０１８ｃｍ－３のＳｉ濃度を有し、２０層の１．７ｎｍのＧａ０．９９Ｉｎ０．０１Ｎと１９層の１．７ｎｍのＧａＮからなる超格子構造を有するｎ型クラッド層１４ｂ、ＧａＮ障壁層に始まってＧａＮ障壁層に終わり、層厚が５ｎｍとされた６層のＳｉドープのＧａＮ障壁層（障壁層１５ａ）と、層厚が２ｎｍとされた６層のノンドープのＧａ０．９２Ｉｎ０．０８Ｎ井戸層（井戸層１５ｂ）と、ノンドープのＧａＮからなる最終障壁層を備える最上位障壁層（図４における発光層１５の内、最上層の障壁層１５ａを参照）からなる多重量子井戸構造（発光層１５）、膜厚が２．５ｎｍのノンドープＡｌ０．０６Ｇａ０．９４Ｎからなる４つの層と、膜厚が２．５ｎｍのＭｇドープＡｌ０．０１Ｇａ０．９９Ｎからなり超格子構造を有する３つの層から構成されるｐ型クラッド層１６ａ、及び、膜厚が２０ｎｍのＭｇドープＧａＮからなるｐコンタクト層１６ｂから構成されるｐ型半導体層１６を積層した構造を有する。
『電極の形成』
　次いで、上記手順で基板２上に半導体層３０が形成されたエピタキシャルウェーハ（図４に示す積層半導体１０参照）上に、ＬＥＤを構成するための各電極を形成した。
　すなわち、上記エピタキシャルウェーハのＭｇドープＡｌＧａＮ層（ｐ型半導体層１６ｂ）の表面に、公知のフォトリソグラフィー技術によってＩＴＯからなる透光性正極１７を形成し、その上に、チタン、アルミニウム及び金を順に積層した構造を有する正極ボンディングパッド１８（ｐ電極ボンディングパッド）を形成し、ｐ側電極とした。さらに、ウェーハに対してドライエッチングを施し、ｎ型コンタクト層１４ｂのｎ側電極（負極）を形成する領域を露出させ、この露出領域１４ｄにＮｉ、Ａｌ、Ｔｉ及びＡｕの４層が順に積層されてなる負極ボンディングパッド１９（ｎ側電極）を形成した。このような手順により、ウェーハ（図４の積層半導体１０を参照）上に、図１に示すような形状を有する各電極を形成した。
『保護膜の形成』
　次いで、各電極の形成されたウェーハ上に保護膜１３を形成した。この際、半導体層３０、透光性正極１７、正極ボンディングパッド１８及び負極ボンディングパッド１９の上を全体的に覆うように保護膜１３を形成した。この際、保護膜１３の材料としては、一般的な樹脂材料からなるレジストを用い、スピンコータを用いて導体層３０上に成膜した。
『半導体層、バッファ層及び保護膜の除去』
　次いで、上記手順によって半導体層３０上に設けられた保護膜１３に向けてレーザを照射することにより、保護膜１３、半導体層３０及びバッファ層１２の内、スクライブライン２８（図９、１０を参照）に対応する部分を除去して、この部分の基板２（スクライブライン２８）を露出させた。
　この際、波長が２６６ｎｍのレーザを、５０ＫＨｚのパルス周期で照射しながら、ウェーハを６０～１２０ｍｍ／ｓｅｃの速度で移動させることにより、レーザの照射位置を上述のスクライブライン２８の位置に沿って移動させ、この部分にダメージを付与した。また、この工程においては、レーザが半導体層及びバッファ層を貫通し、サファイアからなる基板２上にもダメージが付与され、基板２に約２０μｍの溝（割溝）が形成されているのが確認された。
　次いで、上記手順により、基板２上において保護膜１３、半導体層３０及びバッファ層１２が素子単位のチップに分割された状態のウェーハをリン酸処理液に含浸し、半導体層３０及びバッファ層１２のレーザでダメージが付与された分断面の一部をエッチング除去した。この際、エッチング条件を調整することにより、半導体層３０の側面３０ａ及びバッファ層１２の側面１２ａを、基板２上から上部に向かうに従って逆傾斜する逆傾斜面状に形成した。
　次いで、上記ウェーハを酸素プラズマ中に曝すことにより、ウェーハ上の保護膜１３を完全に剥離させて除去した。
『研削工程及び研磨工程』
　次いで、基板２の下面２３（第２の主面）側に、♯１７０～♯２０００の粒度を有するメタル砥石又はビトリ砥石等を使用して機械的研削処理を施し、基板２全体の板厚を８０～１５０μｍ程度にした後、下面２３に対して、遊離砥石の多結晶ダイヤによって研磨処理（ラッピング処理）を施し、基板２の下面２３を鏡面状とした。
『シートへの仮固定』
　次いで、樹脂材料からなる仮固定シート５０上に、鏡面状とされた基板２の下面２３を接着して仮固定した。
『基板内部への加工痕の形成（レーザ加工）』
　次いで、ステルスレーザ加工機の試料台に、基板２が貼着された仮固定シート５０を固定し、基板２において上記半導体層３０が除去された領域であるスクライブライン２８に対してレーザをパルス照射しながら、仮固定シート５０が固定された図示略の試料台を移動させることにより、スクライブライン２８に沿って、基板２の主面２０に対してレーザを照射し、基板２の内部に加工痕２５を形成した。この際、レーザの波長は３５５ｎｍとし、パルス周期を２５ｋＨｚとするとともに、試料台の移動速度を１００～２００ｍｍ／ｓｅｃの範囲とし、また、レーザの焦点を基板２の厚み方向略中心付近に合わせ、レーザ照射を行った。このような手順により、基板２の内部に４～１５μｍの間隔で加工痕を発生させ、素子単位の複数のチップに分割可能な格子状の加工痕２５を形成した。
『ウェーハの分割及びシートの剥離』
　次いで、ブレーカ装置を用い、ウェーハが貼着された仮固定シート５０をブレーカ装置の載置台の上に載せ、基板２に形成した加工痕２５に沿うようにウェーハの上方からブレードを押し当てて応力を加え、加工痕２５に沿って基板２を押し割ることで、ウェーハを複数のチップ（発光素子１）に分割した。そして、分割された複数のチップが貼着されている仮固定シート５０をブレーカ装置から取り外した。
　次いで、仮固定シート５０を電熱装置に載置して加熱することで拡張させ、複数の発光素子１のチップの各々を所定の距離に離間させた後、これら複数の発光素子１のチップを、各々仮固定シート５０から取り外した。
　上述のような手順により、基板２上に、バッファ層１２、下地層１４ａを備える半導体層３０、透光性正極１７、正極ボンディングパッド１８及び負極ボンディングパッド１９を設けたウェーハを３５０μｍ角の正方形に分割し、図１に示すような発光素子１を得た。そして、この発光素子１を、各電極が上になるようにリードフレーム上に配置し、金線でリードフレームへ結線することにより、図１５に示す例のよう発光ダイオード（ランプ４）とした。
『発光素子の特性評価』
　上述のようにして作製した発光ダイオードのｐ側（正極ボンディングパッド１８）及びｎ側（負極ボンディングパッド１９）の電極間に順方向電流を流したところ、電流２０ｍＡにおける順方向電圧は３．０Ｖであった。また、ｐ側の透光性正極１７を通して発光状態を観察したところ、発光波長は４５５ｎｍであり、発光出力は２２ｍＷを示した。このような発光ダイオードの特性は、作製したウェーハのほぼ全面から作製された発光ダイオードについて、ばらつきなく得られた。
　また、得られたチップ（発光素子１）について、光学顕微鏡を用いて側面から観察したところ、基板２の端面２ａにおいて、半導体層をエピタキシャル成長させた主面２０側から１０～５０μｍ程度の位置に、４～１５μｍ程度の間隔でレーザによる加工痕が確認された。つまり、このチップに備えられる基板２の端面２ａには４～１５μｍ周期の凹凸が形成されており、端面２ａが粗面とされていることが確認された。これにより、本実施例で作製した発光素子は、半導体層３０から基板２側に入射した光が、端面２ａから効果的に出射され、高い光取り出し効率を有し、発光特性に優れていることが明らかとなった。
　［比較例］
　上記実施例のようなレーザ加工工程による加工痕の形成処理を行なわず、半導体層除去処理におけるレーザ照射と同時に基板を切断するとともに、切断後の断面に対してエッチング処理を施し、基板の端面を滑らかな平面とした点を除き、上記実施例と同様の手順で基板上に各層を積層し、ウェーハを分割して発光素子チップとした後、ランプを作製した。
　そして、上記実施例と同様、ｐ側及びｎ側の電極間に順方向電流を流したところ、電流２０ｍＡにおける順方向電圧は３．０Ｖであった。また、ｐ側の透光性正極１７を通して発光状態を観察したところ、発光波長は４５５ｎｍであり、発光出力は１８ｍＷであった。
　このような発光ダイオードの特性は、作製したウェーハのほぼ全面から作製された発光ダイオードについて、ばらつきなく得られたものの、実施例に比べて発光出力に劣る結果となった。
　また、得られたチップを光学顕微鏡で側面から観察したところ、基板の端面は概ね滑らかな面とされ、大きな加工痕等は確認されなかった。
　これらの結果より、比較例の発光素子は、半導体層から基板側に向けて出射されて基板内を伝搬した光が、基板側面から出射されにくいために発光出力が劣ることが明らかとなった。
　以上の結果により、本発明に係る製造方法で得られるＩＩＩ族窒化物半導体発光素子が高い光取り出し効率を有し、優れた発光特性を備えていることが明らかである。
１…ＩＩＩ族窒化物半導体発光素子（発光素子、チップ）、１０…積層半導体（ＩＩＩ族窒化物半導体素子）、２…基板、２ａ…端面、２０…主面（第１の主面）、２１…平面、２２…凸部、２３…下面（第２の主面）、２５…加工痕、２８…スクライブライン（切断予定ライン）、１２…バッファ層、１２ａ…側面（バッファ層）、１４…ｎ型半導体層、１４ｄ…負極形成領域、１５…発光層、１６…ｐ型半導体層、１７…透光性正極、１８…正極ボンディングパッド、１９…負極ボンディングパッド、１３…保護膜、３０…半導体層、３０ａ…側面（半導体層）、４…ランプ、５０…仮固定シート

Claims (36)

  1. 　基板上に、ＩＩＩ族窒化物半導体からなるｎ型半導体層、発光層及びｐ型半導体層を順次積層して半導体層を形成するＩＩＩ族窒化物半導体発光素子の製造方法であって、
    　前記基板の第１の主面の上に、前記ＩＩＩ族窒化物半導体をエピタキシャル成長させることにより、前記主面を覆うようにして前記半導体層を形成するエピタキシャル工程と、
    　前記半導体層上に保護膜を形成するマスク工程と、
    　前記基板の半導体層及び保護膜を形成した側から、前記基板を複数のチップに分割するための切断予定ラインに沿ってレーザを照射することにより、前記保護膜及び前記半導体層を除去し、前記基板を露出させる半導体層除去工程と、
    　前記基板の第２の主面を研削することによって前記基板を薄くする研削工程と、
    　前記研削工程後に前記基板を研磨する研磨工程と、
    　前記切断予定ラインに沿ってレーザを照射することにより、前記基板の内部に加工痕を設けるレーザ加工工程と、
    　前記加工痕及び前記切断予定ラインに沿って前記基板を分割することにより、該基板の分割面を粗面としながら複数のチップとする分割工程と、
    　を具備してなることを特徴とするＩＩＩ族窒化物半導体発光素子の製造方法。
  2. 　前記基板に備えられる前記第１の主面が、Ｃ面からなる平面と前記Ｃ面上に形成された複数の凸部とからなるものであることを特徴とする請求項１に記載のＩＩＩ族窒化物半導体発光素子の製造方法。
  3. 　前記基板が、基板表面の面方位として（０００１）方向から±３°の範囲内のオフ角が付与された基板であることを特徴とする請求項１に記載のＩＩＩ族窒化物半導体発光素子の製造方法。
  4. 　前記レーザ加工工程は、前記基板の第２の主面側、及び／又は、第１の主面側から前記レーザを照射することを特徴とする請求項１に記載のＩＩＩ族窒化物半導体発光素子の製造方法。
  5. 　前記レーザ加工工程は、前記基板における前記レーザの照射面から厚さ方向で２／３部迄の領域に、前記加工痕を設けることを特徴とする請求項１に記載のＩＩＩ族窒化物半導体発光素子の製造方法。
  6. 　前記レーザ加工工程は、前記基板に対して前記レーザをパルス照射することを特徴とする請求項１に記載のＩＩＩ族窒化物半導体発光素子の製造方法。
  7. 　前記レーザ加工工程は、前記レーザの発光波長を２６６ｎｍ、又は３５５ｎｍとすることを特徴とする請求項１に記載のＩＩＩ族窒化物半導体発光素子の製造方法。
  8. 　前記半導体層除去工程は、前記レーザをパルス照射することによって前記半導体層を除去することを特徴とする請求項１に記載のＩＩＩ族窒化物半導体発光素子の製造方法。
  9. 　前記半導体層除去工程は、前記レーザの発光波長を２６６ｎｍ、又は３５５ｎｍとすることを特徴とする請求項１に記載のＩＩＩ族窒化物半導体発光素子の製造方法。
  10. 　前記半導体層除去工程と前記研削工程との間において、前記半導体層除去工程で、前記基板を分割するためのスクライブラインに沿った部分が除去された前記半導体層の側面をエッチングするエッチング工程をさらに備えることを特徴とする請求項１に記載のＩＩＩ族窒化物半導体発光素子の製造方法。
  11. 　前記エッチング工程は、前記半導体層をリン酸処理液に含浸する湿式エッチングによって行なうことを特徴とする請求項１０に記載のＩＩＩ族窒化物半導体発光素子の製造方法。
  12. 　前記エッチング工程は、前記半導体層の側面を、前記基板の第１の主面上から前記半導体層が形成された側に向かうに従って逆傾斜する逆傾斜面状に形成することを特徴とする請求項１０に記載のＩＩＩ族窒化物半導体発光素子の製造方法。
  13. 　前記研磨工程と前記レーザ加工工程との間において、前記基板側、又は、前記半導体層側の何れかに、樹脂からなる仮固定シートを貼着する仮固定工程をさらに備え、
    　前記分割工程の後に、前記仮固定シートを加熱して拡張することにより、前記複数のチップの各々を離間させた後、
    　該チップを前記仮固定シートから取り外すシート剥離工程をさらに備えることを特徴とする請求項１に記載のＩＩＩ族窒化物半導体発光素子の製造方法。
  14. 　少なくとも前記エピタキシャル工程の前において、前記基板の第１の主面の上に、ＡｌＸＧａ１－ＸＮ（１≧Ｘ≧０）からなるバッファ層を、前記第１の主面を覆うようにして反応性スパッタ法によって積層するバッファ層形成工程をさらに備え、
    　前記半導体層除去工程は、前記基板の半導体層及び保護膜を形成した側から、前記基板を複数のチップに分割するための切断予定ラインに沿ってレーザを照射することにより、前記保護膜、前記半導体層及び前記バッファ層の各々を除去して前記基板を露出させ、
    　前記エッチング工程は、前記半導体層除去工程において前記基板を分割するためのスクライブラインに沿った部分が除去された前記半導体層及びバッファ層の側面をエッチングすることを特徴とする請求項１０に記載のＩＩＩ族窒化物半導体発光素子の製造方法。
  15. 　前記バッファ層形成工程は、前記バッファ層を０．０１～０．５μｍの厚さで形成することを特徴とする請求項１４に記載のＩＩＩ族窒化物半導体発光素子の製造方法。
  16. 　前記バッファ層形成工程は、前記バッファ層を単結晶で形成することを特徴とする請求項１４に記載のＩＩＩ族窒化物半導体発光素子の製造方法。
  17. 　前記バッファ層形成工程は、前記バッファ層を多結晶で形成することを特徴とする請求項１４に記載のＩＩＩ族窒化物半導体発光素子の製造方法。
  18. 　前記エピタキシャル工程と前記マスク工程との間において、前記ｐ型半導体層上の所定の位置に複数の透光性正極を形成した後、該透光性正極の各々の上に複数の正極ボンディングパッドを形成するとともに、前記半導体層の所定の位置をエッチング除去することにより、前記ｎ型半導体層を露出させて複数の負極形成領域を形成し、該負極形成領域の各々に複数の負極ボンディングパッドを形成する電極形成工程をさらに備えることを特徴とする請求項１に記載のＩＩＩ族窒化物半導体発光素子の製造方法。
  19. 　前記基板がサファイア基板であることを特徴とする請求項１に記載のＩＩＩ族窒化物半導体発光素子の製造方法。
  20. 　前記基板の厚さが１００μｍ以上であることを特徴とする請求項１に記載のＩＩＩ族窒化物半導体発光素子の製造方法。
  21. 　請求項１～２０の何れか１項に記載の製造方法によって得られるＩＩＩ族窒化物半導体発光素子。
  22. 　基板上に、ＩＩＩ族窒化物半導体からなるｎ型半導体層、発光層及びｐ型半導体層が順次積層されてなる半導体層が形成されたＩＩＩ族窒化物半導体発光素子であって、
    　前記基板は、Ｃ面からなる平面と、前記Ｃ面上に形成される複数の凸部とからなる第１の主面を有し、
    　前記主面の上に前記ＩＩＩ族窒化物半導体がエピタキシャル成長することにより、前記主面を覆うように前記半導体層が形成されてなり、
    　前記半導体層の側面が、前記基板の第１の主面上から上部に向かうに従って逆傾斜する逆傾斜面状に形成されてなり、
    　前記基板の端面が粗面とされていることを特徴とするＩＩＩ族窒化物半導体発光素子。
  23. 　前記基板が、基板表面の面方位として（０００１）方向から±３°の範囲内のオフ角が付与された基板であることを特徴とする請求項２２に記載のＩＩＩ族窒化物半導体発光素子。
  24. 　前記基板の端面は、該基板の内部にレーザ加工によって設けられた加工痕によって粗面とされているとともに、前記基板が前記加工痕に沿って分割されることによって粗面とされたものであることを特徴とする請求項２２に記載のＩＩＩ族窒化物半導体発光素子。
  25. 　前記基板と前記半導体層との間において、前記基板の前記第１の主面の上に、該第１の主面を覆うようにＡｌＸＧａ１－ＸＮ（１≧Ｘ≧０）からなるバッファ層が反応性スパッタ法によって形成されていることを特徴とする請求項２２に記載のＩＩＩ族窒化物半導体発光素子。
  26. 　前記半導体層及び前記バッファ層の各々の側面が、前記基板の第１の主面上から上部に向かうに従って逆傾斜する逆傾斜面状に形成されていることを特徴とする請求項２５に記載のＩＩＩ族窒化物半導体発光素子。
  27. 　前記バッファ層の厚さが０．０１～０．５μｍの範囲とされていることを特徴とする請求項２５に記載のＩＩＩ族窒化物半導体発光素子。
  28. 　前記バッファ層が単結晶であることを特徴とする請求項２５に記載のＩＩＩ族窒化物半導体発光素子。
  29. 　前記バッファ層が多結晶であることを特徴とする請求項２５に記載のＩＩＩ族窒化物半導体発光素子。
  30. 　前記ｐ型半導体層上に透光性正極が形成され、該透光性正極上に正極ボンディングパッドが形成されているとともに、前記ｎ型半導体層の所定の位置が露出した負極形成領域に負極ボンディングパッドが形成されてなることを特徴とする請求項２２に記載のＩＩＩ族窒化物半導体発光素子。
  31. 　前記基板がサファイア基板であることを特徴とする請求項２２に記載のＩＩＩ族窒化物半導体発光素子。
  32. 　前記基板の厚さが１００μｍ以上とされていることを特徴とする請求項２２に記載のＩＩＩ族窒化物半導体発光素子。
  33. 　前記基板の凸部は、基部幅が０．０５～５μｍ、高さが０．０５～５μｍであり、且つ高さが基部幅の１／４以上であって、隣接する前記凸部間の間隔が前記基部幅の０．５～５倍とされていることを特徴とする請求項２２に記載のＩＩＩ族窒化物半導体発光素子。
  34. 　前記基板の凸部は、上部に向かうに従って徐々に外形が小さくなる形状とされていることを特徴とする請求項２２に記載のＩＩＩ族窒化物半導体発光素子。
  35. 　前記基板の凸部は、略円錐状、又は、略多角錐状として形成されていることを特徴とする請求項２２に記載のＩＩＩ族窒化物半導体発光素子。
  36. 　請求項２１～３５の何れか１項に記載のＩＩＩ族窒化物半導体発光素子が用いられてなるランプ。
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