KR101505555B1 - 반도체 버퍼 구조체, 이를 포함하는 반도체 소자 및 반도체 버퍼 구조체를 이용한 반도체 소자 제조방법 - Google Patents

반도체 버퍼 구조체, 이를 포함하는 반도체 소자 및 반도체 버퍼 구조체를 이용한 반도체 소자 제조방법 Download PDF

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Abstract

개시된 반도체 소자 제조방법은 실리콘 기판 상에, AlxInyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)을 포함하며, 격자 상수가 상기 실리콘 기판의 격자상수 LP0보다 작은 LP1인 제1층과, 상기 제1층 위에 형성되고, AlxInyGa1-x-yN (0≤x<1, 0≤y<1, 0≤x+y<1)을 포함하며, 격자 상수가 LP1보다 크고 LP0보다 작은 LP2인 제2층과, 상기 제2층 위에 형성되고, AlxInyGa1-x-yN (0≤x<1, 0≤y<1, 0≤x+y<1)을 포함하며, 격자 상수가 LP2보다 작은 LP3인 제3층을 구비하는 버퍼층을 형성하는 단계; 상기 버퍼층 상에 질화물 반도체층 형성하는 단계;를 포함을 포함한다.

Description

반도체 버퍼 구조체, 이를 포함하는 반도체 소자 및 반도체 버퍼 구조체를 이용한 반도체 소자 제조방법{Semiconductor buffer structure, semiconductor device employing the same and method of manufacturing semiconductor device using semiconductor buffer structure}
본 개시는 반도체 버퍼 구조체, 이를 포함하는 반도체 소자 및 반도체 버퍼 구조체를 이용한 반도체 소자 제조방법에 관한 것이다.
질화물계 반도체 소자를 형성하기 위한 기판으로 사파이어 기판이 많이 사용된다. 하지만, 사파이어 기판은 가격이 비싸고, 단단해서 칩 제작에 어려움이 있으며, 전기 전도성이 낮다. 그리고, 사파이어 기판을 대구경으로 하여 에피 성장 시에, 낮은 열 전도도로 인해 고온에서 기판 자체의 휨 현상이 발생하여 대면적으로 제작하는 것이 어렵다. 이러한 한계를 극복하기 위해, 사파이어 기판 대신 실리콘 기판을 활용한 질화물계 반도체 소자의 개발이 이루어지고 있다. 실리콘 기판은 사파이어 기판에 비해 열전도도가 높기 때문에 고온에서 성장하는 질화물 박막 성장 온도에서도 기판의 휨 정도가 크지 않아 대구경의 박막 성장이 가능하다.
그러나, 실리콘 기판에 질화물 박막을 성장시, 기판과 박막 사이의 격자 상수 불일치로 인해 결함 밀도(dislocation density)가 커지고, 열팽창 계수의 차이에 의해 생기는 인장응력으로 인해 크랙이 발생된다. 이에 따라, 실리콘 기판 상에 높은 결정성을 가지며 크랙이 발생되지 않는 질화물 박막층을 성장시키기 위한 다양한 버퍼층 구조들이 제시되고 있다.
본 개시는 질화물계 반도체 박막 내의 크랙 발생을 줄일 수 있는 반도체 버퍼 구조체, 이를 포함하는 반도체 소자 및 반도체 버퍼 구조체를 이용한 반도체 소자 제조방법을 제시한다.
일 유형에 따르는 반도체 소자 제조방법은 실리콘 기판을 준비하는 단계; 상기 실리콘 기판 상에, AlxInyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)을 포함하며, 격자 상수가 상기 실리콘 기판의 격자상수 LP0보다 작은 LP1인 제1층과, 상기 제1층 위에 형성되고, AlxInyGa1-x-yN (0≤x<1, 0≤y<1, 0≤x+y<1)을 포함하며, 격자 상수가 LP1보다 크고 LP0보다 작은 LP2인 제2층과, 상기 제2층 위에 형성되고, AlxInyGa1-x-yN (0≤x<1, 0≤y<1, 0≤x+y<1)을 포함하며, 격자 상수가 LP2보다 작은 LP3인 제3층을 구비하는 버퍼층을 형성하는 단계; 상기 버퍼층 상에 질화물 반도체층 형성하는 단계;를 포함한다.
상기 제3층의 격자 상수 LP3은 LP1 이상일 수 있다.
상기 제3층의 격자 상수 LP3은 LP1보다 큰 값을 가질 수 있다.
상기 제3층의 두께는 격자 이완(lattice relaxation)이 일어나는 두께로 형성될 수 있다.
상기 제2층은 두께 방향을 따라 커지는 격자 상수 분포를 가지며, 상기 제3층은 상기 제2층의 격자 상수 평균보다 작은 격자 상수를 가질 수 있다.
상기 제2층의 격자 상수 분포는 연속적으로 증가하는 형태일 수 있다.
상기 버퍼층은 상기 제3층 위에 형성되고, AlxInyGa1-x-yN (0≤x<1, 0≤y<1, 0≤x+y<1)을 포함하며, 두께 방향을 따라 커지는 격자 상수 분포를 가지는 제4층을 더 포함할 수 있고, 상기 제4층은 상기 제2층과 같은 격자 상수 분포를 가질 수 있다.
또는, 상기 버퍼층은 상기 제3층 위에 형성되고, AlxInyGa1-x-yN (0≤x<1, 0≤y<1, 0≤x+y<1)을 포함하며, 격자 상수가 LP2보다 큰 LP4인 제4층을 더 포함할 수 있다.
또는, 상기 버퍼층은 상기 제3층 위에 AlxInyGa1-x-yN (0≤x<1, 0≤y<1, 0≤x+y<1)을 포함하는 물질로 형성된 복수층을 더 포함하며, 상기 복수층 각각의 격자 상수가 LP3보다 크며, 각각의 격자 상수가 커지는 순서대로 적층될 수 있다.
상기 실리콘 기판에는 불순물이 도핑될 수 있고, 상기 불순물은 B, Al, Mg, Ca, Zn, Cd, Hg, Ga 중 선택된 적어도 어느 하나를 포함할 수 있다.
상기 실리콘 기판의 비저항이 1Ωcm 이하가 되도록 상기 불순물의 도핑 농도가 정해질 수 있다.
상기 실리콘 기판은 메인부; 상기 메인부 둘레의 테두리부; 및 상기 테두리부 상에 결정면 방향이 랜덤하게 형성된 균열 방지부;를 포함할 수 있다.
상기 균열 방지부는 상기 테두리부의 상면에 형성된 요철을 포함할 수 있다.
또는, 상기 균열 방지부는 상기 테두리부의 상면에 형성된 유전체막을 포함할 수 있다.
또는, 상기 균열 방지부는 상기 테두리부의 상면에 이온 임플란트하여 형성된 반도체 소자 제조방법.
상기 버퍼층은 상기 질화물 반도체층에 압축 응력을 인가할 수 있다.
상기 반도체 소자 제조방법은 상기 질화물 반도체층 위에 형성된 소자층을 형성하는 단계;를 더 포함할 수 있다.
상기 소자층은 LED(Light Emitting Diode), LD(Laser Diode), FET(Field Effect Transistor), HEMT(High Electron Mobility Transistor) 또는 쇼트키 다이오드(Schottky Diode) 구조를 포함할 수 있다.
상기 반도체 소자 제조방법은 상기 버퍼층과 상기 질화물 반도체층 사이에 상기 버퍼층의 조도(roughness)에 대한 조도 증가율이 제어되는 성장 조건에 따라 성장된 계면 조절층을 형성하는 단계;를 더 포함할 수 있다.
상기 계면 조절층은 2~1000nm범위의 두께를 가지고, 상기 버퍼층의 조도(roughness)에 대한 계면 조절층의 조도 비가 3이하의 범위를 가질 수 있다.
상기 계면 조절층은 AlxInyGa1-x-yN(0≤x≤1, 0≤y≤1, x+y<1)로 형성될 수 있다.
상기 반도체 소자 제조방법은 상기 질화물 반도체층을 복수개의 층으로 형성하고, 상기 복수개의 질화물 반도체층 사이에 적어도 하나의 마스킹층과, 상기 적어도 하나의 마스킹층 상부에 있는 복수개의 질화물 반도체층 사이에 인장 응력을 보상하는 적어도 하나의 중간층을 형성하는 단계;를 더 포함할 수 있다.
상기 적어도 하나의 마스킹층은 실리콘질화물 또는 티타늄 질화물로 형성될 수 있다.
상기 적어도 하나의 중간층은 Alx0Iny0Ga1-x0-y0N (0≤x0,y0≤1,x0+y0≤1), 스텝 그레이드 AlxInyGa1-x-yN (0≤x,y≤1, x+y≤1), Alx1Iny1Ga1-x1-y1N/ Alx2Iny2Ga1-x2-y2N (0≤x1,x2,y1,y2≤1, x1≠x2 또는 y1≠y2)초격자로 이루어진 그룹으로부터 선택된 어느 하나로 이루어지며, 상부에 있는 질화물 반도체층에 압축 응력을 인가할 수 있다.
상기 질화물 반도체층은 제1형반도체층, 활성층, 제2형반도체층을 포함하는 발광 구조로 형성될 수 있다.
상기 반도체 소자 제조방법은 상기 실리콘 기판을 제거하는 단계;를 더 포함할 수 있다.
상기 실리콘 기판을 제거하는 단계에서 상기 버퍼층의 적어도 일부가 함께 제거될 수 있다.
상기 반도체 소자 제조방법은 상기 실리콘 기판을 제거하기 전에 상기 제2반도체층 상에 지지기판을 접합하는 단계를 더 포함할 수 있다.
상기 지지기판은 양면에 각각 본딩 메탈층, 백 메탈층이 형성된 실리콘 기판일 수 있다.
상기 반도체 소자 제조방법은 상기 실리콘 기판을 제거하기 전에 상기 활성층에 전류 주입을 위해, 상기 제1반도체층에 접하는 제1전극, 상기 제2형 반도체층에 접하는 제2전극을 포함하는 전극 구조를 형성하는 단계를 더 포함할 수 있다.
상기 반도체 소자 제조방법은 상기 제1전극과 제2전극 중 적어도 하나와 전기적으로 연결되는 지지기판을 상기 제2형 반도체층 상에 형성하는 단계;를 더 포함할 수 있다.
상기 지지기판은 실리콘 기판일 수 있다.
상기 반도체 소자 제조방법은 상기 제2형 반도체층 상부에 상기 활성층에서 생성되어 방출되는 광의 파장을 변환하는 파장 변환층을 형성하는 단계를 더 포함할 수 있다.
상기 지지기판의 일면에는 상기 제1전극과 상기 제2전극을 각각 외부로 노출하기 위해 두 부분으로 분리된 패턴의 메탈층이 형성될 수 있다.
상기 반도체 소자 제조방법은 상기 제2형 반도체층 상부 및 측부를 둘러싸는 보호층을 형성하는 단계;를 더 포함할 수 있다.
상기 보호층은 상기 활성층에서 생성되어 방출되는 광의 지향각을 조절하는 렌즈 형상으로 형성될 수 있다.
상술한 반도체 버퍼 구조체는 압축응력을 받는 층과 인장응력을 받는 층을 교번 적층하고, 전체적으로는 압축 응력을 형성하도록 하여, 상술한 버퍼 구조체 상에 형성될 타겟층에 응력 보상이 가능하다.
상술한 반도체 버퍼 구조체 상에 질화물계 반도체 박막을 성장할 때, 질화물계 반도체 박막 내의 크랙이 감소되므로, 실리콘 기판을 사용하여 대면적의 반도체 소자를 제작할 수 있다.
도 1은 실시예에 따른 반도체 버퍼 구조체의 개략적인 구조를 보이는 단면도이다.
도 2a 내지 도 2d는 도 1의 반도체 버퍼 구조체의 버퍼층에 채용되는 개별 층의 구체적인 예들을 보인다.
도 3은 다른 실시예에 따른 반도체 버퍼 구조체의 개략적인 구조를 보이는 단면도이다.
도 4는 또 다른 실시예에 따른 반도체 버퍼 구조체의 개략적인 구조를 보이는 단면도이다.
도 5는 도 1, 3, 4의 반도체 버퍼 구조체의 버퍼층을 이루는 각 층의 격자 상수 간의 관계를 보인 그래프이다.
도 6은 도 1, 3, 4의 반도체 버퍼 구조체의 버퍼층을 이루는 각 층의 두께, 격자 상수의 예시적인 조합을 보인다.
도 7은 도 1, 3, 4의 반도체 버퍼 구조체의 버퍼층을 이루는 각 층의 두께, 격자 상수의 조합의 다른 예를 보인다.
도 8은 또 다른 실시예에 따른 반도체 버퍼 구조체의 개략적인 구조를 보이는 단면도이다.
도 9는 도 8의 반도체 버퍼 구조체의 버퍼층을 이루는 각 층의 격자 상수 간의 관계를 보인 그래프이다.
도 10은 또 다른 실시예에 따른 반도체 버퍼 구조체의 개략적인 구조를 보이는 단면도이다.
도 11은 또 다른 실시예에 따른 반도체 버퍼 구조체의 개략적인 구조를 보이는 단면도이다.
도 12 내지 도 14는 도 10 및 11의 반도체 버퍼 구조체를 이루는 각 층의 두께, 격자 상수 분포가 조합된 예들을 보인다.
도 15는 또 다른 실시예에 따른 반도체 버퍼 구조체의 개략적인 구조를 보이는 단면도이다.
도 16a 및 도 16b는 도 15의 반도체 버퍼 구조체의 버퍼층을 이루는 각 층의 격자 상수간의 관계를 보인 그래프이다.
도 17은 또 다른 실시예에 따른 반도체 버퍼 구조체의 개략적인 구조를 보이는 단면도이다.
도 18a 및 도 18b는 도 18의 반도체 버퍼 구조체의 버퍼층을 이루는 각 층의 격자 상수간의 관계를 보인 그래프이다.
도 19 내지 도 24는 실시예들에 따른 반도체 버퍼 구조체에 채용될 수 있는 실리콘 기판의 예들을 보인 단면도이다.
도 25는 실시예에 따른 반도체 소자의 개략적인 구조를 보이는 단면도이다.
도 26은 다른 실시예에 따른 반도체 소자의 개략적인 구조를 보이는 단면도이다.
도 27은 또 다른 실시예에 따른 반도체 소자의 개략적인 구조를 보이는 단면도이다.
도 28은 또 다른 실시예에 따른 반도체 소자의 개략적인 구조를 보이는 단면도이다.
도 29 내지 도 32는 또 다른 실시예에 따른 반도체 소자로서, 발광 소자로 적용된 구체적인 예들을 보인 단면도이다.
도 33a 내지 도 33j는 도 31의 반도체 소자를 제조하는 방법을 설명하는 도면들이다.
도 34a 내지 도 34f는 도 32의 반도체 소자를 제조하는 방법을 설명하는 도면들이다.
도 35는 또 다른 실시예에 따른 반도체 소자로서 발광 소자 패키지의 예를 보인 단면도이다.
도 36은 실시예에 따른 발광소자 패키지를 채용한 조명장치의 예를 보인 분해사시도이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 반도체 버퍼 구조체 및 이를 포함하는 반도체 소자에 대해 상세히 설명하기로 한다. 이하의 도면들에서 동일한 참조부호는 동일한 구성요소를 지칭하며, 도면상에서 각 구성요소의 크기는 설명의 명료성과 편의상 과장되어 있을 수 있다. 한편, 이하에 설명되는 실시예는 단지 예시적인 것에 불과하며, 이러한 실시예들로부터 다양한 변형이 가능하다. 이하에서, "상부" 나 "상"이라고 기재된 것은 접촉하여 바로 위에 있는 것뿐만 아니라 비접촉으로 위에 있는 것도 포함할 수 있다.
도 1은 실시예에 따른 반도체 버퍼 구조체(100)의 개략적인 구조를 보이는 단면도이다.
반도체 버퍼 구조체(100)는 실리콘 기판(S) 및 실리콘 기판(S) 상에 형성된 버퍼층(120)을 포함한다.
실리콘 기판(S)으로는 Si(111) 결정면을 가지는 기판이 사용될 수 있다.
버퍼층(120)은 크랙, 결함등이 적은 양호한 품질의 질화물 반도체를 성장시키기 위한 응력 보상층으로 제시되는 층으로, 격자 상수 분포가 다른 복수층을 교번 배치하고, 또한, 전체적으로는 버퍼층(120) 위에 형성하고자 하는 타겟층에 압축 응력을 인가할 수 있는 구성을 제시하고 있다. 이를 위하여, 버퍼층(120)은 AlxInyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1) 재질을 사용하는 다수층을 포함하며, 각 층마다 필요한 격자 상수를 구현할 수 있도록 조성비가 정해진다.
이하에서, "격자 상수"라 함은 상수(constant) 값 또는 격자 상수 분포(distribution)를 의미할 수 있으며, 또한, 복수개의 층으로 이루어진 구성 요소에 대해 또는 상수가 아닌 격자 상수 분포를 가지는 구성 요소에 대해 "격자 상수"라는 표현이 사용되는 경우, 그 구성 요소 내에서의 격자 상수 평균을 의미한다. 또한 격자 상수는 각 층의 조성이 제공하는 일반적인 격자 상수의 차이를 비교하기 위해 사용되며, 적층 구조, 예를 들어, AlN 3.112Å/GaN 3.191Å 에서의 격자 이완(lattice relaxation) 여부에 의한 실제적인 격자를 의미하지 않는다.
본 실시예에서 버퍼층(120)은 제1층(121), 제2층(122) 및 제3층(123)을 포함한다. 제1층(121)은 AlxInyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)을 포함하며, 격자 상수 LP1이 실리콘 기판(S)의 격자상수 LP0보다 작은 값을 갖는다. 제2층(122)은 제1층(121) 위에 형성되고, AlxInyGa1-x-yN (0≤x<1, 0≤y<1, 0≤x+y<1)을 포함하며, 격자 상수 LP2는 LP1보다 크고 LP0보다 작은 값을 갖는다. 제3층(123)은 제2층(122) 위에 형성되고, AlxInyGa1-x-yN (0≤x<1, 0≤y<1, 0≤x+y<1)을 포함하며, 격자 상수 LP3는 LP2보다 작은 값을 갖는다. LP3는 LP1 이상의 값을 가질 수 있다.
제1층(121)은 실리콘 기판(S)의 격자상수보다 작은 격자 상수 값을 가지며, 따라서, 인장 응력을 받을 수 있다. 제2층(122)은 제1층(121)의 격자 상수보다 큰 값을 가지므로, 제1층(121)에 의해 압축 응력을 받을 수 있고, 제3층(123)은 제2층(122)의 격자 상수보다 작은 값을 가지므로, 제2층(122)에 의해 인장응력을 받을 수 있다. 다만, 각 층이 받는 응력의 종류 및 크기는 하부층과의 격자 상수 차이외에도 두께 관계 및 격자 이완(lattice relaxation) 여부에 따라 달라질 수 있다. 예를 들어, 실리콘 기판상에서 격자 이완(lattice relaxation)이 발생한 제1층에(121) 의해 압축 응력을 받는 제2층의(122) 두께가 매우 얇아 격자 이완(lattice relaxation)이 발생하지 않고 제1층(121)의 격자와 coherent 하게 성장될 경우, 즉 제2층(122)의 격자 크기가 제1층(121)의 격자 크기와 거의 유사하게 성장할 경우 제3층(123)이 받는 응력의 종류 및 크기는 제1층(121)의 격자 크기에 의존하게 된다. 이러한 관계에 따라, 예를 들어, 제1층(121), 제3층(123)이 기판 및 제2층(122)에 의해 인장 응력을 받는 층이 되는 경우, 인장 응력이 과도하면 크랙이 발생할 수 있으므로, 성장 또는 냉각시에 크랙이 발생하는 임계 두께 이하의 두께를 가지도록 구성될 수 있다.
또한, 제1층(121)은 실리콘 기판(S)과 직접 접촉하는 층으로 구성될 수 있으며, AlN으로 이루어질 수 있다.
또한, 제1층(121)은 실리콘 기판(S)에 의해 인장응력을 받으며, 격자 이완(lattice relaxation)이 일어날 수 있다.
또한, 버퍼층(120)을 이루는 각 층의 응력 합은 압축 응력이 되도록, 즉, 버퍼층(120) 상에 형성될 타겟층에 압축 응력을 인가할 수 있도록 각 층의 두께와 격자 상수가 정해질 수 있다.
도 2a 내지 도 2d는 도 1의 반도체 버퍼 구조체(100)의 버퍼층(120)에 채용되는 개별 층의 구체적인 예들을 보인다.
도 2a 및 도 2b는 버퍼층(120)을 이루는 다수층 중 적어도 어느 하나에 적용될 수 있는 구조로서, 초격자구조층(SLS)(SLS')의 예를 보인다.
도 2a의 초격자구조층(SLS)은 해당하는 격자 상수, 즉, 버퍼층(120)을 이루는 다수층 중 적어도 어느 하나에 대한 격자 상수 조건을 구현하는 구조로서, 격자상수가 서로 다른 두 층(1)(2)이 교번 적층된 구조를 갖는다. 격자상수가 다른 두 층(1)(2)의 두께는 동일하게 형성될 수 있다. 두 층(1)(2)은 AlxInyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)을 포함할 수 있으며, 각 층에서 x, y 조성은 구현하고자 하는 격자 상수에 따라 정해질 수 있다.
도 2b의 초격자구조층(SLS')은 해당하는 격자 상수, 즉, 버퍼층(120)을 이루는 다수층 중 적어도 어느 하나에 대한 격자 상수 조건을 구현하는 구조로서, 격자상수가 서로 다른 두 층(3)(4)이 교번 적층된 구조를 가지며, 격자 상수가 다른 두 층(3)(4)의 두께가 서로 다르게 형성될 수 있다. 두 층(3)(4)은 AlxInyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)을 포함할 수 있으며, 각 층에서 x, y 조성은 구현하고자 하는 격자 상수에 따라 정해질 수 있다.
도 2c 및 도 2d는 해당하는 격자 상수, 즉, 버퍼층(120)을 이루는 다수층 중 적어도 어느 하나에 대한 격자 상수 조건을 단일층(single layer)으로 구현한 예를 보인다. 여기서, 단일층의 의미는 내부에 물리적인 경계가 없는 하나의 층으로 이루어짐을 의미하며, 층 내의 물질 조성이 일정하다는 의미는 아니다.
도 2c의 단일층(SL)은 두께 방향에 따라 일정한 격자 상수를 가지는 형태로 되어 있고, 도 2c의 단일층(SL')은 두께 방향에 따라 변하는 격자 상수를 가지는 형태로 되어 있다.
도 1의 반도체 버퍼 구조체(100)의 버퍼층(120)은 3층 구조로 도시되어 있으나, 이는 예시적인 것이고, 상술한 격자 상수 관계를 만족하는 층들이 추가로 더 교번 배치되는 구조로 변형될 수 있다.
도 3은 다른 실시예에 따른 반도체 버퍼 구조체(101)의 개략적인 구조를 보이는 단면도이다.
도 3의 반도체 버퍼 구조체(101)의 버퍼층(120)은 도 1의 제1층(121), 제2층(122), 제3층(123)과 실질적으로 동일한 제1층(131), 제2층(132), 제3층(133)을 포함하며, 또한, 제3층(133) 위에 AlxInyGa1-x-yN (0≤x<1, 0≤y<1, 0≤x+y<1)로 이루어지고 격자 상수 LP4가 LP2보다 큰 값을 갖는 제4층(134)을 더 포함한다.
도 4는 또 다른 실시예에 따른 반도체 버퍼 구조체(102)의 개략적인 구조를 보이는 단면도이다.
도 4의 반도체 버퍼 구조체(102)의 버퍼층(140)은 도 1의 제1층(121), 제2층(122), 제3층(123)과 실질적으로 동일한 제1층(141), 제2층(142), 제3층(143)을 포함하며, 또한, 제3층(143) 위에 AlxInyGa1-x-yN (0≤x<1, 0≤y<1, 0≤x+y<1)로 이루어지고, 격자 상수 LP4가 LP2보다 큰 값을 갖는 제4층(144), 제4층(144) 위에 AlxInyGa1-x-yN (0≤x<1, 0≤y<1, 0≤x+y<1)로 이루어지고, 격자 상수 LP5가 LP3보다 크고 LP4보다 작은 값을 갖는 제5층(145)을 더 포함한다.
도 5는 도 1, 3, 4의 반도체 버퍼 구조체(100)(101)(102)의 버퍼층(120)(130)(140)을 이루는 각 층의 격자 상수 간의 관계를 보인 그래프이다.
버퍼층(120)(130)(140)은 도 5의 그래프에서 도시한 격자 상수 관계를 만족하는 복수층으로 구성될 수 있으며, 5층 이내 또는 이보다 많은 층으로 구성될 수 있으며, 버퍼층을 이루는 최상층의 격자 상수는 형성하고자 하는 타겟층, 예를 들어 질화물 반도체층의 격자 상수보다는 작은 값을 가질 수 있다.
버퍼층을 이루는 각 층은 도 2a 내지 도 2d에서 예시한 구조를 가질 수 있다.
도 6 및 도 7은 도 1, 3, 4의 반도체 버퍼 구조체의 버퍼층을 이루는 각 층의 두께, 격자 상수의 예시적인 조합들을 보인다.
도 6을 참조하면, 제2층과 제4층의 두께가 서로 같고, 제3층과 제5층의 두께가 서로 같으며, 제3층의 두께는 제2층의 두께보다 크게 형성될 수 있다. 이와 같은 두께 배치는 하부층의 격자 상수보다 작은 격자 상수를 가지는 제3층, 제5층에 인장 응력이 인가되지 않는 예가 될 수 있다. 격자 상수가 큰 하부층, 즉, 제2층, 제4층의 두께가 충분히 작아서 lattice relaxation이 거의 발생하지 않는 조건을 가지게 되면 격자 상수가 작은 상부층, 즉, 제3층, 제5층에 인장 응력을 인가하지 않을 수 있다. 이러한 경우, 격자 상수가 작은 상부층은 인장 응력에 의한 크랙 가능성이 적으므로, 그 두께를 하부층보다 크게 형성할 수 있다.
도 7을 참조하면, 제2층과 제4층의 두께가 서로 같고, 제3층과 제5층의 두께가 서로 같으며, 제3층의 두께는 제2층의 두께보다 작게 형성될 수 있다. 이와 같은 두께 배치는 격자 상수가 큰 하부층이 격자 상수가 작은 상부층에 인장 응력을 가할 수 있을 정도의 두께로 형성되는 예가 될 수 있다. 인장 응력을 받는 제3층, 제5층의 경우, 제조과정중, 성장 또는 냉각시에 크랙이 발생하지 않도록 작은 두께로 형성될 수 있다.
이상의 도 6과, 도 7의 예를 통해 각층에 인가되는 응력은 조성에 의해 정해지는 격자 상수의 차이뿐만 아니라 두께 및 격자 이완(lattice relaxation) 여부에 따라 종류 및 크기가 달라질 수 있음을 알 수 있다.
도 8은 또 다른 실시예에 따른 반도체 버퍼 구조체(103)의 개략적인 구조를 보이는 단면도이고, 도 9은 도 8의 반도체 버퍼 구조체(103)의 버퍼층(150)을 이루는 각 층의 격자 상수 간의 관계를 보인 그래프이다.
본 실시예의 반도체 버퍼 구조체(103)의 버퍼층(150)은 도 1의 제1층(121), 제2층(122), 제3층(123)과 실질적으로 동일한 제1층(151), 제2층(152), 제3층(153)을 포함하며, 제3층(153) 위에 AlxInyGa1-x-yN (0≤x<1, 0≤y<1, 0≤x+y<1)을 포함하는 물질로 이루어지고 각각의 격자 상수 LP4, LP5는 LP3보다 큰 값을 갖는 제4층(154)과 제5층(155)을 더 포함한다.
본 실시예는 도 7의 그래프에서 나타나는 바와 같이, 각 층의 격자 상수 관계가 도 5의 그래프에서 나타낸 격자 상수 관계로부터 변형된 것으로, 제3층(153) 이후에는 격자 상수가 계속적으로 커지는, 즉, 압축응력을 받는 복수층으로 이루어진 구조이다. 버퍼층의 최상층은 타겟층의 격자 상수보다는 작은 값을 갖도록 한다. 본 실시예의 버퍼층(150)의 각 층도, 도 2a 내지 도 2d에서 예시한 구조를 가질 수 있다.
도 10은 또 다른 실시예에 따른 반도체 버퍼 구조체(200)의 개략적인 구조를 보이는 단면도이다.
도면을 참조하면, 반도체 버퍼 구조체(200)는 실리콘 기판(S)과, 실리콘 기판(S) 상에 순차 형성된 제1층(221), 제2층(222), 제3층(223)을 구비하는 버퍼층(220)을 포함한다. 제1층(221)은 AlxInyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)을 포함하며, 격자 상수 LP1이 실리콘 기판(S)의 격자상수 LP0보다 작은 값을 제2층(222)은 제1층(221) 상에 형성되고, AlxInyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)을 포함하며, 두께 방향을 따라 커지는 격자 상수 분포를 가진다. 제3층(223)은 제2층(222) 위에 형성되고, AlxInyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)을 포함하며, 제2층(222)의 격자 상수보다 작은 격자 상수를 가진다.
도 11은 또 다른 실시예에 따른 반도체 버퍼 구조체(201)의 개략적인 구조를 보이는 단면도이다.
도 11의 반도체 버퍼 구조체(201)의 버퍼층(230)은 도 10의 제1층(221), 제2층(222), 제3층(223)과 실질적으로 동일한 제1층(231), 제2층(232), 제3층(233)을 포함하며, 또한, 제3층(233) 위에, AlxInyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)을 포함하며, 두께 방향을 따라 커지는 격자 상수 분포를 가지는 제4층 (234)을 더 포함한다. 또한, 버퍼층(230)은 제4층(234) 위에 AlxInyGa1-x-yN (0≤x<1, 0≤y<1, 0≤x+y<1)을 포함하며, 상기 제4층(234)의 격자 상수 평균보다 작은 격자 상수를 가지는 제5층(235)을 더 포함할 수 있다.
도면에는 제4층(234)과 제5층(235)은 제3층(233) 상에 한 층씩 배치된 것으로 도시되어 있으나, 제4층(234)과 제5층(235)은 제3층(233) 상에 1회 이상 교번 적층될 수 있다.
제4층(234)의 격자 상수 평균은 상기 제2층(232)의 격자 상수 평균 이상의 값을 가질 수 있고, 제5층(235)의 격자 상수는 제3층(233)의 격자 상수 이상의 값을 가질 수 있다.
도 12 내지 도 14는 도 10 및 11의 반도체 버퍼 구조체(200)(201)의 버퍼층(220)(230)를 이루는 각 층의 두께, 격자 상수 분포가 조합된 예들을 보인다.
도 12 및 도 13를 참조하면, 제2층, 제4층의 격자 상수 분포는 연속적으로 증가하는 형태를 가질 수 있고, 도시된 바와 같이 선형적으로 증가하는 형태를 가질 수 있다. 도 12에 도시된 바와 같이, 제2층, 제4층의 격자 상수 분포에서의 격자 상수 최소값은 제1층의 격자 상수와 같은 값일 수 있고, 또는 도 13에 도시된 바와 같이, 이보다 큰 값일 수 있다.
제3층의 격자 상수는 제1층의 격자 상수와 같은 것으로 도시되어 있으나 이는 예시적인 것이고, 이보다 큰 값을 가질 수 있다. 또한, 제5층의 격자 상수는 제3층의 격자 상수와 같은 것으로 도시되어 있으나, 이는 예시적인 것이고, 이보다 큰 값을 가질 수 있다.
도 14를 참조하면, 제2층, 제4층의 격자 상수 분포는 계단형으로 증가하는 형태를 가질 수 있다. 제3층의 격자 상수는 도시된 바와 같이, 제1층과 같은 값을 가질 수 있으며, 이에 한정되지 않고, 이보다 큰 값을 가질 수도 있다.
도 12 내지 도 14에서 제시된 예에서, 제3층의 두께는 제2층의 두께보다 크게 형성되어 있으며, 제2층의 격자 상수가 제3층의 격자 상수보다 크므로, 제3층은 인장 응력을 받는 층이 된다. 제3층은 제조 과정에서 인장 응력에 의해 크랙이 발생하지 않을 정도의 임계 두께 이하의 두께를 가질 수 있다.
도 12 내지 도 14에서 제시된 예는 격자 상수 분포가 서로 다른 층들의 조합으로 타겟층에 압축 응력을 인가할 수 있는 예로서, 도시된 구조로부터 다양한 변형이 가능하다. 예를 들어, 제2층과 제4층은 같은 형태의 격자 상수 분포를 가지는 것으로 도시되어 있으나 이에 한정되지 않으며, 서로 다른 형태의 격자 상수 분포를 가질 수도 있다. 예를 들어, 제2층과 제4층이 선형적으로 증가하는 격자 상수 분포를 가지며 그 기울기가 서로 다를 수 있다. 또는, 제2층과 제4층 중 어느 하나는 격자 상수가 선형적으로 증가하는 형태이고, 다른 하나는 격자 상수가 계단형으로 증가하는 형태일 수도 있다.
도 15는 또 다른 실시예에 따른 반도체 버퍼 구조체(300)의 개략적인 구조를 보이는 단면도이고, 도 16a 및 도 16b는 도 15의 반도체 버퍼 구조체(300)의 버퍼층(320)을 이루는 각 층의 격자 상수간의 관계를 보인 그래프이다.
반도체 버퍼 구조체(300)는 실리콘 기판(S), 실리콘 기판(S) 상에 형성된 버퍼층(320)을 포함한다. 버퍼층(320)은 AlxInyGa1-x-yN (0≤x<1, 0≤y<1, 0≤x+y<1)을 포함하며, 격자 상수가 실리콘 기판(S)의 격자상수 LP0보다 작은 LP1인 제1층(321)과, 제1층(321) 위에 형성되고, AlxInyGa1-x-yN (0≤x<1, 0≤y<1, 0≤x+y<1)을 포함하며, 격자 상수가 LP1보다 크고 LP0보다 작은 LP2인 제2층(322)과, 제2층(322) 위에 형성되고, AlxInyGa1-x-yN (0≤x<1, 0≤y<1, 0≤x+y<1)을 포함하며, 격자 상수가 LP1 이상이고 LP2보다 작은 LP3인 제3층(323)을 포함한다.
제3층(323)의 격자 상수 LP3는 도 16a에 도시한 것처럼, 제1층(321)의 격자 상수 LP1과 같을 수도 있고, 도 16b에 도시한 것처럼, 제1층(321)의 격자 상수 LP1보다 클 수도 있다.
제3층(323)의 두께는 격자 이완(lattice relaxation)이 일어날 수 있는 정도의 두께로 형성된다. 즉, 하부층의 격자 크기가 아니라, 자신의 격자 크기 수준으로 스트레인 완화(strain relaxation)가 되는 임계 두께 이상의 두께로 형성될 수 있다. 이러한 임계 두께는 하부층, 즉, 제2층(322)과 제3층(323)의 구체적인 조성에 따라 달라질 수 있다. 예를 들어, 제2층(322)의 조성이 Al 30%조성을 갖는 AlGaN이고, 제3층(323)이 AlN인 경우, 제3층(323)의 스트레인 완화(strain relaxation)가 일어나기 시작하는 두께는 약 10nm로 확인된다. 제3층(323)의 격자 상수 LP3는 제2층(322)의 격자 상수 LP2보다 작으므로, 제2층(322)에 의해 인장 응력을 받게 되는데, 한편, 인장 응력이 과도하면 크랙이 발생할 수 있으므로, 제3층(323)의 두께는 성장 또는 냉각시에 크랙이 발생하는 임계 두께 이하의 두께를 가지도록 구성될 수 있다.
버퍼층(320)은 또한, 제3층(323) 위에 형성되고, AlxInyGa1-x-yN (0≤x<1, 0≤y<1, 0≤x+y<1)을 포함하며, 격자 상수가 LP3보다 큰 LP4인 제4층(324)을 더 포함할 수 있다. 제4층(324)의 격자 상수 LP4는 도 16a, 도 16b에 도시된 바와 같이, LP2보다 작을 수 있으며, 다만, 이에 한정되지 않으며, LP2와 같은 값, 이보다 더 큰 값을 가질 수도 있다.
도 17은 또 다른 실시예에 따른 반도체 버퍼 구조체의 개략적인 구조를 보이는 단면도이고, 도 18a 및 도 18b는 도 18의 반도체 버퍼 구조체의 버퍼층을 이루는 각 층의 격자 상수간의 관계를 보인 그래프이다.
반도체 버퍼 구조체(301)는 실리콘 기판(S), 실리콘 기판(S) 상에 형성된 버퍼층(330)을 포함한다. 버퍼층(330)은 도 15의 제1층(321), 제2층(322), 제3층(323)과 실질적으로 동일한 구성의 제1층(331), 제2층(332), 제3층(333)을 포함하며, 또한, 제3층(333) 위에 AlxInyGa1-x-yN (0≤x<1, 0≤y<1, 0≤x+y<1)을 포함하는 물질로 형성된 복수층을 더 포함한다. 복수층은 각각의 격자 상수가 LP3보다 크며, 각각의 격자 상수가 커지는 순서대로 배치된다. 복수층은 제4층(334), 제5층(335)의 두 층일 수 있으며, 다만, 이에 한정되지는 않는다. 제3층(333)의 격자 상수 LP3는 도 18a에 도시된 바와 같이, 제1층(331)의 격자 상수 LP1보다 같을 수 있고, 또는, 도 18b에 도시된 바와 같이, 이보다 클 수도 있다. 제4층(334), 제5층(335)의 격자 상수는 제2층(332)의 격자 상수 LP2보다 작게 도시되어 있으나 이에 한정되는 것은 아니며, LP2와 같은 값 또는 이보다 큰 값을 가질 수 있다.
상술한 반도체 버퍼 구조체에 채용되는 실리콘 기판(S)은 불순물을 도핑한 형태로 사용될 수 있다. 예를 들어, 불순물이 소정 농도로 도핑될 수 있으며, 불순물로는 B, Al, Mg, Ca, Zn, Cd, Hg, Ga 중 선택된 적어도 어느 하나가 사용될 수 있다. 도핑 농도는 실리콘 기판(S)의 비저항이 1Ωcm 이하가 되도록 정해질 수 있다.
이와 같은 형태의 실리콘 기판은 일반적인 실리콘 기판, 즉, 불순물이 도핑되지 않거나 또는 불순물이 저농도로 도핑된 실리콘 기판을 준비하고, 이온 주입 공정(ion implantation)에 의해 불순물을 도핑하여 형성될 수 있다.
이와 같이, 불순물이 고농도로 도핑된 실리콘 기판을 사용하는 것은 반도체 소자의 제조 공정 중에 발생하는 기판의 휨을 줄이기 위한 것인데, 이러한 휨의 양은 통상, 웨이퍼 레벨에서 측정되는 보우(bow)로 나타난다. 여기서, 웨이퍼는 기판과, 기판 상에 형성된 박막을 포괄하여 지칭하는 것이다. 이러한 보우는 기판과, 기판상에 형성되는 박막의 열팽창률이 다르기 때문에 나타난다. 박막 성장에 필요한 고온 공정 후에 상온으로 냉각될 때, 열팽창률 차이에 따라 수축 정도가 다르게 나타나며, 이에 따라 웨이퍼(W)의 휨이 발생한다. 이 때, 웨이퍼(W)의 두께 방향을 기준으로 가장 돌출한 위치와 가장 만곡된 위치간의 거리를 보우(bow)라 한다. 보우는 동일 조건에서 웨이퍼(W)의 직경(D)의 제곱에 비례하여 커질 수 있다. 따라서, 대구경의 기판을 사용할수록 보우는 점점 커지게 된다.
일반적인 실리콘 기판을 사용한 경우, 질화물 반도체막 성장 후, 볼록한 형태로 수십 내지 수백 마이크론의 보우가 관찰되었고, 이것은 실리콘 기판의 소성 변형(plastic deformation)에 의한 것으로 분석된다. 일반적으로, 실리콘 기판의 열팽창률이 실리콘 기판 상에 형성되는 반도체막의 열팽창률 보다 작기 때문에, 상온으로 냉각시 질화물 반도체막이 실리콘 기판보다 더 많이 수축하므로, 오목한 형상의 보우가 발생할 수 있다. 성장을 위한 고온 공정에서 반도체막에 발생하는 인장 응력(tensile stress)을 상쇄하기 위해 통상 기가 파스칼(GPa) 수준의 압축 응력(compressive stress)을 인가하게 되는데, 이러한 고온과 압축 응력의 정도가 실리콘 기판에 소성 변형(plastic deformation)을 일으키는 것이다. 즉, 상온에서는, 깨지는(brittle) 성질을 가지는 실리콘 기판이 고온 상태에서는, 연성을 가지는(ductile) 상태가 되고, 이 조건에서 실리콘 기판에 인가되는 과도한 응력이 실리콘 기판의 소성 변형을 야기한다는 것이다. 이러한 경우, 고온과 응력 조건이 제거된 후에도 실리콘 기판은 원상태로 돌아오지 않고 보우를 가질 수 있다.
그러나, 적정 수준 이상의 불순물이 도핑된 실리콘을 사용하는 경우, 이러한 보우가 줄어들 수 있고, 예를 들어, 2" 직경의 원반 형상을 기준으로 대략 100um 이하가 되도록 할 수 있다.
또한, 상술한 반도체 버퍼 구조체에 채용되는 실리콘 기판(S)은 반도체 박막 성장 공정 중에 발생할 수 있는 균열에 특히 취약한 테두리부에 균열 방지부를 구비한 형태로 사용될 수도 있다.
도 19 내지 도 25는 실시예들에 따른 반도체 버퍼 구조체에 채용될 수 있는 실리콘 기판(S)의 예들을 보인 단면도이다.
도 19를 참조하면, 실리콘 기판(S)은 메인부(S2)와, 메인부(S2)의 둘레에 있는 테두리부(S1)를 포함한다. 실리콘 기판(S)은 예를 들어 원형일 수 있으며, 메인부(S2)는 기판의 테두리부 안쪽 부분을 나타낼 수 있다. 또한, 메인부(S2)는 단결정 질화물 반도체 박막을 성장하고자 하는 영역을 나타낼 수 있다. 실리콘 기판(S)은 예를 들어, 테두리부(S1)의 상면에 그 결정면의 방향이 랜덤하게 형성된 균열 방지부(15)을 구비할 수 있다.
메인부(S2)는 예를 들어, (111) 결정면을 가질 수 있으며, 균열 방지부(15)는 불규칙한 결정면을 가질 수 있다. 균열 방지부(15)는 결정면의 방향이 불규칙적으로 형성되어 그 위에 질화물 반도체 박막을 성장시키는 경우 질화물 반도체 박막이 단결정으로 성장되지 못하고, 비정질 또는 다결정으로 형성될 수 있다. 반면에 메인부(S2) 위에서는 질화물 반도체 박막이 단결정으로 성장될 수 있다.
균열 방지부(15)가 랜덤한 방향의 결정면을 가지거나 거친 표면을 가질 때, 질화물 반도체 박막을 실리콘 기판에 성장하는 과정에서 메인부(S2)에서는, 예를 들어 (111) 방향으로 배향되는데 반해, 균열 방지부(15)에서는 거친 표면으로 인해 표면의 결정 방향이 랜덤하게 배향(orientation)될 수 있다. 따라서, 균열 방지부(15) 표면에서 성장되는 질화물 반도체 박막은 다결정 혹은 비정질(amorphous) 상태로 성장되므로, 실리콘 기판의 (111) 면에서 성장되는 질화물 반도체 박막의 단결정 부분과는 달리 이종 물질의 성장에 의한 기판과 박막 사이의 계면에서의 스트레스가 완화될 수 있다. 따라서, 테두리부(S1)에 질화물 반도체 박막을 성장할 때 박막에 의한 스트레스가 감소되어 실리콘 기판의 변성을 완화시킬 수 있다.
도 20을 참조하면, 실리콘 기판(S)은 메인부(S2)와, 메인부(S2)의 둘레에 있는 테두리부(S1)를 포함하며, 테두리부(S1) 상에는 요철 패턴 형상의 균열 방지부(215)가 형성되어 있다. 이러한 요철 패턴은 일반적인 포토 리소그라피 공정에 따라 형성될 수 있으며, 요철 패턴으로 인해 균열 방지부(215)가 거친 표면을 가지거나 표면의 결정 방향이 랜덤하게 될 수 있다.
도 21을 참조하면, 실리콘 기판(S)은 실리콘 메인부(S2)와, 실리콘 메인부(S2)의 둘레에 있는 실리콘 테두리부(S1)와, 실리콘 테두리부(S1) 상에 형성된 균열 방지부(315)를 포함할 수 있다. 균열 방지부(315)는 예를 들어, 테두리부(S1)를 열산화(thermal oxidation)화여 형성된 열산화물(thermal oxide)로 형성될 수 있다. 또는, 실리콘 기판(S)에 CVD(Chemical Vaper Deposition) 또는 스퍼터링(sputtering)를 이용하여 산화물(oxide) 또는 질화물(nitride)과 같은 유전 물질을 증착하고, 포토 리소그라피 공정을 통해 테두리부(S1) 상에만 유전 물질이 남도록 패터닝하고 식각하여 유전체막으로 된 균열 방지부(315)를 형성할 수 있다. 여기서, 균열 방지부(315)는 실리콘 테두리부(S1)의 상부 이외에 실리콘 기판(S)의 측면에도 연장되어 형성될 수 있으며, 또는, 밑면에까지 연장되어 형성될 수 있다.
도 22를 참조하면, 실리콘 기판(S)은 테두리부(S1)의 상부가 식각되어 단차가 형성되고, 실리콘 기판(S)의 메인부(S2)보다 낮게 단차진 테두리부(S1)의 상부에 균열 방지부(315)가 형성되어 있다.
도 23을 참조하면, 실리콘 기판(S)은 메인부(S2)와, 메인부(S2)의 둘레에 있는 테두리부(S1)와, 실리콘 테두리부(S1) 상에 형성된 균열 방지부(415)를 포함한다. 균열 방지부(415)는 테두리부(S1) 상에 이온 주입(ion implantation)을 통해 형성될 수 있다. 이온 임플란트에 의해 테두리부(S1)의 표면이 다결정 또는 비정질 형태로 변성될 수 있다. 한편, 도면에서는 실리콘 테두리부(S1)의 상면에만 이온 임플란트가 된 것을 예시하였으나, 여기에 한정되는 것은 아니고 테두리부(S1)의 상면을 포함하여 측면과 하면, 그리고, 실리콘 메인부(S2)의 하면까지 연장하여 이온 임플란트 하는 것도 가능하다. 예를 들어, 테두리부(S1)의 측면에까지 균열 방지부가 형성되는 경우에는, 실리콘 기판을 증착 장치에서 고속으로 회전시킬 때 고속 회전으로 인한 충격을 완화시킴으로써 균열 감소 효과를 더 높일 수 있다.
도 24를 참조하면, 실리콘 기판(S)은 테두리부(S1)의 상부가 식각되어 단차가 형성되고, 실리콘 기판(S)의 메인부(S2)보다 낮게 단차진 테두리부(S1)의 상부에 이온 주입에 의한 균열 방지부(315)가 형성되어 있다.
도 19 내지 도 24의 실리콘 기판(S)은, 전술한 바와 같이, 반도체 박막 제조공정 중에 발생하는 보우(bow)를 줄일 수 있도록, 불순물이 소정 농도로 도핑된 형태로 사용될 수도 있다.
도 25은 실시예에 따른 반도체 소자(1000)의 개략적인 구조를 보이는 단면도이다.
반도체 소자(1000)는 실리콘 기판(S), 실리콘 기판(S) 상에 형성된 버퍼층(1200), 버퍼층(1200) 상에 형성된 질화물 반도체층(1300)를 포함한다.
반도체 소자(1000)는 실리콘 기판(S) 상에 크랙이나 결함이 적은 질화물 반도체층(1300)를 구현할 수 있도록 버퍼층(1200)을 구비하고 있다.
버퍼층(1200)은 실리콘 기판(S)에 질화물 반도체층(1300)를 성장시, 열팽창 계수 차이에 의해 생기는 인장 응력을 보상하는 역할을 하는 것으로, 도 1 내지 도 17에서 설명한 구조의 버퍼층(120)(130)(140)(150)(220)(230)(320)(330)이 채용될 수 있다. 또한, 버퍼층(1200)은 최상층의 격자 상수가 질화물 반도체층(1300)의 격자 상수보다 작은 값을 갖도록 구성될 수 있으며, 또한, 질화물 반도체층(1300)에 압축 응력을 인가할 수 있다.
질화물 반도체층(1300)은 단층 또는 복수층 구조로 이루어질 수 있으며, 갈륨을 함유하는 질화물, Alx1Iny1Ga1-x1-y1N(0≤x1,y1≤1, x1+y1<1)을 포함할 수 있으며, 예를 들어, GaN, InGaN, 또는 AlInGaN 중 어느 하나를 포함할 수 있다. 질화물 반도체층(1300)은 언도핑 또는 도핑을 선택적으로 할 수 있다.
한편, 실리콘 기판(S)은 반도체 소자의 제작 중 또는 제작 후에 제거될 수 있다.
본 발명의 실시예에 따른 반도체 소자(1000)는 발광 소자(Light emitting diode, LED), 쇼트키 다이오드(Schottky diode), 레이저 다이오드(Laser diode, LD), 전계 효과 트랜지스터(Field Effect Transistor, FET) 또는 고전자 이동도 트랜지스터(High Electron Mobility Transistor, HEMT)를 위한 템플릿으로 적용될 수 있다.
도 26은 다른 실시예에 따른 반도체 소자(1001)의 개략적인 구조를 보이는 단면도이다.
반도체 소자(1001)는 실리콘 기판(S), 버퍼층(1200), 계면 조절층(21), 질화물 반도체층(1300)을 포함한다. 계면 조절층(21)은 버퍼층(1200)의 조도(roughness)에 대한 조도 증가율이 제어되는 성장 조건에 따라 성장되어, 질화물 반도체층(1300)의 두께를 크게 증가시키지 않더라도 고품질을 구현할 수 있도록 제시된 것이다. 따라서, 이러한 반도체 소자(1001)는 상대적으로 얇은 두께를 가지는 형태로, 다양한 전자 소자를 구현하는 템플릿으로 사용될 수 있다.
계면 조절층(21)은 AlxInyGa1-x-yN(0≤x≤1, 0≤y≤1, x+y<1)으로 형성될 수 있다. 버퍼층(1200)과 계면 조절층(21)은 서로 다른 물질로 형성되어 구분될 수 있다. 예를 들어, 버퍼층(1200)은 Al을 함유하는 질화물로 형성되고, 계면 조절층(21)은 Al을 함유하지 않는 질화물로 형성될 수 있다. 예를 들어, 버퍼층(1200)은 AlGaN으로 형성되고, 계면 조절층은 GaN으로 형성될 수 있다. 하지만, 여기에 한정되는 것은 아니다.
계면 조절층(21)은 질화물 반도체층(1300)과의 계면에서 트위스트 그레인 바운더리(twist grain boundary)의 발생을 감소시킬 수 있다. 계면 조절층(21)은 2~1000nm 범위의 두께를 가지고, 버퍼층(1200)의 조도(roughness)에 대한 계면 조절층(21)의 조도 비가 3 이하의 범위를 가지도록 형성될 수 있다. 계면 조절층(21)의 두께와 조도는 성장 조건, 예를 들어, 온도, 압력을 조절하여 구현할 수 있으며, 예를 들어, 900℃보다 크고 1050℃ 보다 작은 범위의 온도에서, 그리고, 20~500torr의 압력에서 계면 조절층(21)이 형성될 수 있다. 이러한 성장 조건은 계면 조절층(21) 상에 형성되는 질화물 반도체층(1300)의 성장 조건과는 다를 수 있다.
계면 조절층(21)의 두께를 두껍게 할수록 계면 조절층(21)과 질화물 반도체층(1300)와의 계면에서 트위스트 그레인 바운더리의 발생이 감소될 수 있다. 하지만, 계면 조절층(21)의 두께를 두껍게 하면 전체 박막의 결정성이 나빠질 수 있다. 이는 계면 조절층(21)이 질화물 반도체층(1300)에 비해 상대적으로 낮은 온도에서 성장되어 오히려 결함이 증가할 수 있기 때문이다. 그러므로, 계면 조절층(21)의 두께를 얇게 하면서 트위스트 그레인 바운더리 발생이 감소되도록 하는 것이 좋다.
트위스트 그레인 바운더리가 감소되면 계면 조절층(21) 위에 적층되는 질화물 반도체층(1300)의 결함이 감소될 수 있다. 즉, 계면 조절층(21)은 2~1000nm 범위의 두께를 가지면서 버퍼층(1200)의 조도 대비 3 이하 범위의 조도를 가짐으로써 그 위에 적층되는 질화물 반도체층의 결함을 감소시킬 수 있다. 따라서, 계면 조절층(21)을 사용하지 않는 후막(thick layer) 대비 동일한 정도의 결정성을 낮은 두께에서 얻을 수 있어 전체구조의 박막화가 가능하다. 또한, 본 발명의 실시예에 따른 반도체 소자를 위한 에피성장 단계의 공정 시간과 원가를 감소시킬 수 있다.
도 27은 또 다른 실시예에 따른 반도체 소자(1002)의 개략적인 구조를 보이는 단면도이다.
반도체 소자(1002)는 실리콘 기판(S), 버퍼층(1200), 질화물 반도체층을 포함한다. 상기 질화물 반도체층은 복수개의 층으로 이루어지며, 복수개의 질화물 반도체층 사이에 적어도 하나의 마스킹층(25)이 구비되고, 마스킹층(25) 상부에 있는 복수개의 질화물 반도체층 사이에 적어도 하나의 중간층(27)이 구비된다. 중간층(15)은 마스킹층(25)의 상부에 성장된 질화물 반도체층에 의한 상대적인 인장 응력을 보상할 수 있다.
상기 복수 개의 질화물 반도체층은 AlxInyGa1-x-yN(0≤x,y≤1, x+y<1)로 형성된 제1 질화물 반도체층(1301), 제2 질화물 반도체층(1302), 제3 질화물 반도체층(1303)을 포함할 수 있다.
마스킹층(25)은 실리콘질화물(SiNx) 또는 티타늄질화물(TiN)로 형성될 수 있다. 예를 들어, SiH4(silane)과 암모니아 가스를 이용하여 SiNx 마스킹층을 형성할 수 있다. 마스킹층(25)은 제1 질화물 반도체층(1301)이 노출되지 않도록 평면상에서 완전히 덮는 형태가 아닌, 제1 질화물 반도체층(1301)을 부분적으로 랜덤하게 덮을 수 있는 수준에서 형성된다. 따라서, 마스킹층(25)이 제1 질화물 반도체층(1301)을 덮는 정도에 따라 제1 질화물 반도체층(1301)이 노출되는 영역이 결정되고, 그 위에서 성장되는 제2 질화물 반도체층(1302)의 초기 아일랜드 성장 형태가 달라질 수 있다. 예를 들어, SiNx의 마스킹 영역을 증가시켜 노출되는 제1 질화물 반도체층(1301)의 면적을 감소시킬 경우, 마스킹층(25) 상에 성장될 제2 질화물 반도체층(1302)의 초기 아일랜드의 밀도는 감소하는 반면 상대적으로 합체되는 아일랜드의 크기는 커질 수 있다. 이 경우 합체(coalescence)되는 질화물 반도체층의 두께 또한 증가될 수 있다.
이러한 마스킹층(25)에 의해 결함밀도가 감소되며, 이는 마스킹층(25)이 직접 관통전위(threading dislocation)를 마스킹하는 효과 또는 제2질화물 반도체층(1302)의 아일랜드 면(island facet)을 통한 관통전위 밴딩(bending) 효과로 설명될 수 있다. 제2질화물 반도체층(1302)의 합체 두께 및 결함 밀도는 성장조건, 예를 들어 온도, 압력, V/III 소스 비(ratio) 등과 같은 변수에 의해 달라질 수 있다. SiNx 마스킹층 및 제2 질화물 반도체층(1302)의 성장 조건은 예를 들어 합체가 완전히 이루어져 평탄해진 상태에서 관통전이에 의한 표면 결함 밀도(surface pit density)가 5E8/cm2 이하가 될 수 있도록 하는 조건에서 선택될 수 있다.
한편, 상기 제1 질화물 반도체층(1301)은 상대적으로 격자 크기가 작은 버퍼층(1200)으로부터 압축응력을 받을 수 있다. 이 압축응력은 질화물 반도체층의 두께가 두꺼워질 수록 서서히 완화(relaxation)될 수 있다. 그런데, 마스킹층(25)을 제1 질화물 반도체층(1301)과 제2 질화물 반도체층(1302) 사이에 구비하는 경우, 두 질화물 반도체층 사이의 응력(stress)이 디커플(decouple) 되어 제2 질화물 반도체층(1302)에 전달되는 압축응력이 차단될 수 있다. 또한, 제2 질화물 반도체층(1302)은 초기 아일랜드 성장을 하게 되는데, 이 아일랜드들이 합체(coalescence) 되는 과정에서 상대적인 인장응력이 발생될 수 있다. 결국, 제1 질화물 반도체층(1301)이 버퍼층(1200)에 의한 강한 압축응력을 받는 반면에 마스킹층(25) 상의 제2 질화물 반도체층(1302)은 응력 디커플과 아일랜드 합체(coalescence)에 의해 보다 약한 압축응력 내지는 인장응력을 받을 수 있다. 이러한 상대적으로 적은 압축응력을 가지는 층의 두께가 임계점을 넘어서게 되면 냉각시 박막에 크랙이 발생하게 되므로 아일랜드 성장을 강화시켜 제2 질화물 반도체층(1302)의 두께를 크게 할수록 크랙이 발생할 가능성이 높아진다. 따라서, 제2 질화물 반도체층(1302)의 두께는 크랙이 발생되지 않으면서 결함밀도도 감소시킬 수 있는 조건에서 선택될 수 있다.
마스킹층(25)의 두께를 유지하면서 제2 질화물 반도체층(1302)의 합체 두께를 줄이는 것이 결함밀도를 감소시킴과 동시에 크랙을 방지할 수 있는 방법이 될 수 있다. 그러기 위해, 제2 질화물 반도체층(1302)의 성장 조건을 조절할 수 있는데, 예를 들어 성장 온도를 높이거나, 성장 압력을 낮추거나, V/III source 비(ratio)를 높이는 등의 횡성장을 촉진시키는 방법을 사용할 수 있다.
하지만, 제2 질화물 반도체층(1302)의 성장조건을 조절하더라도, 제2 질화물 반도체층(1302)의 두께를 대략 2um 이상까지 성장시키고 상온으로 냉각시킬 때, 기판(S)과 제2 질화물 반도체층(1302)의 열팽창 계수의 차이로 인해 발생하는 인장응력을 제어할 수 없기 때문에 크랙이 발생될 수 있다.
따라서, 질화물 반도체층의 냉각시 발생하는 인장응력을 보상하기 위해 제2 질화물 반도체층(1302) 상에 적어도 하나의 중간층(27)을 배열할 수 있다. 중간층(27)은 Alx0Iny0Ga1-x0-y0N (0≤x0,y0≤1,x0+y0≤1), 스텝 그레이드 AlxInyGa1-x-yN (0≤x,y≤1, x+y≤1), Alx1Iny1Ga1-x1-y1N/ Alx2Iny2Ga1-x2-y2N (0≤x1,x2,y1,y2≤1, x1≠x2 또는 y1≠y2)초격자로 이루어진 그룹으로부터 선택된 어느 하나로 이루어지며, 상부에 있는 질화물 반도체층에 압축 응력을 인가할 수 있다.
중간층(27) 위에 제3 질화물 반도체층(1303)을 형성시킬 경우, 제3 질화물 반도체층(1303)은 높은 압축응력을 가질 수 있다. 제3 질화물 반도체층(1303)의 압축응력을 통해 제2 질화물 반도체층(1302)이 받는 약한 압축응력 내지는 인장응력(tensile stress)을 보상함으로써 크랙을 감소시킬 수 있다.
도 28은 다른 실시예에 따른 반도체 소자로서, 발광 소자(2000)의 개략적인 구조를 보이는 단면도이다.
본 실시예에 따른 발광 소자(2000)는 실리콘 기판(S), 실리콘 기판(S) 상에 형성된 버퍼층(1200), 버퍼층(1200) 상에 형성된 질화물 반도체층(1300), 질화물 반도체층(1300) 상에 형성된 소자층을 포함한다.
소자층은 제1형 반도체층(1500), 활성층(1600), 제2형 반도체층(1700)을 포함하는 발광 구조로 형성되어 있다.
제1형 반도체층(1500)은 제1형으로 도핑된 반도체층으로, Ⅲ-Ⅴ족 질화물 반도체 물질로 형성될 수 있으며, 예를 들어, n형 불순물이 도핑된 AlxGayInzN (0≤x≤1, 0≤y≤1, 0≤z≤1, x+y+z=1)으로 된 반도체 물질로 형성될 수 있다. n형 불순물로 Si, Ge, Se, Te 등이 사용될 수 있다.
제1형 반도체층(1700)은 제2형으로 도핑된 반도체층으로, Ⅲ-Ⅴ족 질화물 반도체 물질로 형성될 수 있으며, 예를 들어, p형 불순물이 도핑된 AlxGayInzN (0≤x≤1, 0≤y≤1, 0≤z≤1, x+y+z=1)으로 된 반도체 물질로 형성될 수 있다. p형 불순물로는 Mg, Zn, Be 등이 사용될 수 있다.
활성층(1600)은 전자-정공 결합에 의해 빛을 발광하는 층으로, 활성층(1600)의 에너지 밴드갭(band gap)에 해당하는 만큼의 에너지가 빛의 형태로 방출될 수 있다. 활성층(1600)은 AlxGayInzN에서 x, y, z 값을 주기적으로 변화시켜 띠 간격을 조절하여 만든 단일양자우물 (single quantum well) 또는 다중양자우물(multi quantum well) 구조로 이루어질 수 있다. 예를 들어, 양자우물층과 장벽층이 InGaN/GaN, InGaN/InGaN, InGaN/AlGaN 또는 InGaN/InAlGaN의 형태로 쌍을 이루어 양자우물구조를 형성할 수 있으며, InGaN층에서의 In 몰분율에 따라 밴드갭 에너지가 제어되어 발광 파장 대역이 조절될 수 있다. 통상적으로, In의 몰분율이 1% 변화할 때 발광 파장은 약 5nm 정도 시프트된다.
제1형 반도체층(1500)과 제2형 반도체층(1700)은 단층 구조로 도시되었으나, 복수층으로 이루어질 수도 있다. 또한, 이 경우,
또한, 질화물 반도체층(1300)에 제1형 반도체층(1500)이 형성된 것으로 도시되어 있으나, 질화물 반도체층(1300) 형성시 제1형 불순물을 도핑함으로써 제1형 반도체층(1500)을 형성할 수도 있다.
상술한 설명에서 소자층은 LED 구조를 예시하여 설명하였으나, 이외에도, LD(Laser Diode), FET(Field Effect Transistor), HEMT(High Electron Mobility Transistor) 또는 쇼트키 다이오드(Schottky Diode) 구조로 이루어질 수 있다.
도 28의 반도체 소자는 활성층(1600)에서 전자, 정공이 재결합되도록 전류를 주입하는 다양한 형태의 전극 구조를 포함할 수 있으며, 도 30 내지 도 32는 이러한 예들을 보인다.
도 29 내지 도 32는 실시예에 따른 반도체 소자로서, 발광 소자로 적용된 다양한 예들을 보인 단면도이다.
도 29를 참조하면, 발광 소자(2001)는 제2형 반도체층(1700), 활성층(1600), 제1형 반도체층(1500)의 소정 영역을 식각하여 드러난 제1형 반도체층(1500) 상에 형성된 제1전극(191)이 형성되어 있고, 제2형 반도체층(1700) 상에 제2전극(192)이 형성되어 있다. 제2형 반도체층(1700)과 제2전극(1920) 사이에는 투명전극층(1800)이 더 형성될 수 있다.
이와 같은 형태의 칩 구조를 에피 업(epi-up) 구조라고 한다.
제1전극(1910), 제2전극(1920)은 Ag, Al, Ni, Cr, Pd, Cu, Pt, Sn, W, Au, Rh, Ir, Ru, Mg, Zn 등의 금속의 단일 물질 또는 합금으로 이루어질 수 있다. 또는, Ni/Ag, Zn/Ag, Ni/Al, Zn/Al, Pd/Ag, Pd/Al, Ir/Ag. Ir/Au, Pt/Ag, Pt/Al, Ni/Ag/Pt 등과 같이 2층 이상의 구조로 이루어질 수도 있다.
투명 전극층(1800)은 투명 전도성 산화물(TCO, transparent conductive oxide)로 이루어질 수 있으며, 예를 들어, ITO(ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminium Zinc Oxide), ZnO, GZO(ZnO:Ga), In2O3, SnO2, CdO, CdSnO4, Ga2O3 등으로 이루어질 수 있다.
도 30은 또 다른 실시예에 따른 반도체 소자로서, 수직 구조의 발광 소자(2002)의 개략적인 구조를 보이는 단면도이다.
발광 소자(2002)는 에피 성장에 사용된 실리콘 기판(S), 핵생성층(120), 버퍼층(1200)이 제거된 형태이고, 지지기판(207)이 제2형 반도체층(1700) 쪽에 접합되어 있다.
실리콘 기판(S), 핵생성층(120), 버퍼층(1200)이 제거되고 드러난 제1형 반도체층(1500)의 상면은 광 추출효율을 높이기 위해 텍스처링(texturing) 되어 요철 패턴을 가지는 요철면(150a)을 이루고 있다. 요철 패턴은 도시된 형태에 한정되는 것은 아니며 다양한 주기, 높이, 형상을 가질 수 있고, 또한, 불규칙한 패턴으로 형성될 수도 있다.
도면에서는 실리콘 기판(S), 핵생성층(120), 버퍼층(1200)이 모두 제거된 형태로 도시되어 있으나, 버퍼층(1200)의 적어도 일부는 제1형 반도체층(1500) 상에 잔류할 수 있고, 제1형 반도체층(1500)과 함께 텍스처링 되어 요철면(150a)을 형성할 수 있다.
제1형 반도체층(1500) 상에 제1전극(2010)이 형성되고, 제2형 반도체층(1700) 하면에 제2전극(2030)이 형성되며, 제2전극(2030)과 지지 기판(2070) 사이에는 본딩 메탈층(2050)이 형성되어 있다. 본딩 메탈층(2050)은 예를 들어, Au/Sn으로 이루어질 수 있다. 지지 기판(2070)은 Si 기판이나, SiAl 기판이 사용될 수 있다. 지지 기판(2070)의 하면에는 백 메탈층(2090)이 형성되어 있다.
도 31은 또 다른 실시예에 따른 반도체 소자로서, 수직-수평 구조의 발광 소자(2003)의 개략적인 구조를 보이는 단면도이다.
발광 소자(2003)는, 에피 성장에 사용된 실리콘 기판(S), 버퍼층(1200)이 제거된 형태이고, 지지 기판(2250)이 제2형 반도체층(1700) 쪽에 접합되어 있다.
실리콘 기판(S), 핵생성층(120), 버퍼층(1200)이 제거되고 드러난 제1형 반도체층(1500)의 상면은 광 추출효율을 높이기 위해 텍스처링(texturing) 되어 요철면(1500a)을 형성하고 있다. 또한, 도면에서는 실리콘 기판(S), 버퍼층(1200)이 모두 제거된 형태로 도시되어 있으나, 버퍼층(1200)의 적어도 일부는 제1형 반도체층(1500) 상에 잔류할 수 있고, 제1형 반도체층(1500)과 함께 텍스처링 될 수도 있다.
제1형 반도체층(1500)에 접하는 제1전극(2150)을 형성하기 위해 제1형 반도체층(1500), 활성층(1600)을 관통하는 복수의 비어홀이 형성되어 있으며, 제2형 반도체층(1700) 상에 제2전극(2130)이 형성되어 있다. 제2전극(2130) 상에는 전극 패드(2290)와의 연결을 위한 금속층(2170)이 형성되어 있다. 제1 패시베이션층(2100)이 복수의 비어홀의 측면과 제2형 반도체층(1700)의 상면 일부를 덮는 형태로 형성되고, 제2 패시베이션층(2190)이 금속층(2170)을 덮는 형태로 형성되어 있다. 배리어 메탈층(2210)이 제1전극(2150)과 연결되며 복수의 비어홀을 채우는 형태로 형성되어 있다.
지지 기판(225)의 상면에는 본딩 메탈층(2230)이, 지지 기판(2250)의 하면에는 백 메탈층(2270)이 형성되어 있다.
도 32는 또 다른 실시예에 따른 반도체 소자로서, 플립 칩 형태의 발광 소자(2004)의 개략적인 구조를 보이는 단면도이다.
실시예에 따른 발광 소자(2004)는 제1전극(2150), 제2전극(2130)이 모두 하부 쪽으로 전기적으로 노출된 구조인 점에서 도 30의 발광 소자(2003)와 차이가 있다.
즉, 제2 패시베이션층(2190)은 제1전극(2130)과 접하는 금속층(2170)의 일부를 노출하는 형태로 패터닝되어 있다. 또한, 배리어 메탈층(2211)은 두 부분으로 전기적으로 분리되도록 패터닝되어, 일부는 제1전극()과 다른 일부는 제2전극()과 접하게 된다.
지지기판(2250)은 제1 도전성비어(CV1), 제2 도전성비어(CV2)가 형성된 비전도성 기판일 수 있다. 지지기판(2250)의 상, 하부의 본딩 메탈층(2231), 백 메탈층(2271)은 각각 전기적으로 분리된 두 영역을 갖도록 패터닝 되어 있다. 본딩 메탈층(2231)의 일 영역, 백 메탈층(2271)의 일 영역은 제1 도전성비어(CV1)를 통해 서로 전기적으로 연결되고, 메탈층(2231)의 다른 영역, 백 메탈층(2271)의 다른 영역은 제2 도전성비어(CV2)를 통해 서로 전기적으로 연결되어, 제1전극(2150), 제2전극(2130)을 전기적으로 외부로 노출한다.
지지기판(2250)으로는 도전성 비어가 형성된 비도전성 기판을 예시하여 설명하였으나, 이에 한정되는 것은 아니며, 절연성 비어가 형성된 전도성 기판이 사용되는 것도 가능하다.
도 33a 내지 도 33j는 도 31의 발광 소자(2003)를 제조하는 방법을 설명하는 도면들이다.
도 33a를 참조하면, 먼저, 실리콘 기판(S), 버퍼층(1200), 제1형 반도체층(1500), 활성층(1600), 제2형 반도체층(1700)을 순차 형성한다. 이 때, 버퍼층(1200)과 제1형 반도체층(1500) 사이에 도핑되지 않은 질화물 반도체층을 더 형성할 수도 있다. 다음, 제1형 반도체층(1500), 활성층(1600)을 관통하여 제2형 반도체층(1700)의 일부를 드러내는 복수의 비어홀(VH)을 형성한다.
실리콘 기판(S) 상에 버퍼층(1200), 제1형 반도체층(1500), 활성층(1600), 제2형 반도체층(1700)을 형성하는 공정은 유기금속 기상 성장법(MOCVD), 분자선 성장법(MBE), 하이드라이드 기상 성장법(HVPE) 등의 잘 알려진 반도체 성장법에 따라 형성할 수 있다.
제1형 반도체층(1500), 제2형 반도체층(1700)의 형성시에는 불순물 가스를 함께 공급하여 n형 또는 p형으로 도핑한다. n형 불순물로는 Si, Ge, Se, Te 가, p형 불순물로는 Zn, Cd, Be, Mg, Ca, Ba등이 사용될 수 있다.
다음, 도 332b를 참조하면, 제2형 반도체층(1700)의 상면 및 비어홀(VH) 내면을 따라 제1 패시베이션층(210을 형성한다. 제1 패시베이션층(210은 절연물질, 예를 들어, SiO2, Al2O3를 증착하여 형성할 수 있다.
다음, 도 33c를 참조하면, 제2형 반도체층(1700) 상의 제1 패시베이션층(2100)의 일부를 식각하여 드러난 제2형 반도체층(1700) 상에 제2전극(2130)을 형성한다.
다음, 도 33d를 참조하면, 제1형 반도체층(1500) 상의 제1 패시베이션층(2100) 일부를 식각하여 드러난 제1형 반도체층(1500) 상에 제1전극(2150)을 형성하며, 이 때, 금속 물질을 증착, 스퍼터링, 도금하는 방법 등을 사용할 수 있다.
다음, 도 33e를 참조하면, 제2전극(2130) 상에 금속층(2170)을 더 형성한다. 금속층(2170)은 이후에, 제2전극(2130)에 전극패드를 연결하기 위한 것이다.
다음, 도 33f를 참조하면, 절연 물질을 사용하여, 금속층(2170)을 덮는 제2 패시베이션층(2190)을 형성한다.
다음, 도 33g를 참조하면, 제1전극(2150)과 연결되며 복수의 비어홀(VH)을 전체적으로 채우고 또한, 제2 패시베이션층(2190)을 덮는 형태로 배리어 메탈층(2210)을 형성한다. 제1 패시베이션층(2100), 제2 패시베이션층(2190)에 의해, 배리어 메탈층(2210)은 제2전극(2130), 활성층(1600), 제2형 반도체층(1700)과는 절연되며, 제1전극(2150)과 전기적으로 연결된다.
다음, 도 33h를 참조하면, 배리어 메탈층(2210) 상에 지지 기판(2250)을 부착한다. 지지 기판(2250)으로는 Si기판, SiAl 기판이 사용될 수 있다. 지지 기판(225)의 상면에는 백 메탈층(2270)이 형성되며, 지지 기판(2250)과 배리어 메탈층(2210) 사이에는 본딩 메탈층(2230)이 형성된다.
다음, 도 33i와 같이, 실리콘 기판(S), 버퍼층(1200)을 제거한다. 실리콘 기판(S)의 제거에는 식각, 연마 등의 방법이 사용될 수 있다. 도면에서는 버퍼층(1200)이 완전히 제거된 것으로 도시되었으나, 버퍼층(1200)이 완전히 제거되지 않고, 제1형 반도체층(1500) 상에 일부 잔류할 수도 있다.
다음, 도 33j와 같이 제1형 반도체층(1500)의 상부를 텍스쳐링하여 요철면(1500a)을 형성한다. 이 때, 버퍼층의 일부가 제1형 반도체층(1500) 상에 일부 잔류하는 경우, 함께 텍스처링 되어 요철면(1500a)을 이룰 수 있다.
다음, 금속층(2170)을 드러내기 위해 제1형 반도체층(1500), 활성층(1600), 제2형 반도체층(1700)의 일부를 식각하고, 드러난 금속층(2170) 상에 전극 패드(2290)를 형성한다.
상술한 제조방법은 도 31에 도시한 수직 수평 구조의 발광 소자를 제조하는 구체적인 방법을 예시한 것이나, 이에 한정되는 것은 아니다.
도 34a 내지 도 34f는 도 32의 발광 소자(2004)를 제조하는 방법을 설명하는 도면들이다.
도 32의 발광 소자(2004)는 제1전극(2150), 제2전극(2130)을 외부로 노출하는 구조에서만 도 31의 발광 소자(2003)와 차이가 있으므로, 도 33a 내지 도 33f까지의 단계는 동일하다.
다음, 도 34a를 참조하면, 제2 패시베이션층(2190)의 일부를 식각하여 제2전극(2130)과 접합된 금속층(2170)이 노출되도록 한다.
다음, 도 34b를 참조하면, 전기적으로 분리된 두 영역을 가지는 형태로 배리어 메탈층(2211)을 형성한다.
다음, 도 34c를 참조하면, 배리어 메탈층(2211) 상에 지지기판(2250)을 접합한다. 제1 도전성비어(CV1), 제2 도전성비어(CV2)가 형성된 지지기판(2250)의 양면에는 본딩 메탈층(2231), 백 메탈층(2271)이 형성되어 있고, 모두 배리어 메탈층(2211)의 두 영역에 대응하는 형태로 패터닝 되어 있다. 또한, 지지기판(2250)을 관통하는 형태로 제1 도전성비어(CV1), 제2 도전성비어(CV2)가 형성되어, 제1 도전성비어(CV1)는 본딩 메탈층(2231)의 일 영역, 백 메탈층(2271)의 일 영역을 연결하고, 제2 도전성비어(CV2)는 본딩 메탈층(2231)의 다른 영역과 백 메탈층(2271)의 다른 영역을 연결한다.
다음, 도 34d와 같이, 실리콘 기판(S), 버퍼층(1200)을 제거한다. 실리콘 기판(S)의 제거에는 식각, 연마 등의 방법이 사용될 수 있다. 도면에서는 버퍼층(1200)이 완전히 제거된 것으로 도시되었으나, 버퍼층(1200)이 완전히 제거되지 않고, 제1형 반도체층(1500) 상에 일부 잔류할 수도 있다.
다음, 도 34e와 같이 제1형 반도체층(1500)의 상부를 텍스쳐링하여 요철면(1500a)을 형성한다. 이 때, 버퍼층의 일부가 제1형 반도체층(1500) 상에 일부 잔류하는 경우, 함께 텍스처링 되어 요철면(1500a)을 이룰 수 있다.
본 실시예들에 따른 반도체 버퍼 구조체를 사용한 반도체 소자 제조방법은 버퍼층 상에 질화물 적층체로 이루어지는 소자층을 형성하고, 필요에 따라, 실리콘 기판 및/또는 버퍼층을 제거하는 과정을 포함하는 다양한 형태로 변형될 수 있다.
도 35는 또 다른 실시예에 따른 반도체 소자로서, 백색광을 발광하는 발광소자(2005)의 예를 보인 단면도이다.
발광 소자(2005)는 도 34e의 반도체 소자(2004)에 파장 변환층(2300)을 더 코팅하여 형성할 수 있다.
파장 변환층(2300)은 활성층(1600)으로부터 방출된 빛의 파장을 변환하는 기능을 하며, 형광체나 양자점(Quantum dot)과 같은 파장 변환 물질을 가질 수 있다. 상기 파장 변환 물질이 형광체이고 활성층(1600)으로부터 청색 빛이 방출되는 경우, 적색 형광체로는 MAlSiNx:Re(1≤x≤5)인 질화물계 형광체 및 MD:Re인 황화물계 형광체가 파장 변환층(2300)에 사용될 수 있다. 여기서, M은 Ba, Sr, Ca, Mg 중 선택된 적어도 하나이고, D는 S, Se 및 Te 중 선택된 적어도 하나이며, Re는 Eu, Y, La, Ce, Nd, Pm, Sm, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu, F, Cl, Br 및 I 중 선택된 적어도 하나이다. 또한, 녹색 형광체는 M2SiO4:Re인 규산염계 형광체, MA2D4:Re인 황화물계 형광체, β-SiAlON:Re인 형광체, MA'2O4:Re'인 산화물계 형광체 등이 있으며, M은 Ba, Sr, Ca, Mg 중 선택된 적어도 하나의 원소이고, A는 Ga, Al 및 In 중 선택된 적어도 하나이고, D는 S, Se 및 Te 중 선택된 적어도 하나이며, A'은 Sc, Y, Gd, La, Lu, Al 및 In 중 선택된 적어도 하나이며, Re는 Eu, Y, La, Ce, Nd, Pm, Sm, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu, F, Cl, Br 및 I 중 선택된 적어도 하나이고, Re'는 Ce, Nd, Pm, Sm, Tb, Dy, Ho, Er, Tm, Yb, F, Cl, Br 및 I 중 선택된 적어도 하나일 수 있다.
또한, 상기 파장 변환 물질은 양자점일 수 있다. 양자점은 코어(core)와 쉘(shell)로 이루어진 나노 크리스탈 입자로, 코어의 사이즈가 약 2 ~ 100nm 범위에 있다. 또한, 양자점은 코어의 사이즈를 조절함으로 청색(B), 황색(Y), 녹색(G), 적색(R)과 같은 다양한 색깔을 발광하는 형광물질로 사용될수 있으며, II-VI족의 화합물반도체(ZnS, ZnSe, ZnTe, CdS, CdSe, CdTe, HgS, HgSe, HgTe, MgTe등), III-V족의 화합물반도체 (GaN, GaP, GaAs, GaSb, InN, InP, InAs, InSb, AlAs, AlP, AlSb, AlS등) 또는 Ⅳ족 반도체(Ge, Si, Pb 등) 중 적어도 두 종류의 반도체를 이종 접합하여 양자점을 이루는 코어(core)와 쉘(shell) 구조를 형성할 수 있다. 이 경우, 양자점의 쉘(shell) 외각에 쉘 표면의 분자 결합을 종료시키거나 양자점의 응집을 억제하고 실리콘 수지나 에폭시 수지등 수지내에 분산성을 향상시키거나 또는 형광체 기능을 향상시키기 위해 올레인산(Oleic acid)과 같은 물질을 이용한 유기 리간드(Organic ligand)를 형성할 수도 있다.
파장 변환층(2300)은 제1형 반도체층(1500), 활성층(1600), 제2형 반도체층(1700)으로 이루어진 발광 구조물 전체, 즉, 상부, 측부를 모두 덮는 형태로 형성된 것으로 도시되었으나, 이는 예시적인 것이고, 제1형 반도체층(1500)의 상부에만 형성될 수도 있다.
도 35는 또 다른 실시예에 따른 반도체 소자로서 발광 소자 패키지(2006)의 예를 보인 단면도이다.
발광 소자 패키지(2006)는 도 34의 발광 소자(2005)의 상부에 형성된 렌즈(2400)를 더 포함한다. 렌즈(2400)는 발광 구조에 대한 보호층의 기능을 할 수 있고, 또한, 발광 구조로부터 방출되는 빛의 지향각을 조절하는 역할을 한다. 렌즈(2400)는 개별칩으로 분리된 상태에서 형성되거나, 또는 웨이퍼 레벨에서 형성되어 지지기판(2250)과 함께 다이싱될 수도 있다. 렌즈(2400)가 발광소자의 상부, 측부를 모두 덮는 형태로 도시되었으나 이는 예시적인 것이고, 상부에만 배치될 수도 있다.
이상, 설명한 발광소자, 발광소자 패키지는 실리콘을 성장 기판으로 사용하여 발광구조를 성장시키고, 실리콘 기반의 지지기판을 사용하여 성장기판을 제거할 수 있다. 이 경우, 성장기판과 지지기판간의 열팽창률이 실질적으로 같아, 지지기판을 붙일 때, 성장기판을 제거할 때 웨이퍼에 발생하는 응력이 최소화되어 웨이퍼 휨이 적게 발생해, 상술한 형태의 칩 제조시 또는 칩스케일 패키지 제조시 취급이 쉽고 수율이 향상된다.
도 36은 실시예에 따른 발광소자 패키지를 채용한 조명장치(3000)의 예를 보인 분해사시도이다.
도 36을 참조하면, 조명장치(3000)는 일 예로서 벌브형 램프로 도시되어 있으며, 발광모듈(3003)과 구동부(3008)와 외부접속부(3010)를 포함한다. 또한, 외부 및 내부 하우징(3006, 3009)과 커버부(3007)와 같은 외형구조물을 추가적으로 포함할 수 있다.
발광모듈(3003)은 발광소자 패키지(3001)와 발광소자 패키지(3001)가 탑재된 회로기판(3002)을 포함할 수 있다. 발광소자 패키지(3001)로는 도 35에 도시한 발광소자 패키지(2006)가 채용될 수 있으며, 다만, 이에 한정되지 않으며, 실시예에 따른 반도체 버퍼 구조체를 이용하여 제조한 다양한 형태의 발광소자 패키지가 채용될 수 있다. 도면에서는 한 개의 발광소자 패키지(3001)가 회로기판(3002) 상에 실장된 형태로 예시되어 있으나, 필요에 따라 복수 개로 장착될 수 있다. 이 경우, 복수의 발광소자 패키지(3001)는 동일한 파장의 빛을 발생시키는 동종(同種)일 수 있다. 또는, 서로 상이한 파장의 빛을 발생시키는 이종(異種)으로 다양하게 구성될 수도 있다. 예를 들어, 발광소자 패키지(3001)는 청색 LED에 황색, 녹색, 적색 또는 오렌지색의 형광체를 조합하여 백색광을 발하는 발광소자와 보라색, 청색, 녹색, 적색 또는 적외선 발광소자 중 적어도 하나를 포함하도록 구성될 수 있다. 이 경우, 조명장치(3000)는 연색성(CRI)을 나트륨(Na)등(40)에서 태양광(100) 수준으로 조절할 수 있으며 또한 색 온도를 촛불(1500K)에서 파란하늘(12000K) 수준으로 하는 다양한 백색광을 발생시킬 수 있다. 또한, 필요에 따라서는 보라색, 청색, 녹색, 적색, 오렌지색의 가시광 또는 적외선을 발생시켜 주위 분위기 또는 기분에 맞게 조명 색을 조절 할 수 있다. 또한 식물 성장을 촉진 할 수 있는 특수 파장의 광을 발생시킬 수도 있다.
또한, 조명장치(3000)에서, 발광모듈(3003)은 열방출부로 작용하는 외부 하우징(3006)을 포함할 수 있으며, 외부 하우징(3006)은 발광모듈(3003)과 직접 접촉되어 방열효과를 향상시키는 열방출판(3004)을 포함할 수 있다. 또한, 조명장치(3000)는 발광모듈(3003) 상에 장착되며 볼록한 렌즈형상을 갖는 커버부(3007)를 포함할 수 있다. 구동부(3008)는 내부 하우징(3009)에 장착되어 소켓구조와 같은 외부접속부(3010)에 연결되어 외부 전원으로부터 전원을 제공받을 수 있다. 또한, 구동부(3008)는 발광모듈(3003)의 반도체 발광소자(3001)를 구동시킬 수 있는 적정한 전류원으로 변환시켜 제공하는 역할을 한다. 예를 들어, 이러한 구동부(3008)는 AC-DC 컨버터 또는 정류회로부품 등으로 구성될 수 있다.
지금까지, 본 발명의 이해를 돕기 위하여 반도체 버퍼 구조체, 이를 포함하는 반도체 소자, 반도체 버퍼 구조체를 이용한 반도체 소자 제조방법에 대한 예시적인 실시예가 설명되고 첨부된 도면에 도시되었다. 그러나, 이러한 실시예는 단지 본 발명을 예시하기 위한 것이고 이를 제한하지 않는다는 점이 이해되어야 할 것이다. 그리고 본 발명은 도시되고 설명된 설명에 국한되지 않는다는 점이 이해되어야 할 것이다. 이는 다양한 다른 변형이 본 기술분야에서 통상의 지식을 가진 자에게 일어날 수 있기 때문이다.
100, 101, 102, 103, 200, 201, 202, 300, 301...반도체 버퍼 구조체
S...실리콘 기판
120, 130, 140, 150, 220, 230, 320, 330, 1200...버퍼층
1000, 1001, 1002... 반도체 소자
1300...질화물 반도체층 1500...제1형 반도체층
1600...활성층 1700...제2형 반도체층
2000, 2001, 2002, 2003, 2004, 2005... 발광 소자
1800...투명전극층 1910, 2010, 2150...제1전극
1920, 2030, 2130...제2전극 2050, 2230...본딩 메탈층
2090, 2270, 2271...백 메탈층 2100...제1 패시베이션층
2170...금속층 2190...제2 패시베이션층
2210, 2211...배리어 메탈층 2250...지지기판
2006...발광소자 패키지 2300...파장 변환층
2400...렌즈

Claims (38)

  1. 실리콘 기판을 준비하는 단계;
    상기 실리콘 기판 상에,
    AlxInyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)을 포함하며, 격자 상수가 상기 실리콘 기판의 격자상수 LP0보다 작은 LP1인 제1층과,
    상기 제1층 위에 형성되고, AlxInyGa1-x-yN (0≤x<1, 0≤y<1, 0≤x+y<1)을 포함하며, 격자 상수가 LP1보다 크고 LP0보다 작은 LP2인 제2층과,
    상기 제2층 위에 형성되고, AlxInyGa1-x-yN (0≤x<1, 0≤y<1, 0≤x+y<1)을 포함하며, 격자 상수가 LP2보다 작은 LP3인 제3층과,
    상기 제3층 위에 형성되고, AlxInyGa1-x-yN (0≤x<1, 0≤y<1, 0≤x+y<1)을 포함하며, 격자 상수가 LP2보다 큰 LP4인 제4층을 구비하는 버퍼층을 형성하는 단계; 및
    상기 버퍼층 상에 질화물 반도체층을 형성하는 단계;를 포함하는 반도체 소자 제조방법.
  2. 제1항에 있어서,
    상기 제3층의 격자 상수 LP3은 LP1 이상인 반도체 소자 제조방법.
  3. 제2항에 있어서,
    상기 제3층의 격자 상수 LP3은 LP1보다 큰 값을 갖는 반도체 소자 제조방법.
  4. 제1항에 있어서,
    상기 제3층의 두께는 격자 이완이 일어나는 두께로 형성되는 반도체 소자 제조방법.
  5. 실리콘 기판을 준비하는 단계;
    상기 실리콘 기판 상에,
    AlxInyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)을 포함하며, 격자 상수가 상기 실리콘 기판의 격자상수 LP0보다 작은 LP1인 제1층과,
    상기 제1층 위에 형성되고, AlxInyGa1-x-yN (0≤x<1, 0≤y<1, 0≤x+y<1)을 포함하며, 격자 상수가 LP1보다 크고 LP0보다 작은 LP2인 제2층과,
    상기 제2층 위에 형성되고, AlxInyGa1-x-yN (0≤x<1, 0≤y<1, 0≤x+y<1)을 포함하며, 격자 상수가 LP2보다 작은 LP3인 제3층을 구비하는 버퍼층을 형성하는 단계; 및
    상기 버퍼층 상에 질화물 반도체층을 형성하는 단계;를 포함하며,
    상기 제2층은 두께 방향을 따라 커지는 격자 상수 분포를 가지며,
    상기 제3층은 상기 제2층의 격자 상수 평균보다 작은 격자 상수를 가지는 반도체 소자 제조방법.
  6. 제5항에 있어서,
    상기 제2층의 격자 상수 분포는 연속적으로 증가하는 형태인 반도체 소자 제조방법.
  7. 제5항에 있어서,
    상기 버퍼층은
    상기 제3층 위에 형성되고, AlxInyGa1-x-yN (0≤x<1, 0≤y<1, 0≤x+y<1)을 포함하며, 두께 방향을 따라 커지는 격자 상수 분포를 가지는 제4층을 더 포함하는 반도체 소자 제조방법.
  8. 제7항에 있어서,
    상기 제4층은 상기 제2층과 같은 격자 상수 분포를 가지는 반도체 소자 제조방법.
  9. 삭제
  10. 실리콘 기판을 준비하는 단계;
    상기 실리콘 기판 상에,
    AlxInyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)을 포함하며, 격자 상수가 상기 실리콘 기판의 격자상수 LP0보다 작은 LP1인 제1층과,
    상기 제1층 위에 형성되고, AlxInyGa1-x-yN (0≤x<1, 0≤y<1, 0≤x+y<1)을 포함하며, 격자 상수가 LP1보다 크고 LP0보다 작은 LP2인 제2층과,
    상기 제2층 위에 형성되고, AlxInyGa1-x-yN (0≤x<1, 0≤y<1, 0≤x+y<1)을 포함하며, 격자 상수가 LP2보다 작은 LP3인 제3층을 구비하는 버퍼층을 형성하는 단계; 및
    상기 버퍼층 상에 질화물 반도체층을 형성하는 단계;를 포함하며,
    상기 버퍼층은
    상기 제3층 위에 AlxInyGa1-x-yN (0≤x<1, 0≤y<1, 0≤x+y<1)을 포함하는 물질로 형성된 복수층을 더 포함하며, 상기 복수층 각각의 격자 상수가 LP3보다 크며, 각각의 격자 상수가 커지는 순서대로 적층된 반도체 소자 제조방법.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제1항, 제5항 및 제10항 중 어느 한 항에 있어서,
    상기 실리콘 기판에는 불순물이 도핑된 반도체 소자 제조방법.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제11항에 있어서,
    상기 불순물은 B, Al, Mg, Ca, Zn, Cd, Hg, Ga 중 선택된 적어도 어느 하나를 포함하는 반도체 소자 제조방법.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제11항에 있어서,
    상기 실리콘 기판의 비저항이 1Ωcm 이하가 되도록 상기 불순물의 도핑 농도가 정해진 반도체 소자 제조방법.
  14. 제1항, 제5항 및 제10항 중 어느 한 항에 있어서,
    상기 실리콘 기판은
    메인부;
    상기 메인부 둘레의 테두리부; 및
    상기 테두리부 상에 결정면 방향이 랜덤하게 형성된 균열 방지부;를 포함하는 반도체 소자 제조방법.
  15. 제14항에 있어서,
    상기 균열 방지부는 상기 테두리부의 상면에 형성된 요철을 포함하는 반도체 소자 제조방법.
  16. 제14항에 있어서,
    상기 균열 방지부는 상기 테두리부의 상면에 형성된 유전체막을 포함하는 반도체 소자 제조방법.
  17. 제14항에 있어서,
    상기 균열 방지부는 상기 테두리부의 상면에 이온 임플란트하여 형성된 반도체 소자 제조방법.
  18. 제1항, 제5항 및 제10항 중 어느 한 항에 있어서,
    상기 버퍼층은 상기 질화물 반도체층에 압축 응력을 인가하는 반도체 소자 제조방법.
  19. 청구항 19은(는) 설정등록료 납부시 포기되었습니다.
    제1항, 제5항 및 제10항 중 어느 한 항에 있어서,
    상기 질화물 반도체층 위에 형성된 소자층을 형성하는 단계;를 더 포함하는 반도체 소자 제조방법.
  20. 청구항 20은(는) 설정등록료 납부시 포기되었습니다.
    제19항에 있어서,
    상기 소자층은 LED(Light Emitting Diode), LD(Laser Diode), FET(Field Effect Transistor), HEMT(High Electron Mobility Transistor) 또는 쇼트키 다이오드(Schottky Diode) 구조를 포함하는 반도체 소자 제조방법.
  21. 제1항, 제5항 및 제10항 중 어느 한 항에 있어서,
    상기 버퍼층과 상기 질화물 반도체층 사이에 상기 버퍼층의 조도(roughness)에 대한 조도 증가율이 제어되는 성장 조건에 따라 성장된 계면 조절층을 형성하는 단계;를 더 포함하는 반도체 소자 제조방법.
  22. 제21항에 있어서,
    상기 계면 조절층은 2~1000nm범위의 두께를 가지고, 상기 버퍼층의 조도(roughness)에 대한 계면 조절층의 조도 비가 3이하의 범위를 가지는 반도체 소자 제조방법.
  23. 제21항에 있어서,
    상기 계면 조절층은 AlxInyGa1-x-yN(0≤x≤1, 0≤y≤1, x+y<1)로 형성된 반도체 소자 제조방법.
  24. 제1항, 제5항 및 제10항 중 어느 한 항에 있어서,
    상기 질화물 반도체층을 복수개의 층으로 형성하고,
    상기 복수개의 질화물 반도체층 사이에 적어도 하나의 마스킹층과, 상기 적어도 하나의 마스킹층 상부에 있는 복수개의 질화물 반도체층 사이에 인장 응력을 보상하는 적어도 하나의 중간층을 형성하는 단계;를 더 포함하는 반도체 소자 제조방법.
  25. 제24항에 있어서,
    상기 적어도 하나의 마스킹층은 실리콘질화물 또는 티타늄 질화물로 형성된 반도체 소자 제조방법.
  26. 제25항에 있어서,
    상기 적어도 하나의 중간층은 Alx0Iny0Ga1-x0-y0N (0≤x0,y0≤1,x0+y0≤1), 스텝 그레이드 AlxInyGa1-x-yN (0≤x,y≤1, x+y≤1), Alx1Iny1Ga1-x1-y1N/ Alx2Iny2Ga1-x2-y2N (0≤x1,x2,y1,y2≤1, x1≠x2 또는 y1≠y2)초격자로 이루어진 그룹으로부터 선택된 어느 하나로 이루어지며, 상부에 있는 질화물 반도체층에 압축 응력을 인가하는 반도체 소자 제조방법.
  27. 청구항 27은(는) 설정등록료 납부시 포기되었습니다.
    제1항, 제5항 및 제10항 중 어느 한 항에 있어서,
    상기 질화물 반도체층은 제1형반도체층, 활성층, 제2형반도체층을 포함하는 발광 구조로 형성되는 반도체 소자 제조방법.
  28. 청구항 28은(는) 설정등록료 납부시 포기되었습니다.
    제27항에 있어서,
    상기 실리콘 기판을 제거하는 단계;를 더 포함하는 반도체 소자 제조방법.
  29. 청구항 29은(는) 설정등록료 납부시 포기되었습니다.
    제28항에 있어서,
    상기 실리콘 기판을 제거하는 단계에서 상기 버퍼층의 적어도 일부가 함께 제거되는 반도체 소자 제조방법.
  30. 청구항 30은(는) 설정등록료 납부시 포기되었습니다.
    제29항에 있어서,
    상기 실리콘 기판을 제거하기 전에 상기 제2형반도체층 상에 지지기판을 접합하는 단계를 더 포함하는 반도체 소자 제조방법.
  31. 청구항 31은(는) 설정등록료 납부시 포기되었습니다.
    제30항에 있어서,
    상기 지지기판은 양면에 본딩 메탈층, 백 메탈층이 형성된 실리콘 기판인 반도체 소자 제조방법.
  32. 청구항 32은(는) 설정등록료 납부시 포기되었습니다.
    제28항에 있어서,
    상기 실리콘 기판을 제거하기 전에
    상기 활성층에 전류 주입을 위해, 상기 제1형반도체층에 접하는 제1전극, 상기제2형 반도체층에 접하는 제2전극을 포함하는 전극 구조를 형성하는 단계를 더 포함하는 반도체 소자 제조방법.
  33. 청구항 33은(는) 설정등록료 납부시 포기되었습니다.
    제32항에 있어서,
    상기 제1전극과 제2전극 중 적어도 하나와 전기적으로 연결되는 지지기판을 상기 제2형 반도체층 상에 형성하는 단계;를 더 포함하는 반도체 소자 제조방법.
  34. 청구항 34은(는) 설정등록료 납부시 포기되었습니다.
    제33항에 있어서,
    상기 지지기판은 실리콘 기판인 반도체 소자 제조방법.
  35. 청구항 35은(는) 설정등록료 납부시 포기되었습니다.
    제33항에 있어서,
    상기 제2형 반도체층 상부에 상기 활성층에서 생성되어 방출되는 광의 파장을 변환하는 파장 변환층을 형성하는 단계를 더 포함하는 반도체 소자 제조방법.
  36. 청구항 36은(는) 설정등록료 납부시 포기되었습니다.
    제33항에 있어서,
    상기 지지기판의 일면에는 상기 제1전극과 상기 제2전극을 각각 외부로 노출하기 위해 두 부분으로 분리된 패턴의 메탈층이 형성된 반도체 소자 제조방법.
  37. 청구항 37은(는) 설정등록료 납부시 포기되었습니다.
    제33항에 있어서,
    상기 제2형 반도체층 상부 및 측부를 둘러싸는 보호층을 형성하는 단계;를 더 포함하는 반도체 소자 제조방법.
  38. 청구항 38은(는) 설정등록료 납부시 포기되었습니다.
    제37항에 있어서,
    상기 보호층은 상기 활성층에서 생성되어 방출되는 광의 지향각을 조절하는 렌즈 형상으로 형성하는 반도체 소자 제조방법.
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