JPH01222430A - 歪超格子バッファ - Google Patents

歪超格子バッファ

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JPH01222430A
JPH01222430A JP63045819A JP4581988A JPH01222430A JP H01222430 A JPH01222430 A JP H01222430A JP 63045819 A JP63045819 A JP 63045819A JP 4581988 A JP4581988 A JP 4581988A JP H01222430 A JPH01222430 A JP H01222430A
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superlattice
temperature
layer
buffer
annealing
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Koji Okuda
浩司 奥田
Mitsuru Sugawara
充 菅原
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Fujitsu Ltd
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Fujitsu Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 半導体基板とその上にエピタキシャル成長させる半導体
層との間に介在させるのに好適な歪超格子バッファに関
し、 高温の熱処理を施し、転位のアニール・アウトを行って
も、構造変化を起こさない歪超格子バッファを提供する
ことを目的とし、 アニールを実施する温度に於ける組成が溶解度ギャップ
の両端の点である固溶限或いはその近傍に対応する一組
の半導体材料で構成する。
〔産業上の利用分野〕
本発明は、半導体基板とその上にエピタキシャル成長さ
せる半導体層との間に介在させるのに好適な歪超格子バ
ッファに関する。
〔従来の技術〕
近年、歪超格子（ｓｔｒａｉｎｅｄ−１ａｙｅｒ　　５
ｕｐｅｒｌａｔｔｉｃｅ：５ＬＳ）をバッファとして半
導体基板と半導体層との間に介挿することが行われてい
る。
その理由は、基板からの転位が半導体層の成長方向に伝
達されるのを防止し、また、半導体基板とは格子定数を
異にする半導体層をエピタキシャル成長させ得るように
する為である。
（発明が解決しようとする課題〕 現在、前記ＳＬＳバッファについては、過大に評価して
いる傾向が見られる。即ち、実際には、大きなミスフィ
ツトを有する一組の材料を用いてＳＬＳバッファを設計
しても、その層自体、或いは、その上下に在るグレーデ
ツド層には、歪場の為、半導体基板に比較して５〜６桁
程度も高い密度の転位が発生してしまい、ＳＬＳバッフ
ァを用いたことに依る転位密度低減の効果が殆ど現れな
い。
この転位密度低減の効果を充分に発揮する為には、ＳＬ
Ｓの層厚を最適設定することの外に、成長させたＳＬＳ
を、短時間で良いのであるが、高温に維持することで過
剰の転位をアニール・アウトすることが有効である。
然しなから、通常のＳＬＳでは、短時間であっても高温
での熱処理に耐えることができず、転位の消滅と共に相
互拡散でＳＬＳ構造が崩れ、特性が変化してしまうこと
が知られている。
この高温に於けるＳＬＳの構造変化は、バッファに用い
るＳＬＳに限らず、全般的な問題になっている。
本発明は、高温の熱処理を施し、転位のアニール・アウ
トを行っても、構造変化を起こさないＳＬＳバッファを
提供しようとする。
〔課題を解決するための手段〕
本発明では、格子定数を異にする化合物半導体間にみら
れる溶解度ギャップを利用し、ＳＬＳ構造を熱的に安定
化することが基本になっている。
第１図はＡＣ（成る合金）　−ＢＣ（成る合金）擬二元
状態図を表し、横軸にはＡ（前記合金の構成要素である
成る物質）の組成Ｃ＾を、縦軸には温度Ｔをそれぞれ採
っである。
図に於いて、Ｐ及びＱは成る温度Ｔ１に於ける固溶限を
示す点であり、その点Ｐ及び０間が溶解度ギャップであ
る。
第２図は温度Ｔ１に於ける物質Ａの化学ポテンシャルμ
、に関する特性を表す線図であり、第１図に於いて用い
た記号と同記号は同部分を示すか或いは同じ意味を持つ
もので、横軸は第１図と同様に物質Ａの組成ＣＡ、縦軸
には化学ポテンシャルμ、をそれぞれ採っである。
ところで、高温の熱処理に依ってＳＬＳの構造が崩れる
のは、ＳＬＳを構成している各層の物質が拡散して当初
の層以外の層に入り込むことに起因し、そして、そのよ
うな拡散は、化学ポテンシャルμ、に関する特性線に勾
配があれば、それが駆動力となって発生するものである
。従って、第２図に於ける点Ｐ及びＱの間、即ち、溶解
度ギャップに於いては、 であり、拡散の為の駆動力は存在しない。
従って、組成が点Ｐ（或いはその近傍）及び点Ｑ（或い
はその近傍）であるように設定されたＳＬＳは、温度Ｔ
１を加えて実施される熱処理に対しては、熱力学的に極
めて安定であり、その構造が破壊されることはない。
このようなことから、本発明のＳＬＳバッファに於いて
は、転位のアニール・アウト或いは超格子を安定化する
為などのアニールを実施する温度に於ける組成が溶解度
ギャップの両端の点である固溶限（例えば点Ｐ及びＱ）
及びその近傍に対応する一組の半導体材料（例えばＩ　
ｎｏ、＋　Ｇａａ、ｔＰ並びにＩ　ｎｏ、２　Ｇａｏ、
ｓ　Ｐ）で構成される。
〔作用〕
前記手段を採ることに依り、歪超格子バッファに於ける
超格子界面は、成る温度を維持する限り、熱力学的に安
定であって超格子構成物質の熱拡散に依る劣化は殆ど発
生しないから、前記酸る温度に依る熱処理を行って、転
位をアニール・アウトしたり、或いは、超格子構造を安
定化することが可能である。
、　〔実施例〕 第３図は本発明一実施例を表す要部切断側面図であり、
また、第４図は第３図に見られる実施例の格子定数を表
す線図である。
第３図に於いて、１はＱａ７１．ｓ基板、２はＳＬＳバ
ッファ、２ＡはＩ　ｎ６．ｙ　Ｇ　ａ　ｏ、３　Ｐ層、
２ＢはＩｎｏ、ｓ　Ｇａ（，８，Ｉ　Ｐ層、３はエピタ
キシャル成長のＩ　ｎＧａ　Ｐ層をそれぞれ示している
。
本実施例に於ける層２Ａ並びに層２Ｂに於ける組成、即
ち、Ｘ値は温度５００（’Ｃ）の場合に於けるそれであ
り、従って、転位のアニール・アウト或いはＳＬＳ構造
を安定化する為の熱処理は約５００（’Ｃ〕程度で実施
されることは云うまでもない。
前記の場合に於ける層２Ａ及び層２Ｂに関するミスフィ
ツト量ｆは約３〔％〕程度であり、ＳＬＳとして充分に
機能する程度の値である。
ＳＬＳに於いては、基板面に平行な面内格子定数ａ／／
は、 ａＡＧＡｈＡ＋ａ、Ｇ１１ｈｌ ａｉ　：ｉ層（ｉ＝ＡまたはＢ）の無歪格子定数 Ｊｓｉ層の層厚 Ｇ、：ｉ層の剛性率 で決まる。
本発明に於けるＳＬＳ、即ち、溶解度ギャップを利用し
たＳＬＳに於いては、組成を連続的に変化させることは
できない。従って、層２Ａ並びに層２Ｂの層厚の比、即
ち、ｈａ／ｈａを制御することに依って格子定数を適切
に選択する。
図示例の場合は、面内格子定数ａ／／が基板１に於ける
格子定数（＝層３の格子定数）に一致するようにｄａ　
／ｄａ　　（ｄａ　：層２Ａの厚さ、ｄｌｌ：層２Ｂの
厚さ）を所定値に設定する。
具体例を挙げると、例えばｌ　ｆｌｏ、３　Ｇ　ａ　ｏ
、ｔ　ＰとＩｎｏ、、Ｇａ、、、、、ＰとのＳＬＳでＧ
ａＡｓ基板と格子定数を合わせるには、ｄａ／ｄｓは約
２１／１９となる。
第５図は他の実施例を表す要部切断側面図であり、また
、第６図は第５図に見られる実施例の格子定数を表す線
図であり、第３図及び第４図に於いて用いた記号と同記
号は同部分を示すか或いは同じ意味を持つものとする。
本実施例では、５ＬＳ２を構成する各半導体層は、その
格子定数を基板ｌ側から層３側に向かって次第に変化さ
せるようにしているので、各層を２Ａ１．２Ｂ１．２Ａ
１．２Ｂｔ−・−−・・・２Ａ、、２Ｂ、％で指示して
あり、また、それ等の層厚もｄＡ、、ｄ□＋　　ｄＡＲ
＋　　（ｉｍｇ・・・・・・・・ｄＡＲ，ｄ□で表しで
ある。
この場合、層厚の比ｄａ／ｄａを ｄ、Ｉ　　　ｄ、１　　　ｄｌ　　　　　　　ｄｌ、１
となるように変化させることで面内格子定数ａ／／を基
板１に近い側から次第に変化するようにしている。
具体的には、例えばエピタキシャル成長のＩｎＧａＰ層
３としてＩｎｏ、ｍ　Ｇａｏ、Ｐを構成材料として選択
した場合には、 ｄａ＋／ｄ□＝２１／ｌ　９ ｄ　ａｎ／　ｄ　ａｆｉ＝　３　／　１となる。
〔発明の効果〕
本発明に依る歪超格子バッファに於いては、転位のアニ
ール・アウト或いは超格子を安定化する為などのアニー
ルを実施する温度に於ける組成が溶解度ギャップの両端
の点或いはその近傍に対応する一組の半導体薄膜を有し
ている。
前記構成を採ることに依り、歪超格子バッファに於ける
超格子界面は、成る温度を維持する限り、熱力学的に安
定であって超格子構成物質の熱拡散に依る劣化は殆ど発
生しないから、前記酸る温度に依る熱処理を行って、転
位をアニール・アウトしたり、或いは、超格子構造を安
定化することが可能である。
【図面の簡単な説明】
第１図はＡＣ（成る合金）　−ＢＣ（成る合金）擬二元
状態図、第２図は温度Ｔ１に於ける物質Ａの化学ポテン
シャルμ、に関する特性線図、第３図は本発明一実施例
の要部切断側面図、第４図は第３図に見られる実施例の
格子定数を表す線図、第５図は他の実施例の要部切断側
面図、第６図は第５図に見られる実施例の格子定数を表
す線図である。 図に於いて、Ｐ及びＱは成る温度Ｔ１に於ける固溶限を
示す点、１はＧａｆｉ、ｓ基板、２はＳＬＳバッファ、
２ＡはＩ　ｎｏ、ｙ　Ｇａｏ、ｓ　Ｐ層、２ＢはＩ　ｎ
６．ｓ　Ｇａｏ、ｙ　Ｐ層、３はエピタキシャル成長の
Ｉ　ｎＧａ　Ｐ層をそれぞれ示している。 特許出願人　　　富士通株式会社 代理人弁理士　　相　谷　昭　司 代理人弁理士　　渡　邊　弘　− ＢＣＡＣ Ｃ組成Ｃ 間Ｑ’４る合金）　　−ＢＣ（成る合金）擬二元状態図
ＢＣＰ　　　　　　Ｑ　　　　　　ＡＣＣ組成Ｃ 間　　　　　へ　Ｃす Ｎ　　　　　　　Ｎ

Claims (1)

  1. 【特許請求の範囲】 　アニールを実施する温度に於ける組成が溶解度ギャッ
    プの両端の点である固溶限或いはその近傍に対応する一
    組の半導体材料で構成されてなること を特徴とする歪超格子バッファ。
JP63045819A 1988-03-01 1988-03-01 歪超格子バッファ Pending JPH01222430A (ja)

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JP63045819A JPH01222430A (ja) 1988-03-01 1988-03-01 歪超格子バッファ
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EP89301982A EP0332329B1 (en) 1988-03-01 1989-02-28 Method for making a semiconductor substrate including a strained layer superlattice structure
DE8989301982T DE68906433T2 (de) 1988-03-01 1989-02-28 Verfahren zur herstellung eines halbleitersubstrats mit einer schicht mit uebergitterstruktur mit spannungsschicht.
KR1019890002570A KR930004240B1 (ko) 1988-03-01 1989-03-02 변형 초격자 구조층을 포함하는 반도체 기판

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017112198A (ja) * 2015-12-16 2017-06-22 日本電信電話株式会社 半導体積層構造

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5021360A (en) * 1989-09-25 1991-06-04 Gte Laboratories Incorporated Method of farbicating highly lattice mismatched quantum well structures
US5396082A (en) * 1991-04-15 1995-03-07 Nippon Telegraph & Telephone Corporation Semiconductor substrate and device with a surface layer structure
US5208182A (en) * 1991-11-12 1993-05-04 Kopin Corporation Dislocation density reduction in gallium arsenide on silicon heterostructures
US5313073A (en) * 1992-08-06 1994-05-17 University Of Southern California Light detector using intersub-valence band transitions with strained barriers
US5585957A (en) * 1993-03-25 1996-12-17 Nippon Telegraph And Telephone Corporation Method for producing various semiconductor optical devices of differing optical characteristics
DE19604348C2 (de) 1996-02-07 2003-10-23 Deutsche Telekom Ag Verfahren zur Herstellung einer kalibrierten Längenskala im Nanometerbereich für technische Geräte, die der hochauflösenden bis ultrahochauflösenden Abbildung von Strukturen dienen
EP0871228A3 (en) 1997-04-09 2001-10-24 Matsushita Electric Industrial Co., Ltd. Semiconductor substrate, semiconductor device and method of manufacturing the same
AU764799B2 (en) * 1997-12-29 2003-08-28 Coretek, Inc. Microelectromechanically tunable, confocal, vertical cavity surface emitting laser and fabry-perot filter
FR3028670B1 (fr) * 2014-11-18 2017-12-22 Commissariat Energie Atomique Structure semi-conductrice a couche de semi-conducteur du groupe iii-v ou ii-vi comprenant une structure cristalline a mailles cubiques ou hexagonales
CA2992823C (en) 2015-09-04 2019-10-29 Novartis Ag Method for producing contact lenses with durable lubricious coatings thereon

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2225207B1 (ja) * 1973-04-16 1978-04-21 Ibm
US4053920A (en) * 1975-11-10 1977-10-11 The United States Of America As Represented By The Secretary Of The Army Step graded photocathode
US4195305A (en) * 1978-09-25 1980-03-25 Varian Associates, Inc. Lattice constant grading in the Aly Ga1-y As1-x Sbx alloy system
US4607272A (en) * 1983-10-06 1986-08-19 The United States Of America As Represented By The United States Department Of Energy Electro-optical SLS devices for operating at new wavelength ranges
US4558336A (en) * 1984-03-02 1985-12-10 The United States Of America As Represented By The Secretary Of The Army MBE Growth technique for matching superlattices grown on GaAs substrates
JPS6110293A (ja) * 1984-06-25 1986-01-17 Sharp Corp 光半導体装置
JPH0632339B2 (ja) * 1984-12-18 1994-04-27 キヤノン株式会社 半導体レ−ザ
US4788579A (en) * 1985-09-30 1988-11-29 The General Electric Company Semiconductor superlattice
JPS62291018A (ja) * 1986-06-11 1987-12-17 Hitachi Ltd Ｍｂｅ法による傾斜組成化合物半導体の作成法
WO1988001792A1 (en) * 1986-09-04 1988-03-10 Varian Associates, Inc. Superlattice for a semiconductor device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017112198A (ja) * 2015-12-16 2017-06-22 日本電信電話株式会社 半導体積層構造

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Publication number Publication date
EP0332329B1 (en) 1993-05-12
DE68906433T2 (de) 1993-09-23
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