CN109659352A - 一种高电子迁移率晶体管及其制备方法 - Google Patents
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Abstract
本发明公开了一种高电子迁移率晶体管及其制备方法，属于半导体技术领域。高电子迁移率晶体管包括衬底、沟道层、势垒层、源极、漏极和栅极，沟道层和势垒层依次层叠在衬底上，源极、漏极和栅极分别设置在势垒层上，源极和漏极均与势垒层形成欧姆接触，栅极与势垒层形成肖特基接触；沟道层包括第一子层和插入在第一子层中的第二子层，第一子层为未掺杂的GaN层，第二子层为HfO2薄膜。本发明通过在未掺杂的GaN层中插入HfO2薄膜形成沟道层，可以将沟道层内的电子有效隔离，避免对沟道层(GaN)和势垒层(AlGaN)的异质结界面处形成的二维电子气造成影响。
Description
技术领域
本发明涉及半导体技术领域，特别涉及一种高电子迁移率晶体管。
背景技术
高电子迁移率晶体管(英文：High electron mobility transistor，简称：HEMT)是场效应晶体管的一种，它使用两种具有不同能隙的材料形成异质结，为载流子提供沟道。氮化镓(GaN)基材料具有宽带隙、高电子迁移率、耐高压、抗辐射、易形成异质结构、自发极化效应大的特点，适合制备HEMT等新一代高频大功率微电子器件和电路。目前GaN基材料及器件是全球半导体领域研究的前沿和热点，在军民领域具有重大的应用前景。
现有的高电子迁移率晶体管包括衬底、沟道层、势垒层、源极、漏极和栅极，沟道层和势垒层依次层叠在衬底上，源极、漏极和栅极分别设置在势垒层上，源极和漏极均与势垒层形成欧姆接触，栅极与势垒层形成肖特基接触。
在实现本发明的过程中，发明人发现现有技术至少存在以下问题：
衬底的材料通常采用蓝宝石，沟道层的材料采用未掺杂的氮化镓(GaN)，氮化镓和蓝宝石的晶格常数相差较大，导致沟道层和衬底之间存在较大的晶格失配。晶格失配产生的应力和缺陷会较多引入到沟道层中，使得沟道层整体呈弱N型，沟道层内电子的浓度偏高，进而影响到沟道层(GaN)和势垒层(AlGaN)的异质结界面处形成有高浓度、高迁移率的二维电子气。
发明内容
本发明实施例提供了一种高电子迁移率晶体管及其制备方法，能够解决现有技术沟道层内电子的浓度偏高，影响沟道层(GaN)和势垒层(AlGaN)的异质结界面处形成有高浓度、高迁移率的二维电子气的问题。所述技术方案如下：
一方面，本发明实施例提供了一种高电子迁移率晶体管，所述高电子迁移率晶体管包括衬底、沟道层、势垒层、源极、漏极和栅极，所述沟道层和所述势垒层依次层叠在所述衬底上，所述源极、所述漏极和所述栅极分别设置在所述势垒层上，所述源极和所述漏极均与所述势垒层形成欧姆接触，所述栅极与所述势垒层形成肖特基接触；所述沟道层包括第一子层和插入在所述第一子层中的第二子层，所述第一子层为未掺杂的GaN层，所述第二子层为HfO2薄膜。
可选地，所述第二子层与所述第一子层设置所述源极、所述漏极和所述栅极的表面之间的距离为5nm～10nm。
优选地，所述第二子层的厚度为0.5nm～5nm。
更优选地，所述第一子层的厚度为所述第二子层的厚度的10倍～20倍。
另一方面，本发明实施例提供了一种高电子迁移率晶体管的制备方法，所述制备方法包括：
提供一衬底；
在所述衬底上依次形成沟道层和势垒层；其中，所述沟道层包括第一子层和插入在所述第一子层中的第二子层，所述第一子层为未掺杂的GaN层，所述第二子层为HfO2薄膜；
在所述势垒层上形成源极和漏极，所述源极和所述漏极均与所述势垒层形成欧姆接触；
在所述势垒层上形成栅极，所述栅极与所述势垒层形成肖特基接触。
可选地，所述第二子层采用原子层沉积方法形成。
优选地，采用原子层沉积方法形成所述第二子层，包括：
在部分的所述第一子层形成之后，将所述衬底放入反应室内；
向所述反应室内通入四氯化铪，所述四氯化铪吸附在已形成的所述第一子层的表面；
向所述反应室内通入水蒸气或者臭氧，所述水蒸气或者臭氧与所述第一子层的表面的四氯化铪反应，在已形成的所述第一子层的表面沉积HfO2薄膜。
优选地，采用原子层沉积方法形成所述第二子层，包括：
在部分的所述第一子层形成之后，将所述衬底放入反应室内；
向所述反应室内通入水蒸气或者臭氧，所述水蒸气或者臭氧吸附在已形成的所述第一子层的表面；
向所述反应室内通入四氯化铪，所述四氯化铪与所述第一子层的表面的水蒸气或者臭氧反应，在已形成的所述第一子层的表面沉积HfO2薄膜。
可选地，所述制备方法还包括：
在所述第二子层形成之前，对已形成的所述第一子层进行退火处理。
可选地，所述制备方法还包括：
在所述第二子层形成之后，对所述第二子层进行退火处理。
本发明实施例提供的技术方案带来的有益效果是：
通过在未掺杂的GaN层中插入HfO2薄膜形成沟道层，由于HfO2的介电常数很高，对电子具有良好的隔离性，因此插入未掺杂的GaN层中的HfO2薄膜可以将沟道层内的电子有效隔离，避免对沟道层(GaN)和势垒层(AlGaN)的异质结界面处形成的二维电子气造成影响，增强二维电子气，降低高电子迁移率晶体管的功耗，同时增强高电子迁移率晶体管的抗击穿能力。而且HfO2薄膜还可以阻断沟道层内晶格失配产生的应力和缺陷延伸，降低与势垒层接触的沟道层内的电子浓度，改善极化电场下的空间电荷分布，提升高电子迁移率晶体管的均匀性和一致性。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明实施例提供的一种高电子迁移率晶体管的结构示意图；
图2是本发明实施例提供的沟道层的结构示意图；
图3是本发明实施例提供的一种高电子迁移率晶体管的制备方法的流程图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。
本发明实施例提供了一种高电子迁移率晶体管。图1为本发明实施例提供的一种高电子迁移率晶体管的结构示意图。参见图1，该高电子迁移率晶体管包括衬底10、沟道层21、势垒层22、源极31、漏极32和栅极33，沟道层21和势垒层22依次层叠在衬底10上，源极31、漏极32和栅极33分别设置在势垒层22上。源极31和漏极32均与势垒层22形成欧姆接触，栅极33与势垒层22形成肖特基接触。
图2为本发明实施例提供的沟道层的结构示意图。参见图2，沟道层21包括第一子层21a和插入在第一子层21a中的第二子层21b，第一子层21a为未掺杂的GaN层，第二子层21b为HfO2薄膜。
本发明实施例通过在未掺杂的GaN层中插入HfO2薄膜形成沟道层，由于HfO2的介电常数很高，对电子具有良好的隔离性，因此插入未掺杂的GaN层中的HfO2薄膜可以将沟道层内的电子有效隔离，避免对沟道层(GaN)和势垒层(AlGaN)的异质结界面处形成的二维电子气造成影响，增强二维电子气，降低高电子迁移率晶体管的功耗，同时增强高电子迁移率晶体管的抗击穿能力。而且HfO2薄膜还可以阻断沟道层内晶格失配产生的应力和缺陷延伸，降低与势垒层接触的沟道层内的电子浓度，改善极化电场下的空间电荷分布，提升高电子迁移率晶体管的均匀性和一致性。
可选地，如图2所示，第二子层21b与第一子层21a设置源极31、漏极32和栅极33的表面之间的距离s可以为5nm～10nm，如8nm。第二子层距离沟道层和势垒层的异质结界面处较近，可以有效隔离沟道层内的电子，减小对沟道层(GaN)和势垒层(AlGaN)的异质结界面处形成的二维电子气的影响，同时保证沟道层(GaN)和势垒层(AlGaN)的异质结界面处能够形成的二维电子气。
优选地，如图2所示，第二子层21b的厚度d可以为0.5nm～5nm，如3nm。既能隔离沟道层内的电子，减小对沟道层(GaN)和势垒层(AlGaN)的异质结界面处形成的二维电子气的影响，又能尽可能避免对沟道层本身晶体结构的影响，有利于后续的外延生长。
更优选地，第一子层21a的厚度可以为第二子层21b的厚度的10倍～20倍，如15倍，既能保证后续的外延生长，又能与势垒层形成高浓度、高迁移率的二维电子气。
具体地，第一子层21a的厚度可以为15nm～100nm，如60nm，实现效果好。
在本实施例中，衬底10的材料可以采用蓝宝石(主要材料为三氧化二铝)或者氮化硅(SiC)，如晶向为[0001]的蓝宝石。势垒层22的材料可以采用未掺杂的氮化铝镓(AlGaN)，AlGaN和GaN的异质结界面处可以形成有高浓度、高迁移率的二维电子气。源极31、漏极32和栅极33的材料可以为金属层，如钛(Ti)层、铝(Al)层、镍(Ni)层、铌(Nb)层和金(Au)层中的一个或多个。
进一步地，势垒层22的厚度可以为5nm～20nm，如10nm；势垒层22中Al组分的含量可以为0.25～0.35，如0.3。符合上述条件的势垒层，与沟道层之间形成的二维电子气较强。
可选地，如图1所示，该高电子迁移率晶体管还可以包括成核层23，成核层23为未掺杂的AlN层，成核层23设置在衬底10和沟道层21之间，以缓解衬底材料与氮化镓之间晶格失配产生的应力和缺陷，并为氮化镓材料外延生长提供成核中心。
进一步地，成核层23的厚度可以为80nm～150nm，如120nm，实现效果好。
优选地，如图1所示，该高电子迁移率晶体管还包括缓冲层24，缓冲层24为未掺杂的GaN层，缓冲层24设置在成核层23和沟道层21之间，以进一步缓解衬底材料与氮化镓之间晶格失配产生的应力和缺陷，为外延片主体结构提供晶体质量较好的生长表面。
进一步地，缓冲层24的厚度可以为1μm～3μm，如2μm，实现效果好。
可选地，该高电子迁移率晶体管还可以包括钝化层，钝化层设置在势垒层上除源极、漏极和栅极的设置区域之外的区域上，一方面有利于源极、漏极和栅极之间的绝缘，另一方面可以防止水汽和氧气对高电子迁移率晶体管的不良影响。
进一步地，钝化层的材料可以采用二氧化硅(SiO2)、二氧化铪(HfO2)、三氧化二铝(Al2O3)、氮化硅(Si3N4)和氧化镧(La2O3)中的一种。
本发明实施例提供了一种高电子迁移率晶体管的制备方法，适用于制备图1所示的高电子迁移率晶体管。图3为本发明实施例提供的一种高电子迁移率晶体管的制备方法的流程图。参见图3，该制备方法包括：
步骤201：提供一衬底。
可选地，该步骤101可以包括：
控制温度为1000℃～1200℃(优选为1100℃)，在氢气气氛中对衬底进行6分钟～10分钟(优选为8分钟)退火处理；
对衬底进行氮化处理。
通过上述步骤清洁衬底的表面，避免杂质掺入外延片中，有利于提高外延片的生长质量。
步骤202：在衬底上依次形成沟道层和势垒层。
在本实施例中，沟道层包括第一子层和插入在第一子层中的第二子层，第一子层为未掺杂的GaN层，第二子层为HfO2薄膜。
可选地，第二子层可以采用原子层沉积(英文：Atomic layer deposition，简称：ALD)方法形成，实现较为简单方便。
在本实施例的一种实现方式中，采用ALD方法形成第二子层，可以包括：
在部分的第一子层形成之后，将衬底放入反应室内；
向反应室内通入四氯化铪，四氯化铪吸附在已形成的第一子层的表面；
向反应室内通入水蒸气或者臭氧，水蒸气或者臭氧与第一子层的表面的四氯化铪反应，在已形成的第一子层的表面沉积HfO2薄膜。
在本实施例中另一种实现方式中，采用ALD方法形成第二子层，可以包括：
在部分的第一子层形成之后，将衬底放入反应室内；
向反应室内通入水蒸气或者臭氧，水蒸气或者臭氧吸附在已形成的第一子层的表面；
向反应室内通入四氯化铪，四氯化铪与第一子层的表面的水蒸气或者臭氧反应，在已形成的第一子层的表面沉积HfO2薄膜。
上述两种方式，可以直接在第一子层的表面沉积HfO2薄膜，同时生成的反应物可以以气体形式排出反应室，实现方便，并且生成的HfO2薄膜纯度较高。
在上述两种实现方式中，反应室内的温度可以为80℃～400℃，反应室内的压力可以为10torr～100torr，形成的HfO2薄膜质量较好。
在本实施例的又一种实现方式中，该制备方法还可以包括：
在第二子层形成之前，对已形成的第一子层进行退火处理。
通过退火处理对已形成的第一子层进行保护，避免后续形成的HfO2薄膜对第一子层造成负影响。
在本实施例的又一种实现方式中，该制备方法还可以包括：
在第二子层形成之后，对第二子层进行退火处理。
通过退火对HfO2薄膜表面的O进行处理，避免O与后续生长的GaN中的Ga键合，影响后续生长的GaN层的电学特性。
在上述两种实现方式中，退火处理可以在惰性气体(优选为氩气)保护下进行，退火处理的温度可以为700℃～900℃(优选为800℃)，退火处理的时长可以为5min～20min(优选为12min)，实现效果好。
可选地，第一子层可以采用金属有机化合物化学气相沉淀(英文：Metal-organicChemical Vapor Deposition，简称：MOCVD)方法形成。
具体地，采用MOCVD方法形成第一子层，可以包括：
将衬底放入反应室内；
向反应室内通入镓源、氨气、以及P型掺杂剂或者N型掺杂剂，生长未掺杂的GaN层。
优选地，形成第一子层时反应室内的温度可以为900℃～1100℃，如1000℃。
优选地，形成第一子层时反应室内的压力可以为100torr～200torr，如150torr。
进一步地，势垒层也可以采用MOCVD方法形成。
具体地，采用MOCVD方法形成势垒层，可以包括：
控制温度为950℃～1200℃(优选为1100℃)，压力为100torr～200torr(优选为150torr)，生长势垒层。
可选地，在步骤202之前，该制备方法还可以包括：
在衬底上形成成核层。
相应地，沟道层形成在成核层上。
具体地，在衬底上形成成核层，可以包括：
控制温度为600℃～950℃(优选为800℃)，压力为100torr～300torr(优选为200torr)，在衬底上形成成核层；
控制温度为1000℃～1200℃(优选为1100℃)，压力为100torr～300torr(优选为200torr)，对成核层进行5分钟～10分钟(优选为8分钟)的原位退火处理。
优选地，在衬底上形成成核层之后，该制备方法还可以包括：
在成核层上形成缓冲层。
相应地，沟道层形成在缓冲层上。
具体地，在成核层上形成缓冲层，可以包括：
控制温度为1000℃～1200℃(优选为1100℃)，压力为400torr～600torr(优选为500torr)，在成核层上形成缓冲层。
步骤203：在势垒层上形成源极和漏极，源极和漏极均与势垒层形成欧姆接触。
具体地，该步骤203可以包括：
在势垒层上光刻源极区域和漏极区域；
在源极区域和漏极区域上蒸发金属材料；
对金属材料快速热退火，金属材料与势垒层形成欧姆接触。
步骤204：在势垒层上形成栅极，栅极与势垒层形成肖特基接触。
具体地，该步骤204可以包括：
在势垒层上光刻栅极区域；
在栅极区域上蒸发金属材料，金属材料与势垒层形成肖特基接触。
可选地，该制备方法还可以包括：
在势垒层、源极、漏极和栅极上铺设绝缘材料；
采用光刻技术和刻蚀技术去除源极、漏极和栅极上的绝缘材料，势垒层上的绝缘材料形成钝化层。
以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种高电子迁移率晶体管，所述高电子迁移率晶体管包括衬底、沟道层、势垒层、源极、漏极和栅极，所述沟道层和所述势垒层依次层叠在所述衬底上，所述源极、所述漏极和所述栅极分别设置在所述势垒层上，所述源极和所述漏极均与所述势垒层形成欧姆接触，所述栅极与所述势垒层形成肖特基接触；其特征在于，所述沟道层包括第一子层和插入在所述第一子层中的第二子层，所述第一子层为未掺杂的GaN层，所述第二子层为HfO2薄膜。
2.根据权利要求1所述的高电子迁移率晶体管，其特征在于，所述第二子层与所述第一子层设置所述源极、所述漏极和所述栅极的表面之间的距离为5nm～10nm。
3.根据权利要求2所述的高电子迁移率晶体管，其特征在于，所述第二子层的厚度为0.5nm～5nm。
4.根据权利要求3所述的高电子迁移率晶体管，其特征在于，所述第一子层的厚度为所述第二子层的厚度的10倍～20倍。
5.一种高电子迁移率晶体管的制备方法，其特征在于，所述制备方法包括：
提供一衬底；
在所述衬底上依次形成沟道层和势垒层；其中，所述沟道层包括第一子层和插入在所述第一子层中的第二子层，所述第一子层为未掺杂的GaN层，所述第二子层为HfO2薄膜；
在所述势垒层上形成源极和漏极，所述源极和所述漏极均与所述势垒层形成欧姆接触；
在所述势垒层上形成栅极，所述栅极与所述势垒层形成肖特基接触。
6.根据权利要求5所述的制备方法，其特征在于，所述第二子层采用原子层沉积方法形成。
7.根据权利要求6所述的制备方法，其特征在于，采用原子层沉积方法形成所述第二子层，包括：
在部分的所述第一子层形成之后，将所述衬底放入反应室内；
向所述反应室内通入四氯化铪，所述四氯化铪吸附在已形成的所述第一子层的表面；
向所述反应室内通入水蒸气或者臭氧，所述水蒸气或者臭氧与所述第一子层的表面的四氯化铪反应，在已形成的所述第一子层的表面沉积HfO2薄膜。
8.根据权利要求6所述的制备方法，其特征在于，采用原子层沉积方法形成所述第二子层，包括：
在部分的所述第一子层形成之后，将所述衬底放入反应室内；
向所述反应室内通入水蒸气或者臭氧，所述水蒸气或者臭氧吸附在已形成的所述第一子层的表面；
向所述反应室内通入四氯化铪，所述四氯化铪与所述第一子层的表面的水蒸气或者臭氧反应，在已形成的所述第一子层的表面沉积HfO2薄膜。
9.根据权利要求5～8任一项所述的制备方法，其特征在于，所述制备方法还包括：
在所述第二子层形成之前，对已形成的所述第一子层进行退火处理。
10.根据权利要求5～8任一项所述的制备方法，其特征在于，所述制备方法还包括：
在所述第二子层形成之后，对所述第二子层进行退火处理。
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