CN208368513U - 基于金属氧化物/二氧化硅叠栅的GaN基MOS-HEMT器件 - Google Patents

Abstract

本实用新型公开了基于金属氧化物/二氧化硅叠栅的GaN基MOS‑HEMT器件；该器件包括AlGaN/GaN异质结外延层、第一栅介质层、第二栅介质层、栅电极和源漏电极；第一栅介质层为覆盖在AlGaN/GaN异质结外延层上的SiO₂薄膜，第一栅介质层的厚度为5‑15nm；第二栅介质层为覆盖在第一栅介质层上的金属氧化物薄膜，第二栅介质层的厚度为5‑15nm；本实用新型采用金属氧化物/SiO₂的叠层介质结构，减小了磁控溅射沉积高介电常数氧化物介质对外延的损伤，使其适用于GaN基HEMT器件的制备；同时弥补了SiO₂介电常数低的缺陷，使器件整体栅极控制能力提高且有效降低了栅极漏电。

Description

基于金属氧化物/二氧化硅叠栅的GaN基MOS-HEMT器件

技术领域

本实用新型涉及MOS-HEMT器件，更具体地说涉及一种基于金属氧化物/二氧化硅叠栅的GaN基MOS-HEMT器件，GaN基MOS-HEMT器件可用于电力电子和微波通信等领域，本实用新型属于半导体技术领域。

背景技术

随着现代武器装备和航空航天、核能、通信技术、汽车电子、开关电源的发展，对半导体性能提出了更高的要求。GaN及GaN系材料作为第三代宽禁带半导体材料的代表，具有禁带宽度大(3.4eV)、电子饱和速率高(2×10⁷cm/s)、击穿场强高，热导率高和耐腐蚀等特点，被认为是高压高频大功率电子器件的极佳材料。另外，GaN可以与AlGaN形成调制掺杂的AlGaN/GaN异质结结构，该结构能在室温下形成高电子浓度与高电子迁移率的二维电子气，这使得AlGaN/GaN高电子迁移率晶体管(HEMT)成为氮化镓领域最为重要的器件类型之一。

由于AlGaN/GaN晶体外延表面缺陷、金属/半导体肖特基接触质量等原因，传统肖特基栅结构的HEMT器件存在栅极漏电严重，栅极工作电压摆幅小等缺点，严重限制了GaN基HEMT器件性能优势的发挥。针对这一问题，目前普遍采用的方法是在栅电极和AlGaN 势垒层之间插入氧化物介质层形成MOS结构。

栅介质层制备的方法主要包括PECVD(等离子增强型化学气相沉积)、LPCVD(低压化学气相沉积)、ALD(原子层淀积)和PVD(物理沉积)等方法，几种方法各有优劣。 ALD沉积的薄膜质量高，但多用于试验性实验，不与传统半导体工艺兼容，沉积速度慢、量产困难；PECVD/LPCVD沉积的氮化硅和二氧化硅由于材料本身介电常数低，导致栅控能力不及高介电常数介质结构；PVD虽然能沉积高介电常数介质，但对外延会有物理损伤，导致外延表面缺陷增多，器件电流退化。基于以上情况，如何在兼容于传统硅MOS工艺的前提下，实现高介电常数栅介质的快速、低成本制备，是GaN基MOS-HEMT器件亟待解决的问题。

实用新型内容

本实用新型的目的在于克服已有的GaN基MOS-HEMT器件的栅介质制备技术的缺陷，从栅介质结构的角度提出一种基于金属氧化物/二氧化硅叠栅的GaN基MOS-HEMT器件，可以有效的降低器件栅极漏电电流及提高栅极控制能力，同时适用于规模化生产。

为实现上述目的，本实用新型提供如下技术方案：

基于金属氧化物/二氧化硅叠栅的GaN基MOS‐HEMT器件，包括AlGaN/GaN异质结外延层、第一栅介质层、第二栅介质层、栅电极和源漏电极；所述AlGaN/GaN异质结外延层自下而上包括衬底、氮化物成核层、氮化物缓冲层、GaN沟道层和AlGaN势垒层；

所述第一栅介质层为覆盖在AlGaN/GaN异质结外延层上的SiO₂薄膜，第一栅介质层的厚度为5‐15nm；

所述第二栅介质层为覆盖在第一栅介质层上的金属氧化物薄膜，所述金属氧化物为 Al₂O₃、Ga₂O₃、HfO₂或TiO_x，第二栅介质层的厚度为5‐15nm；

所述第一栅介质层、第二栅介质层与AlGaN/GaN异质结外延层形成MOS结构；

所述源漏电极为在AlGaN势垒层面上间隔设置的源电极和漏电极；在源电极和漏电极之间设有栅电极，所述栅电极设置在第二栅介质层上。

为进一步实现本实用新型目的，优选地，所述的栅电极和源漏电极的厚度都为100‐300nm。

优选地，所述的栅电极和源漏电极的横截面都为圆形。

优选地，所述的栅电极横截面为条长为矩形，长为50‐2000μm，宽2‐10μm。

优选地，所述的衬底、氮化物成核层、氮化物缓冲层、GaN沟道层和AlGaN势垒层的厚度分别为0.5‐2mm、0.2‐1μm、500‐2500nm、100‐500nm和10‐30nm。

优选地，所述的衬底的横截面为圆形，直径为4inch‐10inch。

优选地，所述的SiO₂薄膜由等离子增强化学气相沉积(PECVD)或低压化学气相沉积 (LPCVD沉积)形成。

优选地，所述的金属氧化物薄膜由磁控溅射沉积形成。磁控溅射沉积是现有技术中一种常规的方法。

本实用新型是在GaN外延片上有源区形成源漏电极；然后使用等离子增强化学气相沉积形成第一栅介质层SiO₂，再使用磁控溅射形成高介电常数的第二栅介质层；通过干法刻蚀去除源漏电极金属上方的第一介质层和第二层介质；在源漏电极间形成栅电极。

本实用新型第一栅介质层是由等离子增强化学气相沉积PECVD或低压化学气相沉积 LPCVD沉积的SiO₂薄膜，该层SiO₂要求薄膜致密性良好，介质层内可动电荷密度小，漏电流小、击穿场强高且与AlGaN有高质量界面；用以降低栅极泄露电流和减少有源区受下一步磁控溅射工艺的损伤。第二栅介质层是由磁控溅射沉积的介电常数较高的金属氧化物薄膜，介电常数较高的金属氧化物可以是Al₂O₃、Ga₂O₃、HfO₂、TiO_x中的一种。该层薄膜要求致密性良好，击穿场强高、相对介电常数高且与SiO₂有高质量界面；同时，两层介质的表面粗糙度较小；用以进一步降低泄露电流同时保持栅控能力。

相对于现有技术，本实用新型具有以下优势及有益效果：

1)本实用新型第一层SiO₂对有源区形成保护，降低了后续磁控溅射工艺对外延的损伤；第二层高介电常数介质进一步改善介质层的漏电特性，并弥补了第一层SiO₂相对介电常数低的缺陷，提高了栅极对沟道的控制能力，进而提高了器件的动态电特性。

2)等离子增强型化学气相沉积PECVD、低压化学气相沉积LPCVD和磁控溅射PVD 均属于半导体工业化生产的成熟工艺，上述叠层工艺制备的MOS结构可用于规模化生产中，减小器件的栅漏电、提高器件的击穿特性和动态电特性。

3)本实用新型采用金属氧化物/SiO₂的叠层介质结构，减小了磁控溅射沉积高介电常数氧化物介质对外延的损伤，使其适用于GaN基HEMT器件的制备；使器件整体栅极控制能力提高且有效降低了栅极漏电。

4)本实用新型制备过程均与SiMOS工艺兼容，工艺简单，可操作性强。

附图说明

图1是本实用新型基于金属氧化物/二氧化硅叠栅的GaN基MOS‐HEMT器件制备方法流程图。

图2-图8是本实用新型基于金属氧化物/二氧化硅叠栅的GaN基MOS‐HEMT器件形成过程示意图。

图9是具体实施例1的基于金属氧化物/二氧化硅叠栅的GaN基MOS‐HEMT器件的栅源IV曲线；

图10是具体实施例1的基于金属氧化物/二氧化硅叠栅的GaN基MOS‐HEMT器件的关态击穿曲线；

图11是具体实施例1的基于金属氧化物/二氧化硅叠栅的GaN基MOS‐HEMT器件的转移曲线。

图中示出：AlGaN/GaN异质结外延层1、AlGaN势垒层01，GaN沟道层02，氮化物缓冲层03，氮化物成核层04、衬底05、源漏电极2，第一栅介质层3，第二栅介质层4，栅电极5。

具体实施方式

以下结合附图和实施例对本实用新型的具体实施作进一步说明，但本实用新型实施和保护不限于此，需要指出的是，以下若有为特别详细说明的过程或工艺参数均属本领域技术人员可参照现有技术实现的。

如图8所示，基于金属氧化物/二氧化硅叠栅的GaN基MOS‐HEMT器件，包括AlGaN/GaN 异质结外延层1、第一栅介质层3、第二栅介质层4、栅电极5、源漏电极2。所述AlGaN/GaN异质结外延层1自下而上包括衬底05、氮化物成核层04、氮化物缓冲层03、GaN沟道层 02、AlGaN势垒层01；所述的衬底05优选为圆形，直径优选为4inch‐10inch；所述衬底05、氮化物成核层04、氮化物缓冲层03、GaN沟道层02、AlGaN势垒层01的厚度分别为0.5‐2mm、 0.2‐1μm、500‐2500nm、100‐500nm和10‐30nm。

所述第一栅介质层3在覆盖在AlGaN/GaN异质结外延层1上，厚度为5‐15nm；所述第二栅介质层4覆盖在第一栅介质层3上；第二栅介质层4的厚度为5‐15nm，第一栅介质层 3、第二栅介质层4与AlGaN/GaN异质结外延层1形成MOS结构；所述源漏电极包括在AlGaN 势垒层01面上间隔设置的源电极和漏电极；在源电极和漏电极之间设有栅电极5，所述栅电极5设置在第二栅介质层4上。栅电极5和源漏电极2的厚度优选都为100‐300nm。

所述的基于金属氧化物/二氧化硅叠栅GaN基MOS‐HEMT器件的制备方法，包括如下步骤：

1)外延生长：通过金属有机气相沉积，在衬底上依次外延生长氮化物成核层、氮化物缓冲层、GaN沟道层、AlGaN势垒层，形成AlGaN/GaN异质结外延层；

2)器件隔离：界定有源区，采用光刻胶对有源区进行覆盖保护；利用感应耦合等离子体刻蚀ICP对有源区以外的AlGaN/GaN异质结外延层进行去除，刻蚀深度大于AlGaN势垒层和GaN沟道层的厚度；

3)源漏电极制备：通过负胶光刻工艺在步骤2)中实现隔离的有源区上界定源漏电极金属位置及图形，通过电子束蒸发或者磁控溅射沉积源漏电极薄膜；在氮气氛围，800℃以上的温度中退火，使源漏电极与AlGaN势垒层形成欧姆接触；

4)第一栅介质层沉积：在AlGaN/GaN异质结外延层上沉积SiO₂薄膜，形成第一栅介质层为覆盖，第一栅介质层的厚度为5-15nm；

5)第二栅介质层沉积：通过磁控溅射在第一栅介质层上沉积金属氧化物薄膜；

6)介质移除：将源漏电极区域第一层介质、第二层介质层移除，露出源漏电极金属；先通过光刻胶保护除源漏电极以外区域介质，后进行介质移除；

7)栅电极制备：通过电子束蒸发或磁控溅射在源漏电极金属之间制备栅电极。

第一层金属选取高功函数材料，如镍金属，第二层金属可采用金Au或氮化钛TiN等导电性好，化学性质稳定的金属。

优选地，步骤3)所述的源漏电极薄膜由Ti/Al金属体系多层金属组成，通过剥离工艺形成源漏电极金属线条；所述Ti/Al金属体系为Ti/Al/Ni/Au或Ti/Al/Ni/TiN；

步骤6)所述介质移除的方法为湿法腐蚀或干法刻蚀；其中湿法腐蚀采用的溶液为氢氟酸或磷酸等；所述干法刻蚀为感应耦合等离子体刻蚀或反应离子刻蚀；

步骤7)所述的栅电极由两层金属构成，第一层金属选用镍金属，第二层金属选用Au 或TiN。

实施例1

如图1所示，对应各流程说明参照图2‐图8，基于金属氧化物/二氧化硅叠栅的GaN基 MOS‐HEMT器件的制备方法包括如下步骤：

步骤S1：AlGaN/GaN异质结外延层1制备。通过金属有机气相沉积(MOCVD)，在Si 或SiC衬底05上依次生长的氮化物成核层04、氮化物缓冲层03、GaN沟道层02、AlGaN 势垒层01，如图2所示。然后将AlGaN/GaN异质结外延层1浸泡于H₂SO₄:H₂O₂＝6：1(质量比)溶液中10分钟，以去除表面氧化层，再采用丙酮和异丙醇去除AlGaN/GaN异质结外延层1上的有机物。

步骤S2：器件隔离实现。通过正胶光刻工艺界定有源区，有源区为宽53μm长100μm的矩形。采用光刻胶对有源区进行覆盖保护。利用感应耦合等离子体刻蚀(ICP)对有源区以外的GaN沟道层和AlGaN势垒层异质结进行去除，刻蚀深度大于或等于AlGaN势垒层和 GaN沟道层的厚度总和，如图3所示实现器件间的隔离。

步骤S3：源漏电极2制备。通过负胶光刻工艺在步骤S2中实现隔离的有源区上定义源漏电极金属为长100μm宽10μm的矩形，距离有源区边缘2μm。通过电子束蒸发沉积源漏电极薄膜，所采用多层金属从下到上依次为Ti/Al/Ni/Au，Ti/Al/Ni/Au的厚度分别为 20/100/10/100nm，通过剥离工艺形成源漏电极，如图4所示。将样品置于氮气氛围下，在 850℃中退火1min，使源漏电极与AlGaN势垒层形成欧姆接触。

步骤S4：第一栅介质层3沉积。在氮化物缓冲层、AlGaN势垒层和源漏电极的面上通过等离子增强化学气相沉积(PECVD沉积)SiO₂形成第一栅介质层3，如图5所示。其厚度15nm，沉积条件为：腔体压强850mTorr，高纯N₂O流量1000sccm，高纯N₂流量400sccm，含量为5％(体积)的SiH₄和N₂混合气体流量100sccm，反应温度300℃，射频功率50W。然后将样片转移至磁控溅射腔体。

步骤S4：第二栅介质层4沉积。通过磁控溅射在第一栅介质层3的面上形成第二层介质4，如图6所示。该层Al₂O₃的制备条件为：以纯度99.99％的氧化铝陶瓷靶作为目标靶，衬底温度300℃，溅射气体为Ar，溅射气压为6mtorr，射频溅射功率为160W，沉积厚度为 15nm。

步骤S5：源漏电极2露出。通过光刻工艺在非源漏电极区域覆盖光刻胶进行保护，使用感应耦合等离子刻蚀ICP工艺。以三氟甲烷CHF₃和O₂为工艺气体，具体条件为：CHF₃流量为50sccm，O₂流量为10sccm，RF射频功率60W，ICP功率600W。将SiO₂介质层3跟 Al₂O₃介质层4刻蚀去除，实现源漏电极金属的露出。如图7所示。

步骤S6：栅电极5制备。如图8所示，通过负胶光刻工艺定义栅电极的线条图形及位置，其中栅电极线条长为长100μm宽3μm的矩形，位于源漏电极之间。使用电子束蒸发工艺依次沉积镍和金，镍和金的沉积层厚度分别为50nm和150nm，通过剥离工艺实现第二栅介质层4上方栅电极5的保留。

该器件是基于AlGaN/GaN异质结的叠层栅介质MOS高电子迁移率晶体管，通过采用等离子增强化学气相沉积PEDCVD形成第一栅介质层SiO₂，后用磁控溅射形成第二栅介质层Al₂O₃实现叠栅介质MOS结构。第一栅介质层SiO₂对有源区形成保护，能有效降低后续磁控溅射工艺对外延的损伤；第二层高k介质进一步改善介质层的漏电特性，并弥补了第一栅介质层SiO₂相对介电常数低的缺陷，提高了栅极对沟道的控制能力，进而提高了器件的动态电特性。等离子增强型化学气相沉积PECVD、低压化学气相沉积LPCVD和磁控溅射PVD 均属于半导体工业化生产的成熟工艺，上述叠层栅介质工艺制备的MOS结构适用于规模化生产中，减小器件的栅漏电、提高器件的击穿特性和动态电特性。

采用安捷伦B1505对实施例1的样品进行直流特性测试，结果如图9、图10、图11 所示，图中，SiO₂/Al₂O₃是实施例1的样品，SiN为采用现有的等离子增强化学气相沉积PECVD制备的SiN介质的样品。如图9所示，在施加‐5V电压时，实施例1样品栅漏电Ig<10^‐7A/mm，与现有的等离子增强化学气相沉积PECVD制备的SiN介质样品相比减小了两个数量级。如图10所示，实施例1样品击穿电压达到530V，与SiN介质样品的200V相比增大了近330V。如图11所示，实施例1样品跨导峰值达65mS/mm，与等离子增强化学气相沉积PECVD制备的SiN介质样品相比增大了12mS/mm。

实施例2

如图1所示，对应各流程说明参照图2‐图8，基于金属氧化物/二氧化硅叠栅的GaN基 MOS‐HEMT器件的制备方法包括如下步骤：

步骤S1：AlGaN/GaN异质结外延层1制备。通过金属有机气相沉积(MOCVD)，在Si 或SiC衬底05上依次生长的氮化物成核层04、氮化物缓冲层03、GaN沟道层02、AlGaN 势垒层01，如图2所示。然后将AlGaN/GaN异质结外延层1浸泡于H₂SO₄:H₂O₂＝6：1(质量比)溶液中10分钟，以去除表面氧化层，再采用丙酮和异丙醇去除AlGaN/GaN异质结外延层1上的有机物。

步骤S2：器件隔离实现。通过正胶光刻工艺定义有源区，有源区为宽53μm长100μm的矩形，距离有源区边界2μm。采用光刻胶对有源区进行覆盖保护。利用感应耦合等离子体刻蚀ICP对有源区以外的GaN沟道层和AlGaN势垒层异质结进行去除，刻蚀深度大于或等于AlGaN势垒层和GaN沟道层的厚度总和，如图3所示实现器件间的隔离。

步骤S3：源漏电极2制备。通过负胶光刻工艺在步骤S2中实现隔离的有源区上定义源漏电极金属为长100μm宽10μm的矩形，距离有源区边缘2μm。通过电子束蒸发沉积源漏电极薄膜，所采用多层金属从下到上依次为Ti/Al/Ni/Au，Ti/Al/Ni/Au的厚度分别为 20/100/10/100nm，通过剥离工艺形成源漏电极，如图4所示。将样品置于氮气氛围下，在 850℃中退火1min，使源漏电极与AlGaN势垒层形成欧姆接触。

步骤S4：第一栅介质层3沉积。在氮化物缓冲层、AlGaN势垒层和源漏电极的面上通过等离子增强化学气相沉积(PECVD沉积)SiO₂形成第一栅介质层3，如图5所示。其厚度10nm，沉积条件为：腔体压强850mTorr，高纯N₂O流量1000sccm，高纯N₂流量400sccm，含量为5％(体积)的SiH₄和N₂混合气体流量50sccm，反应温度350℃，射频功率30W。然后将样片转移至磁控溅射腔体。

步骤S4：第二栅介质层4沉积。通过磁控溅射在第一栅介质层3的面上形成第二层介质4，如图6所示。该层Al₂O₃的制备条件为：以纯度99.99％的氧化铝陶瓷靶作为目标靶，衬底温度300℃，溅射气体为Ar，通入流量为5sccm的反应气体O₂，溅射气压为6mtorr，射频溅射功率为160W，沉积厚度为15nm。

步骤S5：源漏电极露出。通过光刻工艺在非源漏电极区域覆盖光刻胶进行保护，使用感应耦合等离子刻蚀ICP工艺。以三氟甲烷CHF₃和O₂为工艺气体，具体条件为：CHF₃流量为50sccm，O₂流量为10sccm，RF射频功率60W，ICP功率600W。将SiO₂介质层3跟Al₂O₃介质层4刻蚀去除，实现源漏电极金属的露出。如图7所示。

步骤S6：栅电极5制备。如图8所示，通过负胶光刻工艺定义栅极线条图形及位置，其中栅极线条长为长100μm宽3μm的矩形，位于源漏电极之间。使用电子束蒸发工艺依次沉积镍和金，镍和金的沉积层厚度分别为50nm和150nm，通过剥离工艺实现Al₂O₃介质 4上方栅电极5的保留。

该器件是基于AlGaN/GaN异质结的叠层栅介质MOS高电子迁移率晶体管，通过采用等离子增强化学气相沉积PEDCVD形成第一栅介质层SiO₂.其中以较低硅烷流量，较高沉积温度实现SiO₂薄膜更小厚度、更高致密性的控制。后用磁控溅射形成第二栅介质层Al₂O₃实现叠栅介质MOS结构，优选地，在溅射成膜过程通入氧气参与反应，提高Al₂O₃薄膜的绝缘性。第一栅介质层SiO₂对有源区形成保护，能有效降低后续磁控溅射工艺对外延的损伤；第二层高k介质进一步改善介质层的漏电特性，并弥补了第一栅介质层SiO₂相对介电常数低的缺陷，提高了栅极对沟道的控制能力，进而提高了器件的动态电特性。等离子增强型化学气相沉积PECVD、低压化学气相沉积LPCVD和磁控溅射PVD均属于半导体工业化生产的成熟工艺，上述叠层栅介质工艺制备的MOS结构适用于规模化生产中，减小器件的栅漏电、提高器件的击穿特性和动态电特性。

在施加‐5V电压时，实施例2样品栅漏电Ig<10^‐8A/mm，与现有的等离子增强化学气相沉积PECVD制备的SiN介质样品相比减小了两个数量级。实施例2样品击穿电压达到560V，与等离子增强化学气相沉积PECVD制备SiN介质样品的200V相比增大了近360V。实施例 2样品跨导峰值达71mS/mm，与等离子增强化学气相沉积PECVD制备的SiN介质样品相比增大了18mS/mm。

实施例3

如图1所示，对应各流程说明参照图2‐图8，基于金属氧化物/二氧化硅叠栅的GaN基 MOS‐HEMT器件的制备方法包括如下步骤：

步骤S1：AlGaN/GaN异质结外延层1制备。通过金属有机气相沉积(MOCVD)，在Si 或SiC衬底05上依次生长的氮化物成核层04、氮化物缓冲层03、GaN沟道层02、AlGaN 势垒层01，如图2所示。然后将AlGaN/GaN异质结外延层1浸泡于H₂SO₄:H₂O₂＝6：1(质量比)溶液中10分钟，以去除表面氧化层，再采用丙酮和异丙醇去除AlGaN/GaN异质结外延层1上的有机物。

步骤S2：器件隔离实现。通过正胶光刻工艺定义有源区，有源区为宽53μm长100μm的矩形。采用光刻胶对有源区进行覆盖保护。利用感应耦合等离子体刻蚀ICP对有源区以外的GaN沟道层和AlGaN势垒层异质结进行去除，刻蚀深度大于或等于AlGaN势垒层和 GaN沟道层的厚度总和，如图3所示实现器件间的隔离。

步骤S3：源漏电极制备。通过负胶光刻工艺在步骤S2中实现隔离的有源区上定义源漏电极金属为长100μm宽10μm的矩形，距离有源区边缘2μm。通过电子束蒸发沉积源漏电极薄膜，所采用多层金属从下到上依次为Ti/Al/Ni/Au，Ti/Al/Ni/Au的厚度分别为20/100/10/100nm，通过剥离工艺形成源漏电极，如图4所示。将样品置于氮气氛围下，在 850℃中退火1min，使源漏电极与AlGaN势垒层形成欧姆接触。

步骤S4：第一栅介质层3沉积。在氮化物缓冲层、AlGaN势垒层和源漏电极的面上通过等离子增强化学气相沉积(PECVD沉积)SiO₂形成第一栅介质层3，如图5所示。其厚度15nm，沉积条件为：腔体压强850mTorr，高纯N₂O流量1000sccm，高纯N₂流量400sccm，含量为5％(体积)的SiH₄和N₂混合气体流量100sccm，反应温度300℃，射频功率50W。然后将样片转移至磁控溅射腔体。

步骤S4：第二栅介质层4沉积。通过磁控溅射在第一栅介质层3的面上形成第二层介质4，如图6所示。该层介质选择相对介电常数达10以上的氧化镓Ga₂O₃，制备条件为：以纯度99.99％的氧化镓陶瓷靶作为目标靶，衬底温度350℃，溅射气体为Ar，溅射气压为3.5mtorr，射频溅射功率为140W，沉积厚度为15nm。

步骤S5：源漏电极2露出。通过光刻工艺在非源漏电极区域覆盖光刻胶进行保护，使用感应耦合等离子刻蚀ICP工艺。以三氟甲烷CHF₃和O₂为工艺气体，具体条件为：CHF₃流量为50sccm，O₂流量为10sccm，RF射频功率60W，ICP功率600W。将SiO₂介质层3跟 Al₂O₃介质层4刻蚀去除，实现源漏电极金属的露出。如图7所示。

步骤S6：栅电极5制备。如图8所示，通过负胶光刻工艺定义栅极线条图形及位置，其中栅极线条长为长100μm宽3μm的矩形，位于源漏电极之间。使用电子束蒸发工艺依次沉积镍和金，镍和金的沉积层厚度分别为50nm和150nm，通过剥离工艺实现Al₂O₃介质 4上方栅电极5的保留。

该器件是基于AlGaN/GaN异质结的叠层栅介质MOS高电子迁移率晶体管，通过采用等离子增强化学气相沉积PEDCVD形成第一栅介质层SiO₂，后用磁控溅射形成第二栅介质层Al₂O₃实现叠栅介质MOS结构。第一栅介质层SiO₂对有源区形成保护，能有效降低后续磁控溅射工艺对外延的损伤；第二层高k介质进一步改善介质层的漏电特性，并弥补了第一栅介质层SiO₂相对介电常数低的缺陷，提高了栅极对沟道的控制能力，进而提高了器件的动态电特性。等离子增强型化学气相沉积PECVD、低压化学气相沉积LPCVD和磁控溅射PVD 均属于半导体工业化生产的成熟工艺，上述叠层栅介质工艺制备的MOS结构适用于规模化生产中，减小器件的栅漏电、提高器件的击穿特性和动态电特性。

在施加‐5V电压时，实施例3样品栅漏电Ig<10^‐6A/mm，与现有的等离子增强化学气相沉积PECVD制备的SiN介质样品相比减小了一个数量级。实施例3样品击穿电压达到360V，与SiN介质样品的200V相比增大了近160V。实施例3样品跨导峰值达77mS/mm，与等离子增强化学气相沉积PECVD制备的SiN介质样品相比增大了24mS/mm。

本领域技术人员应当了解，在其他实施例中，第一层介质的沉积条件和方式可根据需要进行调整，例如等离子增强化学气相沉积PECVD沉积SiO₂的压强、功率、气体流量，或者使用低压化学气相沉积LPCVD来沉积SiO₂亦可达到相应的效果。同理可对磁控溅射制备Al₂O₃沉积条件进行调整。

上述实施例不构成对本实用新型的任何限制，显然对于本领域的专业人员来说，在了解本实用新型的内容及原理后，能够在不背离本实用新型的原理和范围的情况下，对本实用新型进行形式和细节上的各种修正和改变，这些基于本实用新型的修正和改变仍在本实用新型的权利要求保护范围内。

Claims (8)

1.基于金属氧化物/二氧化硅叠栅的GaN基MOS‐HEMT器件，其特征在于，包括AlGaN/GaN异质结外延层、第一栅介质层、第二栅介质层、栅电极和源漏电极；所述AlGaN/GaN异质结外延层自下而上包括衬底、氮化物成核层、氮化物缓冲层、GaN沟道层和AlGaN势垒层；

所述第一栅介质层为覆盖在AlGaN/GaN异质结外延层上的SiO₂薄膜，第一栅介质层的厚度为5‐15nm；

所述第二栅介质层为覆盖在第一栅介质层上的金属氧化物薄膜，所述金属氧化物为Al₂O₃、Ga₂O₃、HfO₂或TiO_x，第二栅介质层的厚度为5‐15nm；

所述第一栅介质层、第二栅介质层与AlGaN/GaN异质结外延层形成MOS结构；

所述源漏电极为在AlGaN势垒层面上间隔设置的源电极和漏电极；在源电极和漏电极之间设有栅电极，所述栅电极设置在第二栅介质层上。

2.根据权利要求1所述的基于金属氧化物/二氧化硅叠栅的GaN基MOS‐HEMT器件，其特征在于，所述的栅电极和源漏电极的厚度都为100‐300nm。

3.根据权利要求1所述的基于金属氧化物/二氧化硅叠栅的GaN基MOS‐HEMT器件，其特征在于，所述的栅电极和源漏电极的横截面都为圆形。

4.根据权利要求1所述的基于金属氧化物/二氧化硅叠栅的GaN基MOS‐HEMT器件，其特征在于，所述的栅电极横截面为矩形，长为50‐2000μm，宽2‐10μm。

5.根据权利要求1所述的基于金属氧化物/二氧化硅叠栅的GaN基MOS‐HEMT器件，其特征在于，所述的衬底、氮化物成核层、氮化物缓冲层、GaN沟道层和AlGaN势垒层的厚度分别为0.5‐2mm、0.2‐1μm、500‐2500nm、100‐500nm和10‐30nm。

6.根据权利要求1所述的基于金属氧化物/二氧化硅叠栅的GaN基MOS‐HEMT器件，其特征在于，所述的衬底为圆形薄片，直径为4inch‐10inch。

7.根据权利要求1所述的基于金属氧化物/二氧化硅叠栅的GaN基MOS‐HEMT器件，其特征在于，所述的SiO₂薄膜由等离子增强化学气相沉积(PECVD)或低压化学气相沉积(LPCVD沉积)形成。

8.根据权利要求1所述的基于金属氧化物/二氧化硅叠栅的GaN基MOS‐HEMT器件，其特征在于，所述的金属氧化物薄膜由磁控溅射沉积形成。