TWI790463B - 半導體元件及其形成方法 - Google Patents

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陳祈銘
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Abstract

本揭露的各種實施例是關於一種包含粗糙緩衝層的III-V 族元件。粗糙緩衝層上覆於矽基底，緩衝結構上覆於粗糙緩衝層，且異質接面結構上覆於緩衝結構。緩衝結構導致能帶彎曲及粗糙緩衝層中二維電洞氣的形成。粗糙緩衝層包含矽或一些其他合適的半導體材料，且在一些實施例中經摻雜。粗糙緩衝層的頂部表面及/或粗糙緩衝層的底部表面為粗糙的，以促進沿頂部表面及底部表面的載子散射。載子散射降低載子移動率且增加二維電洞氣處的阻值。經增加的阻值增加矽基底的總阻值，此降低基底損失且增加功率附加效率。

Description

半導體元件及其形成方法
本揭露是有關於一種半導體元件及其形成方法。
過去幾十年一直以矽半導體元件作為標準。然而，以替代材料製造的半導體元件由於相較於矽半導體元件的優點而受到日益增加的關注。舉例而言，相較於矽半導體元件，以III-V族半導體材料製造的半導體元件已歸因於高電子移動率及寬帶隙而受到日益增加的關注。此高電子移動率及寬帶隙允許更高的效能及高溫應用性。
在一些實施例中，本揭露提供一種半導體元件，包括：基底；上覆於基底的III-V族緩衝結構；上覆於III-V族緩衝結構的III-V族異質接面結構；上覆於III-V族異質接面結構的一對源極/汲極電極；上覆於III-V族異質接面結構的閘極電極，所述閘極電極在橫向上位於一對源極/汲極電極之間；以及在基底與III-V族緩衝結構之間的粗糙緩衝層，其中粗糙緩衝層分別在第一介面及第二介面處直接接觸基底及III-V族緩衝結構，其中整個第一介面 及/或整個第二介面為粗糙的，且其中粗糙緩衝層與基底包括相同的半導體元素。
在一些實施例中，本揭露提供另一種半導體元件，包含：矽基底；上覆於矽基底的III-V族緩衝結構；上覆於III-V族緩衝結構的III-V族異質接面結構；上覆於III-V族異質接面結構的一對源極/汲極電極；上覆於III-V族異質接面結構的閘極電極，所述閘極電極在橫向上位於源極/汲極電極之間；在矽基底與III-V族緩衝結構之間的緩衝層；以及在緩衝層中的2DHG，其中緩衝層的頂部表面及/或緩衝層的底部表面經配置以散射2DHG中的移動電洞以降低2DHG處的載子移動率。
在一些實施例中，本揭露提供一種用於形成半導體元件的方法，所述方法包含：將粗糙緩衝層沈積於基底的頂部表面上方且直接接觸所述頂部表面，其中粗糙緩衝層的沈積使基底的頂部表面粗糙化；將晶種緩衝層沈積於粗糙緩衝層上方且直接接觸粗糙緩衝層；形成上覆於晶種緩衝層的異質接面結構；在異質接面結構上形成一對源極/汲極電極；以及在異質接面結構上形成在橫向上位於一對源極/汲極電極之間的閘極電極。
100、400A、400B、500A、500B、500C、500D、500E、600、700、800、900、1000、1100、1200、1300、1400、1500、1600:橫截面視圖
102:粗糙緩衝層
102a:第一粗糙緩衝子層
102b:第二粗糙緩衝子層
104:基底
104t:頂部表面
106a:第一介面
106b:第二介面
108:III-V族緩衝結構
110:III-V族異質接面結構
111:晶格平面
112:晶種緩衝層
114:二維電洞氣
116:漸變緩衝層
118:隔離緩衝層
120:通道層
122:障壁層
124:異質接面介面
126:二維電子氣
128:第一鈍化層
128a:下部介電層
128b:上部介電層
130:第一源極/汲極電極
132:第二源極/汲極電極
134:閘極電極
200A、200B、200C、200D、200E:放大橫截面視圖
202:特徵
300A、300B、300C:曲線圖
302:曲線
502:頂蓋層
504:閘極介電層
602:內連線結構
604:第二鈍化層
606:層間介電層
608:襯墊
610:場板
612:接觸通孔
702:虛線
802:第一處理腔室
902、1102:第二處理腔室
1700:方塊圖
1702、1704、1704a、1704b、1704c、1706、1708:操作
A:圓圈
B:線
Tr、Ts、Tg、Tc、Tb:厚度
在結合附圖閱讀時，自以下詳細描述最佳地理解本揭露的態樣。應注意，根據業界中的標準慣例，各種特徵未按比例繪製。實際上，出於論述清楚起見，可任意增大或減小各種特徵的尺寸。
圖1根據一些實施例示出包括粗糙緩衝層的III-V族元件的 橫截面視圖。
圖2A至圖2E根據各種實施例示出圖1的粗糙緩衝層的放大橫截面視圖。
圖3A至圖3C根據各種實施例示出描述緩衝元件沿圖1的粗糙緩衝層的厚度方向的摻雜濃度的曲線圖。
圖4A及圖4B根據一些替代實施例示出圖1的III-V族元件的橫截面視圖，其中粗糙緩衝層包括多個子層。
圖5A至圖5E根據各種替代實施例示出圖1的III-V族元件的橫截面視圖，其中源極/汲極電極及閘極電極有所變化。
圖7根據一些實施例示出圖1的III-V族元件的橫截面視圖，其中內連線結構覆蓋閘極電極及一對源極/汲極電極。
圖6至圖16根據一些實施例示出用於形成包括粗糙緩衝層的III-V族元件的方法的一系列橫截面視圖。
圖17根據一些實施例示出圖6至圖16的方法的流程圖。
本揭露提供用於實施本揭露的不同特徵的許多不同實施例或實例。下文描述組件及配置的具體實例是為了簡化本揭露。當然，此等組件及配置僅為實例且不意欲為限制性的。舉例而言，在以下描述中，在第二特徵上方或在第二特徵上形成第一特徵可包含第一特徵與第二特徵直接接觸地形成的實施例，且亦可包含可在第一特徵與第二特徵之間形成額外特徵以使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可在各種實例中重複附圖標記及/或字母。此重複是出於簡單及清楚的目的，且本身並不 規定所論述的各種實施例及/或組態之間的關係。
此外，為易於描述，在本文中可使用諸如「在......之下」、「下方」、「下部」、「上方」、「上部」以及類似者的空間相對術語來描述如諸圖中所示出的一個元件或特徵與另一(些)元件或特徵的關係。除圖中所描繪的定向之外，空間相對術語亦意欲涵蓋元件在使用或操作中的不同定向。設備可以其他方式定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對描述詞可同樣相應地進行解釋。
在一些實施例中，III-V族元件形成於矽基底上，此是因為矽基底尤為便宜且可容易地取得各種尺寸。此外，在一些實施例中，III-V族元件包括氮化鋁(例如aluminium nitride；AlN)緩衝層及上覆於氮化鋁緩衝層的III-V族異質接面結構。氮化鋁緩衝層在介面處直接接觸矽基底，且充當用於磊晶形成上覆層(例如另一緩衝層)的晶種。
對III-V族元件的挑戰為，氮化鋁緩衝層在介面處誘導能帶彎曲，且能帶彎曲導致矽基底中二維電洞氣(two-dimensional hole gas；2DHG)的形成。2DHG沿介面延伸，且具有高濃度的移動電洞(mobile hole)。此外，介面為平坦的，以使得在介面處具有高的載子移動率。2DHG及高載子移動率在介面處產生低阻值，以使得矽基底的平均阻值降低。此導致基底損耗(substrate loss)，當用於射頻(radiofrequency；RF)應用時，所述基底損耗降低III-V族元件的功率附加效率(power added efficiency；PAE)。
本揭露的各種實施例是關於一種包括粗糙緩衝層的III-V族元件。粗糙緩衝層上覆於矽基底，III-V族緩衝結構上覆於粗糙 緩衝層，且III-V族異質接面結構上覆於III-V族緩衝結構。III-V族緩衝結構導致矽基底與III-V族緩衝結構之間的能帶彎曲，且能帶彎曲導致粗糙緩衝層中2DHG的形成。粗糙緩衝層包括矽或一些其他合適的半導體材料，且在一些實施例中經摻雜有碳、鎂、鋅、砷、磷、一些其他合適的元素或前述的任何組合。粗糙緩衝層的頂部表面及/或粗糙緩衝層的底部表面為粗糙的，以促進沿頂部表面及底部表面的載子散射。載子散射降低在2DHG處的載子移動率，此增加2DHG處的阻值。經增加的阻值增加矽基底的總阻值，當用於RF應用時，所述總阻值增加III-V族元件的PAE。
參考圖1，提供包括粗糙緩衝層102的III-V族元件的一些實施例的橫截面視圖100。III-V族元件在基底104上，且可為例如III族氮化物元件及/或空乏模式高電子移動率電晶體(depletion mode high electron mobility transistor；D-HEMT)。然而，其他元件類型亦適用。基底104為(或包括)矽，且在至少一些實施例中不含III-V族半導體材料。舉例而言，基底104可為(或包括)單晶矽或一些其他合適的矽材料。
在一些實施例中，基底104的頂部表面與基底104的(111)晶格平面相同或實質上相同。實質上相同可例如意謂(111)晶格平面與基底104的頂部表面在X維度、Y維度以及Z維度中的每一者上以4度或更小的偏移角度相交。然而，在X維度、Y維度以及Z維度上，其他合適的偏移角度亦適用。在一些實施例中，基底104為塊狀半導體基底且/或為半導體晶圓。
粗糙緩衝層102在第一介面106a處上覆於基底104且直接接觸基底104。此外，III-V族緩衝結構108在第二介面106b處 上覆於粗糙緩衝層102且直接接觸粗糙緩衝層102，且III-V族異質接面結構110上覆於III-V族緩衝結構108。III-V族緩衝結構108及粗糙緩衝層102可例如補償基底104與III-V族異質接面結構110之間的晶格常數、結晶結構、熱膨脹係數或前述的任何組合的差。除其他層以外，III-V族緩衝結構108包括晶種緩衝層112。
晶種緩衝層112在第二介面106b處上覆於粗糙緩衝層102且直接接觸粗糙緩衝層102。此外，晶種緩衝層112充當用於在基底104上生長III-V族半導體層的晶種或晶核層。晶種緩衝層112可為(或包括)例如氮化鋁(例如AlN)、一些其他合適的III族氮化物或一些其他合適的III-V族材料。在一些實施例中，晶種緩衝層112為二元III-V族半導體材料。此外，晶種緩衝層112可例如具有約100埃至350埃或一些其他合適的值的厚度。晶種緩衝層112在粗糙緩衝層102及基底104中誘導能帶彎曲。在至少一些實施例中，諸如，在基底104及粗糙緩衝層102為(或包括)單晶矽的情況下，能帶彎曲誘導2DHG 114的形成。2DHG 114在粗糙緩衝層102處沿第一介面106a及/或第二介面106b延伸。此外，2DHG 114具有高濃度的移動電洞，且因此具有低阻值。2DHG 114的低阻值減小基底104的總阻值，當III-V族元件用於RF應用時，所述總阻值增加基底損耗且減小PAE。
粗糙緩衝層102抵消2DHG 114的負效應。粗糙緩衝層102的頂部表面及粗糙緩衝層102的底部表面為粗糙的，因此第一介面106a及第二介面106b為粗糙的。粗糙度增加第一介面106a及第二介面106b處的載子散射，且因此降低2DHG 114處的載子移動率。降低的載子移動率增加2DHG 114處的阻值，且因此增加 基底104的總阻值。當III-V族元件用於RF應用時，經增加的總阻值降低基底損耗且增加PAE。舉例而言，PAE可在約6千兆赫(gigahertz；GHz)的頻率下自約54%增加至約57%。此外，當III-V族元件用於RF應用時，經增加的總阻值增強共面波導(co-planar waveguide；CPW)效能。CPW為短迴路測試，其用以藉由將功率輸出與功率輸入進行比較以查看在信號轉移期間產生多少功率損耗來量測基底損耗。CPW可例如在約6兆赫茲的頻率下自約-0.51分貝(decibel；dB)增強至約-0.45分貝。
在一些實施例中，粗糙緩衝層102的頂部表面及底部表面為「粗糙」的，其中頂部表面及底部表面不均勻，且具有在整個頂部表面及底部表面上週期性或隨機變化的斜率。在一些實施例中，粗糙緩衝層102的頂部表面及底部表面為「粗糙」的，其中頂部表面及底部表面具有在整個頂部表面及底部表面上週期性或隨機排列的凸塊、小凸起、突起、一些其他合適的特徵或前述的任何組合。舉例而言，頂部表面及底部表面可具有鋸齒形輪廓。作為另一實例，頂部表面及底部表面可具有波浪輪廓。然而，其他輪廓亦適用。
在一些實施例中，粗糙緩衝層102的厚度Tr為約20埃至200埃、約20埃至110埃、約110埃至200埃或一些其他合適的值。在一些實施例中，粗糙緩衝層102的總厚度變化(total thickness variation；TTV)為約1.2至5.0：1、約1.2至3.1：1、約3.1至5.0：1或一些其他合適的比率。在一些實施例中，TTV為粗糙緩衝層102的最大厚度值與粗糙緩衝層102的最小厚度值的比率。舉例而言，假設粗糙緩衝層102具有68埃的最大厚度值及32 埃的最小厚度值，TTV將為約2.1。若厚度Tr過小(例如小於約20埃或一些其他合適的值)且/或TTV過小(例如小於約1.2：1或一些其他合適的比率)，則粗糙緩衝層102可能不具有充足的粗糙度來抵消2DHG 114的負效應。若厚度Tr過大(例如大於約200埃或一些其他合適的值)且/或TTV過大(例如大於約5.0：1或一些其他合適的比率)，則晶種緩衝層112的結晶品質可能不良，且因此可產生洩漏電流及增加的基底損耗。
粗糙緩衝層102為(或包括)具有窄帶隙的半導體材料，諸如(例如)矽、鍺、一些其他合適的半導體材料或前述的任何組合。窄帶隙可為例如小於晶種緩衝層112的帶隙且/或小於約1.3電子伏特(electron volt；eV)、1.0電子伏特或一些其他合適的值的帶隙。在一些實施例中，粗糙緩衝層102的帶隙小於III-V族緩衝結構108中的最小帶隙。在一些實施例中，粗糙緩衝層102的帶隙及基底104的帶隙分別在約0.1電子伏特、0.5電子伏特、0.7電子伏特或一些其他合適的值。在一些實施例中，粗糙緩衝層102為(或包括)與基底104相同的材料。舉例而言，粗糙緩衝層102及基底104可為(或包括)單晶矽。在至少一些實施例中，粗糙緩衝層102不含III-V族半導體材料。在一些實施例中，粗糙緩衝層102為可充當用於磊晶生長晶種緩衝層112的晶種的材料。
在一些實施例中，粗糙緩衝層102經摻雜有緩衝元素。如下文中所見，緩衝元素可例如輔助粗糙緩衝層102的形成，且/或促使粗糙緩衝層102形成為具有粗糙表面。緩衝元素可為例如碳(C)、鎂(Mg)、鋅(Zn)、砷(Ar)、磷(P)或一些其他合適的緩衝元素。在一些實施例中，緩衝元素為n型摻雜物。舉例而 言，在粗糙緩衝層102為(或包括)矽的情況下，緩衝元素可為砷、磷或針對矽的一些其他合適的n型摻雜物。n型摻雜物具有過量電子，所述過量電子抵消2DHG 114中的移動電洞。藉由抵消移動電洞，n型摻雜物增加2DHG 114的阻值。此經增加的阻值轉而降低基底損耗，增加PAE，且增強CPW。在替代實施例中，緩衝元素為p型摻雜物。在一些實施例中，粗糙緩衝層102經摻雜有各自如上文所描述的多種緩衝元素。
返回參考III-V族緩衝結構108，III-V族緩衝結構108更包括彼此堆疊的漸變緩衝層116及隔離緩衝層118。漸變緩衝層116上覆於晶種緩衝層112，且為(或包括)III-V族半導體材料，所述III-V族半導體材料具有第一元素及第二元素，所述第一元素及所述第二元素分別具有漸變的原子百分比。舉例而言，第一元素可具有自漸變緩衝層116的底部表面至漸變緩衝層116的頂部表面增加的原子百分比，而第二元素可具有自底部表面至頂部表面減小的原子百分比。漸變緩衝層116可為(或包括)例如氮化鋁鎵(例如AlGaN)、一些其他合適的III族氮化物或一些其他合適的III-V族材料。
在一些實施例中，漸變緩衝層116為(或包括)三元III-V族材料，且漸變緩衝層116的第一元素及第二元素為III族元素。舉例而言，漸變緩衝層116可為(或包括)氮化鋁鎵，第一元素可為鍺(Ge)，且第二元素可為鋁(Al)。在一些實施例中，晶種緩衝層112為(或包括)二元III-V族，漸變緩衝層116的第二元素為晶種緩衝層112的III族元素，且漸變緩衝層116的V族元素與晶種緩衝層112的V族元素相同。舉例而言，漸變緩衝層116 可為(或包括)氮化鋁鎵，晶種緩衝層112可為(或包括)氮化鋁，且第二元素可為鋁。在一些實施例中，漸變緩衝層116具有約0.5微米至1.5微米或一些其他合適的值的厚度。
隔離緩衝層118上覆於漸變緩衝層116，且為(或包括)經摻雜有緩衝元素以便具有高阻值的III-V族半導體材料。高阻值可為例如高於下文中所論述的通道層120的阻值的阻值。高阻值允許隔離緩衝層118充當通道層120的「背側障壁」，以降低基底損耗且增加III-V族元件的軟崩潰電壓(soft breakdown voltage)。緩衝元素可為例如碳、鐵(例如Fe)、一些其他合適的緩衝元素或前述的任何組合。隔離緩衝層118可為(或包括)例如氮化鎵(例如GaN)、一些其他合適的III族氮化物或一些其他合適的III-V族材料。
在一些實施例中，隔離緩衝層118為(或包括)二元III-V族材料，所述二元III-V族材料包括漸變緩衝層116的III族元素且更包括漸變緩衝層116的V族元素。舉例而言，隔離緩衝層118可為(或包括)氮化鎵，且漸變緩衝層116可為(或包括)氮化鋁鎵。在一些實施例中，隔離緩衝層118的厚度為約0.5微米至2.5微米或一些其他合適的值。
III-V族異質接面結構110上覆於III-V族緩衝結構108，且包括通道層120及障壁層122。障壁層122上覆於通道層120，且為(或包括)III-V族半導體材料。此外，障壁層122經極化，因此正電荷朝向障壁層122的底部表面轉移，且負電荷朝向障壁層122的頂部表面轉移。極化可例如由自發極化效應及/或壓電極化效應引起。障壁層122可為(或包括)例如氮化鋁鎵、一些其他 合適的III族氮化物或一些其他合適的III-V族材料。
在一些實施例中，障壁層122為(或包括)三元III-V族材料，且/或包括與漸變緩衝層116相同的元素。舉例而言，障壁層122及漸變緩衝層116可為(或包括)氮化鋁鎵。在一些實施例中，障壁層122為(或包括)AlyGa1-yN，其中y為約0.1至0.2。在一些實施例中，障壁層122具有約5奈米至30奈米或一些其他合適的厚度值的厚度。
通道層120下伏於障壁層122且直接接觸障壁層122。此外，通道層120為帶隙不等於障壁層122的帶隙的未經摻雜的III-V族半導體材料。基於不相等的帶隙，通道層120及障壁層122將異質接面限定於通道層120與障壁層122直接接觸的異質接面介面124處。此外，因為障壁層122經極化，所以二維電子氣(two-dimensional electron gas；2DEG)126在通道層120中形成。2DEG 126沿異質接面介面124延伸，且具有高濃度的移動電子。由於高濃度的移動電子，因此2DEG 126為導電的。通道層120可為(或包括)例如氮化鎵、一些其他合適的III族氮化物或一些其他合適的III-V族材料。
在一些實施例中，通道層120為(或包括)二元III-V族材料，且/或包括與隔離緩衝層118相同的元素但不經摻雜。舉例而言，通道層120及隔離緩衝層118可為(或包括)氮化鋁鎵。在一些實施例中，通道層120具有約0.2微米至0.6微米或一些其他合適的厚度值的厚度。
第一鈍化層128上覆於III-V族異質接面結構110。第一源極/汲極電極130與第二源極/汲極電極132彼此橫向間隔，且延 伸穿過第一鈍化層128到達III-V族異質接面結構110。在一些實施例中，第一源極/汲極電極130及第二源極/汲極電極132與III-V族異質接面結構110形成歐姆(ohmic)接觸。此外，閘極電極134橫向地位於第一源極/汲極電極130與第二源極/汲極電極132之間，且延伸穿過第一鈍化層128到達III-V族異質接面結構110。第一鈍化層128可為(或包括)氧化矽及/或一些其他合適的介電質。第一源極/汲極電極130及第二源極/汲極電極132及/或閘極電極134可為(或包括)金屬及/或一些其他合適的導電材料。
在使用III-V族元件期間，閘極電極134產生電場，所述電場操縱2DEG 126自第一源極/汲極電極130至第二源極/汲極電極132的連續性。舉例而言，當閘極電極134以大於臨限電壓的電壓偏置時，閘極電極134可產生電場，所述電場排開2DEG 126的下伏部分的移動電子且破壞2DEG 126的連續性。作為另一實例，當閘極電極134以小於臨限電壓的電壓偏置時，2DEG 126可自第一源極/汲極電極130至第二源極/汲極電極132為連續的。
在一些實施例中，基底104為(或包括)單晶矽；粗糙緩衝層102為(或包括)經摻雜有碳、鎂、鋅、磷或砷的單晶矽；晶種緩衝層112為(或包括)氮化鋁；漸變緩衝層116為(或包括)氮化鋁鎵；隔離緩衝層118為(或包括)經摻雜有碳或鐵的氮化鎵；通道層120為(或包括)未經摻雜的氮化鎵；且障壁層122為(或包括)氮化鋁鎵。然而，其他材料適用於前述層中的一或多者(例如晶種緩衝層112及/或粗糙緩衝層102)。
參考圖2A，提供圖1的粗糙緩衝層102的一些實施例的放大橫截面視圖200A。放大橫截面視圖200可例如在圖1中的圓 圈A內截取。粗糙緩衝層102的頂部表面及底部表面具有以週期性圖案排列於頂部表面及底部表面上的多個特徵202。此外，特徵202在形狀及大小上為均一或實質上均一的，且具有齒狀輪廓，以使得頂部表面及底部表面具有鋸齒形輪廓。然而，其他形狀、大小、輪廓或前述的任何組合適用於特徵202。特徵202可為例如凸塊、小凸起、突起、一些其他合適的特徵類型或前述的任何組合。
參考圖2B，提供圖2A的粗糙緩衝層102的一些替代實施例的放大橫截面視圖200B，其中特徵202隨機分佈於粗糙緩衝層102的頂部表面及底部表面上，且在形狀及大小上具有隨機變化。
參考圖2C，提供圖2B的粗糙緩衝層102的一些替代實施例的放大橫截面視圖200C，其中粗糙緩衝層102的頂部表面及底部表面較平滑。如此，粗糙緩衝層102的頂部表面及底部表面具有波浪輪廓。
參考圖2D及圖2E，提供圖2A的粗糙緩衝層102的一些替代實施例的放大橫截面視圖200D、放大橫截面視圖200E，其中粗糙緩衝層102的底部表面或頂部表面為平坦的或實質上平坦的。在圖2D中，粗糙緩衝層102的底部表面為平坦的或實質上平坦的。在圖2E中，粗糙緩衝層102的頂部表面為平坦的或實質上平坦的。
雖然圖2D及圖2E示出圖2A的粗糙緩衝層102的替代實施例(其中粗糙緩衝層102的底部表面或頂部表面為平坦的或實質上平坦的)，但圖2B的粗糙緩衝層102的替代實施例亦可具有如圖2D及圖2E中的平坦或實質上平坦的底部表面或頂部表 面。類似地，圖2C的粗糙緩衝層102的替代實施例亦可具有如圖2D及圖2E中的平坦或實質上平坦的底部表面或頂部表面。
參考圖3A至圖3C，提供描述緩衝元素沿圖1的粗糙緩衝層102的厚度Tr方向的摻雜濃度的曲線302的各種實施例的曲線圖300A至曲線圖300C。如上文所提到的，緩衝元素可為例如碳、鎂、鋅、砷、磷或一些其他合適的緩衝元素。橫軸對應於摻雜濃度，且縱軸對應於粗糙緩衝層102中的位置。縱軸可例如對應於圖1中的線B。
在圖3A的曲線圖300A中，緩衝元素的摻雜濃度自粗糙緩衝層102的底部表面至粗糙緩衝層的頂部表面為恆定的或實質上恆定的。
在圖3B的曲線圖300B中，緩衝元素的摻雜濃度自粗糙緩衝層102的底部表面至粗糙緩衝層102的頂部表面連續且線性地增加。逐漸改變緩衝元素的摻雜濃度可幫助最小化來自基底104及晶種緩衝層112的不同結晶結構的應力及/或晶格失配。
在圖3C的曲線圖300C中，緩衝元素的摻雜濃度自粗糙緩衝層102的底部表面至粗糙緩衝層102的頂部表面與底部表面之間的中點連續且線性地增加。此外，緩衝元素的摻雜濃度自中間點(midpoint)至粗糙緩衝層102的頂部表面為恆定的或實質上恆定的。
雖然圖3A至圖3C示出曲線302的一些實施例，但其他實施例亦適用。舉例而言，圖3B及圖3C中的任一者中的曲線302可為倒置的。作為另一實例，圖3B的曲線302可非連續地增加，且/或可自粗糙緩衝層102的底部表面至粗糙緩衝層102的頂部表 面具有階梯形輪廓。作為又一實例，圖3C的曲線302可非連續地增加，且/或可自粗糙緩衝層102的底部表面至粗糙緩衝層102的頂部表面與底部表面之間的中間點具有階梯形輪廓。
參考圖4A，提供圖1的III-V族元件的一些替代實施例的橫截面視圖400A，其中粗糙緩衝層102包括第一粗糙緩衝子層102a及上覆於第一粗糙緩衝子層102a的第二粗糙緩衝子層102b。第一粗糙緩衝子層102a及第二粗糙緩衝子層102b各自單獨地如在圖1中示出且描述的粗糙緩衝層102。然而，第一粗糙緩衝子層102a及第二粗糙緩衝子層102b具有不同緩衝元素及/或針對對應緩衝元素具有不同摻雜濃度。舉例而言，第一粗糙緩衝子層102a可經摻雜有碳，且第二粗糙緩衝子層102b可經摻雜有鎂。作為另一實例，第一粗糙緩衝子層102a及第二粗糙緩衝子層102b可經摻雜有碳且分別具有不同摻雜濃度。
參考圖4B，提供圖4A的III-V族元件的一些替代實施例的橫截面視圖400B，其中第一粗糙緩衝子層102a及第二粗糙緩衝子層102b重複多次以限定週期性圖案。
雖然圖4A及圖4B的第一粗糙緩衝子層102a如在圖1中示出且描述的粗糙緩衝層102，但第一粗糙緩衝子層102a可替代地如在圖2A至圖2E中的任一者中示出且描述的粗糙緩衝層102。類似地，雖然圖4A及圖4B的第二粗糙緩衝子層102b如在圖1中示出且描述的粗糙緩衝層102，但第二粗糙緩衝子層102b可替代地如在圖2A至圖2E中的任一者中示出且描述的粗糙緩衝層102。在一些實施例中，第一粗糙緩衝子層102a及第二粗糙緩衝子層102b對應於圖1及圖2A至圖2E中的粗糙緩衝層102的 相同實施例。在其他實施例中，第一粗糙緩衝子層102a及第二粗糙緩衝子層102b對應於圖1及圖2A至圖2E中的粗糙緩衝層102的不同實施例。
參考圖5A，提供圖1的III-V族元件的一些替代實施例的橫截面視圖500A，其中第一源極/汲極電極130及第二源極/汲極電極132延伸穿過障壁層122到達通道層120。因此，障壁層122不存在於第一源極/汲極電極130及第二源極/汲極電極132正下方，且2DEG 126在第一源極/汲極電極130及第二源極/汲極電極132正下方中斷。
參考圖5B，提供圖1的III-V族元件的一些替代實施例的橫截面視圖500B，其中頂蓋層502在III-V族異質接面結構110與第一鈍化層128之間。頂蓋層502為(或包括)帶隙不等於障壁層122的帶隙的未經摻雜的III-V族半導體材料。頂蓋層502可為(或包括)例如氮化鎵、一些其他合適的III族氮化物或一些其他合適的III-V族材料。在一些實施例中，頂蓋層502為(或包括)二元III-V族材料，且/或包括與通道層120相同的元素。
在一些實施例中，頂蓋層502為(或包括)氮化鎵，障壁層122為(或包括)氮化鋁鎵，且頂蓋層502及障壁層122在共用處理腔室及/或共用多腔室處理設備內原位形成。在形成III-V族元件期間，頂蓋層502保護障壁層122，因此可避免障壁層122形成原生氧化物。取而代之地，可由頂蓋層502形成原生氧化物。相較於來自氮化鋁鎵的原生氧化物，來自氮化鎵的原生氧化物更穩定且更易於清除。此外，自頂蓋層502清除原生氧化物並不會產生損壞障壁層122的風險。
參考圖5C，提供圖5B的III-V族元件的一些替代實施例的橫截面視圖500C，其中頂蓋層502經摻雜有p型摻雜物。在替代實施例中，頂蓋層502可經摻雜為n型。由於頂蓋層502的p型摻雜，因此2DEG 126處的移動電子分散且2DEG 126在未交疊第一源極/汲極電極130及第二源極/汲極電極132處解除。因此，III-V族元件為增強模式高電子移動率電晶體(enhancement mode high electron mobility transistor；E-HEMT)或一些其他合適的元件類型。
參考圖5D，提供圖5A的III-V族元件的一些替代實施例的橫截面視圖500D，其中閘極介電層504使閘極電極134與III-V族異質接面結構110分離。如此，III-V族元件為空乏模式金屬絕緣體半導體HEMT(metal-insulator-semiconductor HEMT；MIS-HEMT)或一些其他合適的元件類型。閘極介電層504可為例如氧化鋁、氧化矽、一些其他合適的介電質或前述的任何組合。
參考圖5E，提供圖5D的III-V族元件的一些替代實施例的橫截面視圖500E，其中閘極電極134及閘極介電層504進一步延伸穿過障壁層122。因此，2DEG 126在閘極電極134處具有中斷。此外，III-V族元件為增強模式MIS-HEMT或一些其他合適的元件類型。
雖然第一源極/汲極電極130及第二源極/汲極電極132延伸至且終止於圖5B至圖5E中的障壁層122的頂部表面處，但第一源極/汲極電極130及第二源極/汲極電極132可替代地延伸穿過障壁層122到達通道層120。雖然閘極電極134在圖5A至圖5C中直接接觸通道層120、障壁層122以及頂蓋層502的組合，但閘 極電極134可替代地藉由圖5D及圖5E的閘極介電層504與通道層120、障壁層122以及頂蓋層502分離。雖然圖5A至圖5E將粗糙緩衝層102示出為具有單個層，但粗糙緩衝層102可替代地具有如圖4A及圖4B中的多個層。雖然圖5A至圖5E將粗糙緩衝層102示出為具有如圖1中的頂部表面及底部表面，但粗糙緩衝層102可替代地具有如圖2A至圖2E中的任一者中的頂部表面及/或底部表面。
參考圖6，提供圖1的III-V族元件的一些實施例的橫截面視圖600，其中內連線結構602覆蓋閘極電極134以及第一源極/汲極電極130及第二源極/汲極電極132。此外，第二鈍化層604在第一鈍化層128與內連線結構602之間，且第一鈍化層128包括下部介電層128a及上覆於下部介電層128a的上部介電層128b。
在一些實施例中，下部介電層128a為(或包括)氧化矽、氮化矽、一些其他合適的介電質或前述的任何組合。在一些實施例中，上部介電層128b為(或包括)電漿增強氧化矽(plasma-enhanced silicon oxide)及/或一些其他合適的介電質。在一些實施例中，第二鈍化層604為(或包括)電漿增強氮化矽及/或一些其他合適的介電質。
內連線結構602包括堆疊於閘極電極134上方的層間介電(interlayer dielectric；ILD)層606及ILD襯墊層608。ILD襯墊層608下伏於ILD層606，且使ILD層606與閘極電極134及第二鈍化層604分離。ILD襯墊層608可為(或包括)例如電漿增強氧化矽及/或一些其他合適的介電質，而ILD層606可為(或包括)例如非電漿增強氧化矽(non-plasma-enhanced silicon oxide) 及/或一些其他合適的介電質。內連線結構602更包括場板(field plate)610及多個接觸通孔612。
場板610包覆閘極電極134的頂角，同時藉由ILD襯墊層608保持與閘極電極134分離。接觸通孔612分別延伸穿過ILD層606及ILD襯墊層608到達第一源極/汲極電極130及第二源極/汲極電極132。雖然未繪示，但一或多個其他接觸通孔延伸穿過ILD層606到達閘極電極134及/或場板610。此外，雖然未繪示，但導線及額外通孔可替代地堆疊於接觸通孔上方且電耦接至接觸通孔。場板610及接觸通孔612可為(或包括)例如金屬及/或一些其他合適的導電材料。
雖然圖6描述對圖1的III-V族元件的更改，但在圖6處的更改適用於圖4A、圖4B以及圖5A至圖5E中的任一者中的III-V族元件。舉例而言，圖5A可包括圖6的內連線結構602。
參考圖7至圖16，提供用於形成包括粗糙緩衝層的III-V族元件的方法的一些實施例的一系列橫截面視圖700至橫截面視圖1600。所述方法使用圖6中的III-V族元件的實施例來示出，但亦可形成圖1、圖4A、圖4B以及圖5A至圖5E中的任一者中的實施例。
如由圖7的橫截面視圖700所示出，提供基底104。基底104為(或包括)矽，且在至少一些實施例中不含III-V族半導體材料。舉例而言，基底104可為(或包括)單晶矽或一些其他合適的矽材料。在一些實施例中，基底104為塊狀半導體基底及/或半導體晶圓。在一些實施例中，基底104的頂部表面104t為平坦的或實質上平坦的。此外，在一些實施例中，基底104的頂部表面 104t與基底104的(111)晶格平面相同或實質上相同。實質上相同可例如意謂(111)晶格平面與基底104的頂部表面104t在X維度、Y維度以及Z維度中的每一者上以4度或更小的偏移角度相交。然而，在X維度、Y維度以及Z維度上，其他合適的偏移角度亦適用。
在一些實施例中，在前進至下文中關於圖8所描述的操作之前，基底104的頂部表面104t經預粗糙化。此預粗糙化可例如提高下文中所形成的粗糙緩衝層(參見例如圖8)的粗糙度。可例如藉由毯覆式濕式或乾式蝕刻在基底104的頂部表面104t中、藉由選擇性蝕刻在頂部表面104t中或藉由一些其他合適的預粗糙化製程來執行預粗糙化。選擇性蝕刻可例如使用微影將粗糙圖案轉印至基底104的頂部表面104t。在其中基底104的頂部表面104t經預粗糙化的一些實施例中，頂部表面104t具有由虛線702示出的輪廓。然而，其他輪廓亦適用。
如由圖8的橫截面視圖800所示出，粗糙緩衝層102形成為在第一介面106a處上覆於基底104的頂部表面104t且直接接觸頂部表面104t。此外，粗糙緩衝層102在第一處理腔室802內形成。粗糙緩衝層102的底部表面為粗糙的，因此基底104的頂部表面104t及第一介面106a為粗糙的。此外，粗糙緩衝層102的頂部表面為粗糙的。圖2A示出在圓圈A內的粗糙緩衝層102的一些實施例的放大橫截面視圖200A，且圖2B至圖2D示出在圓圈A內的粗糙緩衝層102的一些替代實施例的放大橫截面視圖200B至放大橫截面視圖200D。如下文中所見，粗糙度增加第一介面106a處的阻值以在III-V族元件用於RF應用時增加PAE。
在一些實施例中，粗糙緩衝層102的頂部表面及底部表面為「粗糙」的，其中頂部表面及底部表面不均勻，且具有在整個頂部表面及底部表面上週期性或隨機變化的斜率。在一些實施例中，粗糙緩衝層102的頂部表面及底部表面為「粗糙」的，其中頂部表面及底部表面具有在整個頂部表面及底部表面上週期性或隨機排列的凸塊、小凸起、突起、一些其他合適的特徵或前述的任何組合。在一些實施例中，頂部表面及底部表面具有鋸齒形輪廓、波浪輪廓、蛇形輪廓(serpentine profile)或一些其他合適的輪廓。在一些實施例中，粗糙緩衝層102的厚度Tr為約20埃至200埃、約20埃至110埃、約110埃至200埃或一些其他合適的值。在一些實施例中，粗糙緩衝層102的TTV為約1.2至5.0、約1.2至3.1、約3.1至5.0或一些其他合適的值。
粗糙緩衝層102為(或包括)具有窄帶隙的半導體材料，諸如(例如)矽、鍺、一些其他合適的半導體材料或前述的任何組合。窄帶隙可為例如小於晶種緩衝層112的帶隙且/或小於約1.3電子伏特、1.0電子伏特或一些其他合適的值的帶隙。在一些實施例中，粗糙緩衝層102的帶隙及基底104的帶隙在約0.1電子伏特、0.5電子伏特、0.7電子伏特或彼此的一些其他合適的值。在一些實施例中，粗糙緩衝層102為(或包括)與基底104相同的材料。在至少一些實施例中，粗糙緩衝層102不含III-V族半導體材料。在一些實施例中，粗糙緩衝層102為可充當用於磊晶生長下文中所論述的晶種緩衝層的晶種的材料。
在一些實施例中，粗糙緩衝層102經摻雜有緩衝元素。緩衝元素可例如輔助或另外促使形成具有粗糙的頂部表面及底部 表面的粗糙緩衝層102。舉例而言，緩衝元素可替換粗糙緩衝層102的結晶晶格中的半導體元素以在粗糙緩衝層102的頂部表面及底部表面處產生粗糙度。圖3A至圖3C示出描述緩衝元素沿粗糙緩衝層102的厚度Tr方向及/或沿線B的摻雜濃度的曲線302的各種實施例。緩衝元素可為(或包括)例如碳、鎂、鋅、砷、磷或一些其他合適的緩衝元素。在一些實施例中，緩衝元素為n型摻雜物。舉例而言，在粗糙緩衝層102為(或包括)矽的情況下，緩衝元素可為砷、磷或針對矽的一些其他合適的n型摻雜物。在替代實施例中，緩衝元素為p型摻雜物。在一些實施例中，粗糙緩衝層102經摻雜有各自如上文所描述的多種緩衝元素。
粗糙緩衝層102可例如藉由單獨金屬有機化學氣相沈積(metal organic chemical vapor deposition；MOCVD)製程、共用MOCVD製程、矽磊晶沈積製程或一些其他合適的沈積製程來形成。單獨MOCVD製程是單獨針對粗糙緩衝層102的，且不用以形成具有隨後所描述的晶種緩衝層的粗糙緩衝層102。共用MOCVD製程由粗糙緩衝層102與隨後所描述的晶種緩衝層共用，以使得粗糙緩衝層102與晶種緩衝層一起形成。
在其中緩衝元素為(或包括)砷或磷的至少一些實施例中，粗糙緩衝層102藉由矽磊晶沈積製程來形成。矽磊晶沈積製程可為(或包括)例如分子束磊晶(molecular-beam epitaxy；MBE)、氣相磊晶(vapor phase epitaxy；VPE)、液相磊晶(liquid phase epitaxy；LPE)、一些其他合適的矽磊晶沈積製程或前述的任何組合。在其中緩衝元素為(或包括)鎂或鋅的至少一些實施例中，粗糙緩衝層102藉由單獨MOCVD製程來形成。在其中緩衝元素為 (或包括)碳的至少一些實施例中，粗糙緩衝層102藉由單獨或共用MOCVD製程或矽磊晶製程來形成。
在一些實施例中，單獨MOCVD製程包括在約600攝氏度至1000攝氏度的製程溫度下將含矽前驅物及含緩衝元素前驅物引入至第一處理腔室802中。然而，其他製程溫度亦適用。含矽前驅物可為(或包括)例如矽烷(例如SiH4)或一些其他合適的含有矽的前驅物。在其中緩衝元素為(或包括)碳的實施例中，含緩衝元素前驅物可為(或包括)例如環己烷(例如C6H12)、三甲基鋁(例如Al2(CH3)6)或一些其他合適的含有碳的前驅物。在其中緩衝元素為(或包括)鎂的實施例中，含緩衝元素前驅物可為(或包括)例如雙(環戊二烯基)鎂(例如Cp2Mg)或一些其他合適的含有鎂的前驅物。在其中緩衝元素為(或包括)鋅的實施例中，含緩衝元素前驅物可為(或包括)例如二甲基鋅(例如C2H6Zn)或一些其他合適的含有鋅的前驅物。
如由圖9的橫截面視圖900所示出，晶種緩衝層112經磊晶形成為在第二介面106b處上覆於粗糙緩衝層102且直接接觸粗糙緩衝層102。此外，使用粗糙緩衝層102作為晶種或晶核層而形成晶種緩衝層112，且在第二處理腔室902內形成晶種緩衝層112。晶種緩衝層112充當用於生長下文中形成於晶種緩衝層112上的III-V族半導體層的晶種或晶核層。晶種緩衝層112可為(或包括)例如氮化鋁、一些其他合適的III族氮化物或一些其他合適的III-V族材料。此外，晶種緩衝層112可例如具有約100埃至350埃或一些其他合適的值的厚度Ts。
晶種緩衝層112可例如藉由MOCVD製程或一些其他合 適的沈積製程來形成。在一些實施例中，晶種緩衝層112在約700攝氏度至1150攝氏度的製程溫度下形成，且/或在第二處理腔室1102具有約50毫巴至200毫巴的腔室壓力時形成。然而，其他製程溫度及/或腔室壓力亦適用。
在一些實施例中，晶種緩衝層112與粗糙緩衝層102在共用處理腔室中藉由上文關於形成粗糙緩衝層102所提及的共用MOCVD製程一起形成。在此類實施例中，圖8及圖9各自的第一處理腔室802與第二處理腔室902相同。藉由共用MOCVD製程形成晶種緩衝層112及粗糙緩衝層102可例如提高產出率，且可例如降低成本。在替代實施例中，晶種緩衝層112及粗糙緩衝層102在分離處理腔室中獨立地形成。在此類實施例中，圖8及圖9各自的第一處理腔室802與第二處理腔室902不同。
在一些實施例中，共用MOCVD製程包括至少兩個步驟：(1)用以形成經摻雜有碳的粗糙緩衝層102的第一步驟；及(2)用以在粗糙緩衝層102上形成晶種緩衝層112的第二步驟。在第一步驟期間，將含碳鋁前驅物引入至共用處理腔室(例如圖8及圖9各自的第一處理腔室802及第二處理腔室902，其在此等實施例中相同)中。在第二步驟期間，亦將氮前驅物引入至公共處理腔室中。因此，在第一步驟期間將含碳鋁前驅物(而非氮前驅物)引入至公共處理腔室中，且在第二步驟期間將含碳鋁前驅物及氮前驅物兩者引入至公共處理腔室中。含碳鋁前驅物可為(或包括)例如三甲基鋁或一些其他合適的前驅物。在其中含碳鋁前驅物為(或包括)三甲基鋁的一些實施例中，以約90標準立方公分每分鐘(standard cubic centimeters per minute；SCCM)至120標準立方公 分每分鐘或一些其他合適的速率將含碳鋁前驅物引入至共用處理腔室中。氮前驅物可為(或包括)例如氨(例如NH3)或一些其他合適的前驅物。第一步驟可例如持續約30秒至180秒或一些其他合適的時間量，且/或第二步驟可例如持續約3分鐘至30分鐘或一些其他合適的時間量。
因為晶種緩衝層112為與粗糙緩衝層102及基底104不同的半導體材料，所以能帶彎曲在粗糙緩衝層102及基底104處出現。在至少一些實施例中，能帶彎曲誘導在粗糙緩衝層102處形成沿第一介面106a及第二介面106b延伸的2DHG 114。2DHG 114具有高濃度的移動電洞，且因此具有低阻值。2DHG 114的低阻值減小基底104的總阻值。當III-V族元件用於RF應用時，總阻值的減小增加了基底損耗且減小PAE。此外，當III-V族元件用於RF應用時，總阻值的減小降低了CPW。
然而，粗糙緩衝層102抵消2DHG 114的負效應。粗糙緩衝層102的頂部表面及底部表面處的粗糙度增加頂部表面及底部表面處的載子散射，且因此降低2DHG 114處的載子移動率。降低的載子移動率增加2DHG 114處的阻值，且因此增加基底104的總阻值。當III-V族元件用於RF應用時，經增加的總阻值降低基底損耗且增加PAE。此外，當III-V族元件用於RF應用時，經增加的總阻值提高CPW。在其中粗糙緩衝層102經摻雜有n型摻雜物的至少一些實施例中，粗糙緩衝層102的過量電子抵消2DHG 114的移動電洞，且進一步增加2DHG 114處的阻值以進一步降低基底損耗。
如由圖10的橫截面視圖1000所示出，漸變緩衝層116 在晶種緩衝層112上形成。漸變緩衝層116為(或包括)具有第一元素及第二元素的III-V族半導體材料，所述第一元素及第二元素分別具有漸變的原子百分比。舉例而言，第一元素可具有自漸變緩衝層116的底部表面至漸變緩衝層116的頂部表面增加的原子百分比，而第二元素可具有自底部表面至頂部表面減小的原子百分比。第一緩衝層及第二緩衝層可為例如第III族元素。第二元素可為例如晶種緩衝層112的III族元素，且/或第一元素可為例如在隨後形成於漸變緩衝層上的III-V族層中的III族元素。漸變緩衝層116可為(或包括)例如氮化鋁鎵、一些其他合適的III族氮化物或一些其他合適的III-V族材料。在一些實施例中，漸變緩衝層116具有約0.5微米至1.5微米或一些其他合適的值的厚度Tg。
漸變緩衝層116可例如藉由MOCVD、一些其他合適的磊晶製程或一些其他合適的沈積製程來形成。在一些實施例中，漸變緩衝層116在約1000攝氏度至1150攝氏度的製程溫度下且/或在具有約50毫巴至200毫巴的腔室壓力的處理腔室內形成。然而，其他製程溫度及/或腔室壓力亦適用。
如由圖11的橫截面視圖1100所示出，隔離緩衝層118在漸變緩衝層116上形成。隔離緩衝層118為(或包括)經摻雜有緩衝元素以便具有高阻值的III-V族半導體材料。高阻值可為例如高於下文中所論述通道層的阻值(參見例如圖12)的阻值。高阻值允許隔離緩衝層118充當通道層的「背側障壁」，所述通道層在下文中經形成以便降低基底損耗且增加所形成的III-V族元件的軟崩潰電壓。緩衝元素可為例如碳、鐵或一些其他合適的緩衝元素。隔離緩衝層118可為(或包括)例如氮化鎵、一些其他合適的III 族氮化物或一些其他合適的III-V族材料。在一些實施例中，隔離緩衝層118與漸變緩衝層116及/或晶種緩衝層112共用III族元素及/或V族元素。在一些實施例中，隔離緩衝層118的厚度為約0.5微米至2.5微米或一些其他合適的值。
隔離緩衝層118可例如藉由MOCVD、一些其他合適的磊晶製程或一些其他合適的沈積製程來形成。在一些實施例中，隔離緩衝層118在約900攝氏度至1050攝氏度的製程溫度下且/或在具有約50毫巴至500毫巴的腔室壓力的處理腔室內形成。然而，其他製程溫度及/或腔室壓力亦適用。
晶種緩衝層112、漸變緩衝層116以及隔離緩衝層118共同界定III-V族緩衝結構108。III-V族緩衝結構108及粗糙緩衝層102可例如補償基底104與下文中形成於III-V族緩衝結構108上的異質接面結構之間的晶格常數、結晶結構、熱膨脹係數或前述的任何組合的差異。藉由補償此等差異，III-V族緩衝結構108及粗糙緩衝層102可減輕應力，此可例如減小洩漏電流及/或降低基底104的翹曲。
如由圖12的橫截面視圖1200所示出，通道層120在隔離緩衝層118上形成。通道層120為(或包括)未經摻雜的III-V族半導體材料。在一些實施例中，除通道層120未經摻雜而隔離緩衝層118經摻雜以外，通道層120為(或包括)與隔離緩衝層118相同的III-V族半導體材料。通道層120可為(或包括)例如氮化鎵、一些其他合適的III族氮化物或一些其他合適的III-V族材料。在一些實施例中，通道層120具有約0.2微米至0.6微米或一些其他合適的厚度值的厚度Tc。
通道層120可例如藉由MOCVD、一些其他合適的磊晶製程、一些其他合適的沈積製程來形成。在一些實施例中，通道層120在約950攝氏度至1050攝氏度的製程溫度下且/或在具有約100毫巴至650毫巴的腔室壓力的處理腔室內形成。然而，其他製程溫度及/或腔室壓力亦適用。
如由圖13的橫截面視圖1300所示出，障壁層122形成為上覆於通道層120且直接接觸通道層120。障壁層122為帶隙不等於通道層120的帶隙的III-V族半導體材料。由於不相等的帶隙，通道層120及障壁層122將異質接面界定於通道層120與障壁層122直接接觸的異質接面介面124處。因此，通道層120及障壁層122共同界定III-V族異質接面結構110。此外，障壁層122經極化，因此正電荷朝向障壁層122的底部表面轉移，且負電荷朝向障壁層122的頂部表面轉移。因為障壁層122經極化，所以2DEG 126在通道層120中形成。2DEG 126沿異質接面介面124延伸，且具有高濃度的移動電子。由於高濃度的移動電子，因此2DEG 126為導電的。障壁層122可為(或包括)例如氮化鋁鎵、一些其他合適的III族氮化物或一些其他合適的III-V族材料。在一些實施例中，障壁層122為(或包括)AlyGa1-yN，其中y為約0.1至0.2。在一些實施例中，障壁層122具有約5奈米至30奈米或一些其他合適的厚度值的厚度Tb。
障壁層122可例如藉由MOCVD、一些其他合適的磊晶製程或一些其他合適的沈積製程來形成。在一些實施例中，障壁層122在約1000攝氏度至1100攝氏度的製程溫度下且/或在具有約50毫巴至100毫巴的腔室壓力的處理腔室內形成。然而，其他製 程溫度及/或腔室壓力亦適用。
雖然未繪示，但第一鈍化層在下文中形成於圖14中之前，頂蓋層可在漸變緩衝層116上形成。頂蓋層為(或包括)帶隙不等於障壁層122的帶隙的III-V族半導體材料。頂蓋層可為(或包括)例如氮化鎵、一些其他合適的III族氮化物或一些其他合適的III-V族材料。在一些實施例中，頂蓋層502為(或包括)二元III-V族材料，且/或包括與通道層120相同的元素。在一些實施例中，頂蓋層未經摻雜，所述頂蓋層的實例關於圖5B來描述。在替代實施例中，頂蓋層經摻雜有p型或n型摻雜物，所述頂蓋層的實例關於圖5C來描述。
在一些實施例中，頂蓋層為(或包括)氮化鎵，障壁層122為(或包括)氮化鋁鎵，且頂蓋層及障壁層122在共用處理腔室及/或共用多腔室處理工具內原位形成。在III-V族元件的形成期間，頂蓋層保護障壁層122，因此避免在障壁層122上形成原生氧化物。取而代之地，原生氧化物可形成於頂蓋層上。相較於來自氮化鋁鎵的原生氧化物，來自氮化鎵的原生氧化物更穩定且更易於清除。此外，自頂蓋層清除原生氧化物並不產生損壞障壁層122的風險。
如由圖14的橫截面視圖1400所示出，第一鈍化層128在III-V族異質接面結構110上方形成。第一鈍化層128包括下部介電層128a及上覆於下部介電層128a的上部介電層128b。在替代實施例中，省略下部介電層128a或上部介電層128b。下部介電層可為(或包括)例如氧化矽、氮化矽、一些其他合適的介電質或前述的任何組合。上部介電層128b可為(或包括)例如電漿增強 氧化矽及/或一些其他合適的介電質。第一鈍化層128可例如藉由電漿增強化學氣相沈積(plasma-enhanced chemical vapor deposition；PECVD)、低壓化學氣相沈積(low pressure chemical vapor deposition；LPCVD)、常壓化學氣相沈積(atmospheric-pressure chemical vapor deposition；APCVD)、原子層沈積(atomic layer deposition；ALD)、一些其他合適的沈積製程或前述的任何組合來形成。
同樣由圖14的橫截面視圖1400所示出，第一源極/汲極電極130及第二源極/汲極電極132形成為上覆於第一鈍化層128。此外，第一源極/汲極電極及第二源極/汲極電極突出而穿過第一鈍化層128且終止於障壁層122的頂部表面處。在替代實施例中，第一源極/汲極電極130及第二源極/汲極電極132突出而穿過障壁層122且終止於通道層120處。參見例如圖5A。第一源極/汲極電極130及第二源極/汲極電極132可為(或包括)例如金屬及/或一些其他合適的導電材料。
用於形成第一源極/汲極電極130及第二源極/汲極電極132的製程可包括例如：(1)圖案化第一鈍化層128以形成對應於第一源極/汲極電極130及第二源極/汲極電極132的開口；(2)沈積覆蓋第一鈍化層且填充開口的金屬層；以及3)將金屬層圖案化以形成第一源極/汲極電極130及第二源極/汲極電極132。然而，其他製程亦適用。第一鈍化層128及金屬層的圖案化可例如各自藉由微影/蝕刻製程或一些其他合適的圖案化製程來執行。用於至少第一鈍化層128的微影/蝕刻製程可例如採用乾式蝕刻或一些其他合適的蝕刻類型。金屬層的沈積可例如藉由PECVD、LPCVD、 APCVD、ALD、一些其他合適的沈積製程或前述的任何組合來執行。
如由圖15的橫截面視圖1500所示出，第二鈍化層604及閘極電極134形成於第一源極/汲極電極130及第二源極/汲極電極132以及第一鈍化層128上方。閘極電極134上覆於第二鈍化層604，且突出而穿過第一鈍化層128及第二鈍化層604。此外，閘極電極134突出而延伸至障壁層122的頂部表面且終止於所述頂部表面處。第二鈍化層604可為(或包括)例如電漿增強氮化矽及/或一些其他合適的介電質。第二鈍化層604可例如在形成第一鈍化層128時形成。閘極電極134可為(或包括)例如金屬及/或一些其他合適的導電材料。閘極電極134可例如在形成第一源極/汲極電極130及第二源極/汲極電極132時形成。
雖然將第一源極/汲極電極130及第二源極/汲極電極132以及閘極電極134示出為分別形成，但第一源極/汲極電極130及第二源極/汲極電極132以及閘極電極134可替代地一起形成。在此類實施例中，省略第二鈍化層604。此外，用於形成第一源極/汲極電極130及第二源極/汲極電極132的以上製程形成與第一源極/汲極電極130及第二源極/汲極電極132並排的閘極電極134。雖然閘極電極134延伸至III-V族異質接面結構110，但閘極介電層可替代地形成為使閘極電極134與III-V族異質接面結構110分離。此閘極介電層的實例在圖5D及圖5E中。
如由圖16的橫截面視圖1600所示出，內連線結構602形成於第二鈍化層604及閘極電極134上方。內連線結構602包括ILD層606及ILD襯墊層608。ILD襯墊層608下伏於ILD層 606，且使ILD層606與閘極電極134及第二鈍化層604分離。內連線結構602更包括ILD層606中的場板610及多個接觸通孔612。場板610圍繞閘極電極134的頂角，同時藉由ILD襯墊層608保持與閘極電極134分離。接觸通孔612分別延伸穿過ILD層606及ILD襯墊層608到達第一源極/汲極電極130及第二源極/汲極電極132。
雖然圖7至圖16參考方法來描述，但應瞭解，圖7至圖16中所繪示的結構並不限於所述方法，而是可與所述方法單獨分離。雖然將圖7至圖16描述為一系列操作，但應瞭解，在其他實施例中，可更改操作的次序。雖然圖7至圖16示出且描述為特定操作集，但在其他實施例中，可省略所示出及/或描述的一些操作。此外，未示出及/或未描述的操作可包含於其他實施例中。
參考圖17，提供圖7至圖16的方法的一些實施例的方塊圖1700。
在操作1702中，將粗糙緩衝層沈積於基底上。參見例如圖8。
在操作1704中，在粗糙緩衝層上形成III-V族緩衝結構。參見例如圖9至圖11。在操作1704a中，III-V族緩衝結構的形成包括將晶種緩衝層沈積於粗糙緩衝層上。參見例如圖9。在操作1704b中，III-V族緩衝結構的形成包括將漸變緩衝層沈積於晶種緩衝層上。參見例如圖10。在操作1704c中，III-V族緩衝結構的形成包括將隔離緩衝層沈積於漸變緩衝層上。參見例如圖11。在替代實施例中，完全省略III-V族緩衝結構。在替代實施例中，部分省略III-V族緩衝結構，以使得能夠省略晶種緩衝層、漸變緩衝 層、隔離緩衝層、一些其他緩衝層(圖7至圖16中未繪示)或前述的任何組合。
晶種緩衝層誘導粗糙緩衝層中2DHG的形成。此轉而減小基底的阻值且增加基底損耗，藉此在III-V族元件用於RF應用時降低PAE。然而，粗糙緩衝層的粗糙表面藉由在粗糙表面處散射載子來抵消2DHG的負效應。此降低2DHG處的載子移動率且增加2DHG處的阻值。經增加的阻值轉而降低基底損耗且增加PAE。
在操作1706中，在III-V族緩衝結構上形成III-V族異質接面結構。參見例如圖12及圖13。
在操作1708中，在III-V族異質接面結構上形成一對源極/汲極電極及閘極電極。參見例如圖14及圖15。
雖然在本文中將圖17的方塊圖1700示出且描述為一系列操作或事件，但將瞭解，不應以限制性意義來解釋此類操作或事件的所示出次序。舉例而言，除本文中所示出及/或所描述的彼等操作或事件之外，一些操作可與其他操作或事件以不同次序及/或同時發生。此外，可能並不需要所有所示出的操作來實施本文中的描述的一或多個態樣或實施例，且本文中所描繪的操作中的一或多者可在一或多個單獨操作及/或階段中進行。
在一些實施例中，本揭露提供一種半導體元件，包括：基底；上覆於基底的III-V族緩衝結構；上覆於III-V族緩衝結構的III-V族異質接面結構；上覆於III-V族異質接面結構的一對源極/汲極電極；上覆於III-V族異質接面結構的閘極電極，所述閘極電極在橫向上位於一對源極/汲極電極之間；以及在基底與III-V族 緩衝結構之間的粗糙緩衝層，其中粗糙緩衝層分別在第一介面及第二介面處直接接觸基底及III-V族緩衝結構，其中整個第一介面及/或整個第二介面為粗糙的，且其中粗糙緩衝層與基底包括相同的半導體元素。在一些實施例中，第一介面或第二介面具有與多個隨機尺寸的凸塊交替設置的波浪輪廓。在一些實施例中，粗糙緩衝層的厚度在整個粗糙緩衝層中變化。在一些實施例中，粗糙緩衝層的厚度具有最大厚度值及最小厚度值，其中最大厚度值為最小厚度值的約1.2倍至5.1倍。在一些實施例中，整個第一介面及整個第二介面為粗糙的。在一些實施例中，粗糙緩衝層包含經摻雜有碳、鎂、鋅、砷或磷的單晶矽。在一些實施例中，III-V族緩衝結構包含：上覆於粗糙緩衝層且直接接觸所述粗糙緩衝層的氮化鋁層；及上覆於氮化鋁層且具有自頂部至底部漸變的鋁原子百分比的漸變氮化鋁鎵層。
在一些實施例中，本揭露提供另一種半導體元件，包含：矽基底；上覆於矽基底的III-V族緩衝結構；上覆於III-V族緩衝結構的III-V族異質接面結構；上覆於III-V族異質接面結構的一對源極/汲極電極；上覆於III-V族異質接面結構的閘極電極，所述閘極電極在橫向上位於源極/汲極電極之間；在矽基底與III-V族緩衝結構之間的緩衝層；以及在緩衝層中的2DHG，其中緩衝層的頂部表面及/或緩衝層的底部表面經配置以散射2DHG中的移動電洞以降低2DHG處的載子移動率。在一些實施例中，緩衝層的頂部表面及底部表面具有在整個頂部表面及底部表面中排列的多個隨機尺寸的凸塊。在一些實施例中，緩衝層的頂部表面及底部表面中的一者較緩衝層的頂部表面及底部表面中的另一者粗糙。在一 些實施例中，緩衝層包含經摻雜有n型摻雜物的矽，其中矽基底實質上不含n型摻雜物。在一些實施例中，III-V族緩衝結構包含基本上由鋁及氮化物組成的III-V族層，其中III-V族層上覆於緩衝層且直接接觸所述緩衝層。在一些實施例中，緩衝層基本上由經摻雜的矽組成。
在一些實施例中，本揭露提供一種用於形成半導體元件的方法，所述方法包含：將粗糙緩衝層沈積於基底的頂部表面上方且直接接觸所述頂部表面，其中粗糙緩衝層的沈積使基底的頂部表面粗糙化；將晶種緩衝層沈積於粗糙緩衝層上方且直接接觸粗糙緩衝層；形成上覆於晶種緩衝層的異質接面結構；在異質接面結構上形成一對源極/汲極電極；以及在異質接面結構上形成在橫向上位於一對源極/汲極電極之間的閘極電極。在一些實施例中，於第一處理腔室中沈積粗糙緩衝層，其中於不同於第一處理腔室的第二處理腔室中沈積晶種緩衝層。在一些實施例中，粗糙緩衝層的沈積包含使用包含矽的第一前驅物及包含碳、鎂或鋅的第二前驅物的MOCVD。在一些實施例中，粗糙緩衝層的沈積是藉由矽磊晶設備執行，且形成包含經摻雜有砷或磷的矽的粗糙緩衝層。在一些實施例中，在共用的處理腔室中沈積粗糙緩衝層及晶種緩衝層。在一些實施例中，藉由共用的MOCVD製程沈積來沈積粗糙緩衝層及晶種緩衝層，其中共用的MOCVD製程包含：將第一前驅物(而非第二前驅物)引入至共用的處理腔室中以形成粗糙緩衝層；以及在形成粗糙緩衝層之後，將第一前驅物及第二前驅物兩者引入至共用的處理腔室中以形成晶種緩衝層。在一些實施例中，晶種緩衝層誘導形成沿基底的頂部表面的2DHG。
前文概述若干實施例的特徵以使得所屬領域中具有通常知識者可更佳地理解本揭露的態樣。所屬領域中具有通常知識者應瞭解，其可易於使用本揭露作為設計或修改用於實現本文中所引入的實施例的相同目的及/或達成相同優點的其他製程及結構的基礎。所屬領域中具有通常知識者亦應認識到，此類等效構造並不脫離本揭露的精神及範疇，且所屬領域中具有通常知識者可在不脫離本揭露的精神及範疇的情況下在本文中作出各種改變、替代以及更改。
100:橫截面視圖
102:粗糙緩衝層
104:基底
106a:第一介面
106b:第二介面
108:III-V族緩衝結構
110:III-V族異質接面結構
112:晶種緩衝層
114:二維電洞氣
116:漸變緩衝層
118:隔離緩衝層
120:通道層
122:障壁層
124:異質接面介面
126:二維電子氣
128:第一鈍化層
130、132:第一源極/汲極電極
134:閘極電極
A:圓圈
B:線
Tr:厚度

Claims (10)

  1. 一種半導體元件，包括：基底；III-V族緩衝結構，上覆於所述基底；III-V族異質接面結構，上覆於所述III-V族緩衝結構；一對源極/汲極電極，上覆於所述III-V族異質接面結構；閘極電極，上覆於所述III-V族異質接面結構，所述閘極電極在橫向上位於所述一對源極/汲極電極之間；以及粗糙緩衝層，在所述基底與所述III-V族緩衝結構之間，其中所述粗糙緩衝層分別在第一介面及第二介面處直接接觸所述基底及所述III-V族緩衝結構，其中所述第一介面全面地延伸於所述粗糙緩衝層與所述基底之間，其中整個所述第一介面或整個所述第一介面與整個所述第二介面兩者為粗糙的，且其中所述粗糙緩衝層包括經摻雜有n型摻雜物的矽。
  2. 如請求項1所述的半導體元件，其中所述第一介面或所述第一介面與所述第二介面兩者具有與多個隨機尺寸的凸塊交替設置的波浪輪廓。
  3. 如請求項1所述的半導體元件，其中所述粗糙緩衝層的厚度在整個所述粗糙緩衝層中變化。
  4. 如請求項1所述的半導體元件，其中所述III-V族緩衝結構包括：氮化鋁層，上覆於所述粗糙緩衝層且直接接觸所述粗糙緩衝層；以及漸變氮化鋁鎵層，上覆於所述氮化鋁層且具有自頂部至底部 漸變的鋁原子百分比。
  5. 一種半導體元件，包括：矽基底；III-V族緩衝結構，上覆於所述矽基底；III-V族異質接面結構，上覆於所述III-V族緩衝結構；一對源極/汲極電極，上覆於所述III-V族異質接面結構；閘極電極，上覆於所述III-V族異質接面結構，所述閘極電極在橫向上位於所述一對源極/汲極電極之間；緩衝層，在所述矽基底與所述III-V族緩衝結構之間，且包括經摻雜有n型摻雜物的矽，其中所述緩衝層分別以底部表面及頂部表面直接接觸所述矽基底及所述III-V族緩衝結構，其中所述底部表面定義出全面地延伸於所述緩衝層與所述矽基底之間的介面；以及二維電洞氣，在所述緩衝層中，其中所述緩衝層的所述底部表面或所述緩衝層的所述底部表面與所述頂面兩者經配置以散射所述二維電洞氣中的移動電洞以降低所述二維電洞氣處的載子移動率。
  6. 如請求項5所述的半導體元件，其中所述矽基底實質上不含所述n型摻雜物。
  7. 一種半導體元件的形成方法，包括：將粗糙緩衝層沈積於基底的頂部表面上方，其中所述粗糙緩衝層包括經摻雜有n型摻雜物的矽，其中所述粗糙緩衝層以底部表面直接接觸所述基底的所述頂部表面，其中所述粗糙緩衝層的所述底部表面定義出全面地延伸於所述粗糙緩衝層與所述基底之 間的介面，且其中所述粗糙緩衝層的所述底部表面或所述底部表面及頂部表面兩者為粗糙的；將晶種緩衝層沈積於所述粗糙緩衝層上方且直接接觸所述粗糙緩衝層；形成上覆於所述晶種緩衝層的異質接面結構；在所述異質接面結構上形成一對源極/汲極電極；以及在所述異質接面結構上形成在橫向上位於所述一對源極/汲極電極之間的閘極電極。
  8. 如請求項7所述的半導體元件的形成方法，其中於第一處理腔室中沈積所述粗糙緩衝層，且其中於不同於所述第一處理腔室的第二處理腔室中沈積所述晶種緩衝層。
  9. 如請求項7所述的半導體元件的形成方法，其中所述粗糙緩衝層的所述沈積是藉由矽磊晶設備執行。
  10. 如請求項7所述的半導體元件的形成方法，其中在共用的處理腔室中沈積所述粗糙緩衝層及所述晶種緩衝層。
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