CN113345960A - 半导体器件及其形成方法 - Google Patents

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陈奎铭
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Abstract

本申请的各种实施例针对包括粗糙缓冲层的III‑V族器件。粗糙缓冲层位于硅衬底上面，缓冲结构位于粗糙缓冲层上面，异质结结构位于缓冲结构上面。缓冲结构导致能带弯曲，并且在粗糙缓冲层中形成二维空穴气体(2DHG)。粗糙缓冲层包括硅或者一些其他合适的半导体材料，并且在一些实施例中，是掺杂的。粗糙缓冲层的顶面和/或粗糙缓冲层的底面是粗糙的，以促进载流子沿着顶面和底面的散射。载流子散射会降低载流子迁移率，并且增加2DHG处的电阻。增大的电阻增加了硅衬底的整体电阻，这减小了衬底损耗，并且增加了功率附加效率(PAE)。本申请的实施例还涉及半导体器件及其形成方法。

Description

半导体器件及其形成方法
技术领域
本申请的实施例涉及半导体器件及其形成方法。
背景技术
在过去的几十年中，基于硅的半导体器件一直是标准。然而，基于可替代材料的半导体器件由于其优于基于硅的半导体器件的优点而受到越来越多的关注。例如，与基于硅的半导体器件相比，基于III-V族半导体材料的半导体器件由于高电子迁移率和宽带隙而受到越来越多的关注。这种高电子迁移率和宽带隙允许改进的性能和高温应用。
发明内容
根据本申请实施例的一个方面，提供了一种半导体器件，包括：衬底；III-V族缓冲结构，位于衬底上面；III-V族异质结结构，位于III-V族缓冲结构上面；一对源极/漏极电极，位于III-V族异质结结构上面；栅极电极，位于III-V族异质结结构上面、横向地位于源极/漏极电极之间；以及粗糙缓冲层，位于衬底和III-V族缓冲结构之间，其中，粗糙缓冲层分别在第一界面和第二界面处直接接触衬底和III-V族缓冲结构，其中，第一界面是整体的粗糙和/或第二界面是整体的粗糙，并且其中，粗糙缓冲层与衬底共享通用的半导体元素。
根据本申请实施例的另一个方面，提供了一种半导体器件，包括：硅衬底；III-V族缓冲结构，位于硅衬底上面；III-V族异质结结构，位于III-V族缓冲结构上面；一对源极/漏极电极，位于III-V族异质结结构上面；栅极电极，位于III-V族异质结结构上面、横向地位于源极/漏极电极之间；缓冲层，位于硅衬底和III-V族缓冲结构之间；以及二维空穴气体(2DHG)，位于缓冲层中，其中，缓冲层的顶面和/或缓冲层的底面配置成散射二维空穴气体中的迁移空穴，以减小二维空穴气体处的载流子迁移率。
根据本申请实施例的又一个方面，提供了一种用于形成半导体器件的方法，方法包括：沉积位于衬底的顶面上方并且直接接触衬底的顶面的粗糙缓冲层，其中，粗糙缓冲层的沉积使衬底的顶面变得粗糙；沉积位于粗糙缓冲层上方并且直接接触粗糙缓冲层的晶种缓冲层；形成位于晶种缓冲层上面的异质结结构；形成位于异质结结构上的一对源极/漏极电极；以及形成位于异质结结构上、横向地位于源极/漏极电极之间的栅极电极。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了包括粗糙缓冲层的III-V族器件的一些实施例的截面图；
图2A-图2E示出了图1的粗糙缓冲层的各种实施例的放大截面图；
图3A-图3C示出了描述沿着图1的粗糙缓冲层的厚度的缓冲元素的掺杂浓度的曲线的各种实施例的曲线图；
图4A和图4B示出了图1的III-V族器件的一些可替代实施例的截面图，其中粗糙缓冲层包括多个子层；
图5A-图5E示出了图1的III-V族器件的各种可替代实施例的截面图，其中源极/漏极电极和栅极电极是变化的；
图7示出了图1的III-V组器件的一些实施例的截面图，其中互连结构覆盖栅极电极和一对源极/漏极电极；
图6-图16示出了用于形成包括粗糙缓冲层的III-V族器件的方法的一些实施例的一系列截面图；
图17示出了图6-图16的方法的一些实施例的流程图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。另外，本发明可以在各个实例中重复参考数字和/或字母。该重复是出于简化和清楚的目的，其本身并不指示所讨论的各种实施例和/或结构之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以容易地描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
在一些实施例中，III-V族器件形成在硅衬底上，因为除其他外，硅衬底是廉价的并且容易获得各种尺寸。另外，在一些实施例中，III-V族器件包括氮化铝(例如AlN)缓冲层和位于氮化铝缓冲层上面的III-V族异质结结构。氮化铝缓冲层在界面处直接接触硅衬底，并且用作用于外延地形成上覆层(例如另一个缓冲层)的晶种。
III-V族器件的挑战在于氮化铝缓冲层在界面处引起能带弯曲，而能带弯曲导致硅衬底中的二维空穴气体(2DHG)的形成。2DHG沿着界面延伸，并且具有高浓度的迁移空穴。另外，界面是平坦的，从而在界面处载流子迁移率很高。2DHG和高载流子迁移率导致界面处的低电阻，使得硅衬底的平均电阻降低。当用于射频(RF)应用时，这会导致衬底损耗，使得III-V族器件的功率附加效率(PAE)降低。
本申请的各种实施例针对包括粗糙缓冲层的III-V族器件。粗糙缓冲层位于硅衬底上面，III-V族缓冲结构位于粗糙缓冲层上面，并且III-V族异质结结构位于III-V族缓冲结构上面。III-V族缓冲结构引起硅衬底和III-V族缓冲结构之间的能带弯曲，并且该能带弯曲导致粗糙缓冲层中的2DHG的形成。粗糙缓冲层包括硅或者一些其他合适的半导体材料，并且在一些实施例中，掺杂有碳、镁、锌、砷、磷、一些其他合适的(一些)元素、或者前述的任意组合。粗糙缓冲层的顶面和/或粗糙缓冲层的底面是粗糙的，以促进载流子沿着顶面和底面的散射。载流子散射降低了2DHG处的载流子迁移率，从而增加了2DHG处的电阻。增加的电阻增加了硅衬底的总电阻，从而当用于RF应用时，增加了III-V族器件的PAE。
参考图1，提供了包括粗糙缓冲层102的III-V族器件的一些实施例的截面图100。III-V族器件位于衬底104上，并且可以例如是III族氮化物器件和/或耗尽型高电子迁移率晶体管(D-HEMT)。但是，其他器件类型是可以接受的。衬底104可以是或者包括硅，并且在至少一些实施例中，不包括III-V族半导体材料。例如，衬底104可以是或者包括单晶硅或者一些其他合适的硅材料。
在一些实施例中，衬底104的顶面与衬底104的(111)晶格平面相同或者基本相同。基本相同可以例如意味着(111)晶格平面和衬底104的顶面在X、Y、和Z尺寸中的每一者中以4度或者更小的偏置角相交。但是，在X、Y、和Z尺寸中其他合适的偏置角是可以接受的。在一些实施例中，衬底104是体半导体衬底和/或半导体晶圆。
粗糙缓冲层102在第一缓冲界面106a处位于衬底104上面并且直接接触衬底104。另外，III-V族缓冲结构108在第二缓冲界面106b处位于粗糙缓冲层102上面并且直接接触粗糙缓冲层102，III-V族异质结结构110位于III-V族缓冲结构108上面。III-V族缓冲结构108和粗糙缓冲层102可以例如对衬底104和III-V族异质结结构110之间的晶格常数、晶体结构、热膨胀系数、或者前述的任意组合的差异进行补偿。III-V缓冲结构108除其他层外还包括晶种缓冲层112。
晶种缓冲层112在第二缓冲界面106b处位于粗糙缓冲层102上面并且直接接触粗糙缓冲层102。另外，晶种缓冲层112用作用于在衬底104上生长III-V族半导体层的晶种层或者成核层。晶种缓冲层112可以例如是或者包括氮化铝(例如AlN)、一些其他合适的III族氮化物、或者一些其他合适的III-V族材料。在一些实施例中，晶种缓冲层112是二元III-V族半导体材料。另外，晶种缓冲层112可以例如具有约100埃-350埃、或者一些其他合适的值的厚度。晶种缓冲层112在粗糙缓冲层102和衬底104中引起能带弯曲。在至少一些实施例中，诸如例如，在衬底104和粗糙缓冲层102是或者包括单晶硅的情况下，能带弯曲引起2DHG114的形成。2DHG114在粗糙缓冲层102处沿着第一缓冲界面106a和/或第二缓冲界面106b延伸。另外，2DHG114具有高浓度的迁移空穴，并且因此具有低电阻。2DHG114的低电阻使衬底104的整体电阻降低，当III-V族器件用于RF应用时，这会增加衬底损耗并且使PAE降低。
粗糙缓冲层102抵消了2DHG114的负面影响。粗糙缓冲层102的顶面和粗糙缓冲层102的底面是粗糙的，因此第一缓冲界面106a和第二缓冲界面106b是粗糙的。粗糙度增加了在第一缓冲界面106a和第二缓冲界面106b处的载流子散射，并且因此减小了2DHG114处的载流子迁移率。减小的载流子迁移率增加了2DHG114处的电阻，并且因此增加了衬底104的总电阻。当III-V族器件用于RF应用时，增加的总电阻可以减小衬底损耗并且增加PAE。例如，PAE可以在约6GHz的频率下从约54％增加至约57％。另外，当III-V族器件用于RF应用时，增加的总电阻可以增强共面波导(CPW)性能。CPW是一种短环测试，通过比较功率输出与功率输入以查看信号传输过程中发生了多少功率损耗，来测量衬底损耗。CPW可以例如在约6GHz的频率下从约-0.51分贝(dB)增强至约-0.45dB。
在一些实施例中，粗糙缓冲层102的顶面和底面是“粗糙的”，因为顶面和底面是不平坦的，并且具有在顶面和底面上周期性地或者随机地变化的斜率。在一些实施例中，粗糙缓冲层102的顶面和底面是“粗糙的”，因为顶面和底面具有在顶面和底面上周期性地或者随机地布置的凸块、小丘、突起、一些其他合适的特征、或者前述的任意组合。例如，顶面和底面可以具有锯齿形轮廓。作为另一个示例，顶面和底面可以具有波浪形轮廓。但是，其他轮廓是可以接受的。
在一些实施例中，粗糙缓冲层102的厚度Tr为约20埃-200埃、约20埃-110埃、约110埃-200埃、或者一些其他合适的值。在一些实施例中，粗糙缓冲层102的总厚度变化(TTV)为约1.2-5.0:1、约1.2-3.1:1、约3.1-5.0:1、或者一些其他合适的比值。在一些实施例中，TTV是粗糙缓冲层102的最大厚度值与粗糙缓冲层102的最小厚度值的比值。例如，假设粗糙缓冲层102具有68埃的最大厚度值和32埃的最小厚度值，则TTV为约2.1。如果厚度Tr太小(例如小于约20埃或者一些其他合适的值)和/或TTV太小(例如小于约1.2:1或者一些其他合适的比值)，则粗糙缓冲层102可能不具有足够的粗糙度来抵消2DHG114的负面影响。如果厚度Tr太大(例如大于约200埃或者一些其他合适的值)和/或TTV太大(例如大于约5.0:1或者一些其他适合的比值)，则晶种缓冲层112的晶体质量可能较差，并且可能因此导致泄漏电流和增加的衬底损耗。
粗糙缓冲层102是或者包括具有窄带隙的半导体材料，诸如例如硅、锗、一些其他合适的(一些)半导体材料、或者前述的任意组合。窄带隙可以例如是小于晶种缓冲层112的带隙的带隙和/或小于约1.3电子伏特(eV)、1.0eV、或者一些其他合适的值的带隙。在一些实施例中，粗糙缓冲层102的带隙小于III-V族缓冲结构108中的最小的带隙。在一些实施例中，粗糙缓冲层102的带隙和衬底104的带隙彼此在约0.1eV、0.5eV、0.7eV、或者一些其他合适的值内。在一些实施例中，粗糙缓冲层102是或者包括与衬底104相同的材料。例如，粗糙缓冲层102和衬底104可以是或者包括单晶硅。在至少一些实施例中，粗糙缓冲层102不包括III-V族半导体材料。在一些实施例中，粗糙缓冲层102是可以用作用于外延地生长晶种缓冲层112的晶种的材料。
在一些实施例中，粗糙缓冲层102掺杂有缓冲元素。如下文所见，缓冲元素可以例如有助于形成粗糙缓冲层102和/或使粗糙缓冲层102形成为具有粗糙表面。缓冲元素可以例如是碳(例如C)、镁(例如Mg)、锌(例如Zn)、砷(例如Ar)、磷(例如P)、或者一些其他合适的缓冲元素。在一些实施例中，缓冲元素是n型掺杂剂。例如，在粗糙缓冲层102是或者包括硅的情况下，缓冲元素可以是砷、磷、或者一些其他合适的用于硅的n型掺杂剂。n型掺杂剂具有过量的电子，这些电子抵消2DHG114中的迁移空穴。通过抵消迁移空穴，n型掺杂剂可以增加2DHG114的电阻。这种增加的电阻继而减小了衬底损耗、增加了PAE、并且增强了CPW。在可替代的实施例中，缓冲元素是p型掺杂剂。在一些实施例中，粗糙缓冲层102掺杂有多种缓冲元素，每种如上所述。
返回参考III-V族缓冲结构108，III-V族缓冲结构108还包括彼此堆叠的梯度缓冲层116和隔离缓冲层118。梯度缓冲层116位于晶种缓冲层112上面，并且是或者包括具有第一元素和第二元素的III-V族半导体材料，第一元素和第二元素分别具有带梯度的原子百分比。例如，第一元素可以具有从梯度缓冲层116的底面至梯度缓冲层116的顶面增加的原子百分比，而第二元素可以具有从底面至顶面减小的原子百分比。梯度缓冲层116可以例如是或者包括氮化铝镓(例如AlGaN)、一些其他合适的III族氮化物、或者一些其他合适的III-V族材料。
在一些实施例中，梯度缓冲层116是或者包括三元III-V族材料，并且梯度缓冲层116的第一元素和第二元素是III族元素。例如，梯度缓冲层116可以是或者包括氮化铝镓，第一元素可以是锗(例如Ge)，第二元素可以是铝(例如Al)。在一些实施例中，晶种缓冲层112是或者包括二元III-V族，梯度缓冲层116的第二元素是晶种缓冲层112的III族元素，并且梯度缓冲层116的V族元素与晶种缓冲层112的V族元素相同。例如，梯度缓冲层116可以是或者包括氮化铝镓，晶种缓冲层112可以是或者包括氮化铝，并且第二元素可以是铝。在一些实施例中，梯度缓冲层116具有约0.5微米-1.5微米、或者一些其他合适的值的厚度。
隔离缓冲层118位于梯度缓冲层116上面，并且是或者包括掺杂有缓冲元素以具有高电阻的III-V族半导体材料。高电阻可以例如是高于下文中讨论的沟道层120的电阻的电阻。高电阻允许隔离缓冲层118充当用于沟道层120的“后阻挡”，用以减小衬底损耗并且增加III-V族器件的软击穿电压。缓冲元素可以例如是碳、铁(例如Fe)、一些其他合适的(一些)缓冲元素、或者前述的任意组合。隔离缓冲层118可以是或者包括例如氮化镓(例如GaN)、一些其他合适的III族氮化物、或者一些其他合适的III-V族材料。
在一些实施例中，隔离缓冲层118是或者包括二元III-V族材料，其包括梯度缓冲层116的III族元素，并且其还包括梯度缓冲层116的V族元素。例如，隔离缓冲层118可以是或者包括氮化镓，并且梯度缓冲层116可以是或者包括氮化铝镓。在一些实施例中，隔离缓冲层118的厚度为约0.5微米-2.5微米、或者一些其他合适的值。
III-V族异质结结构110位于III-V族缓冲结构108上面，并且包括沟道层120和阻挡层122。阻挡层122位于沟道层120上面，并且是或者包括III-V族半导体材料。另外，阻挡层122是极化的，因此正电荷朝着阻挡层122的底面移动，而负电荷朝着阻挡层122的顶面移动。极化可以例如通过自发极化效应和/或压电极化效应来产生。阻挡层122可以是或者包括例如氮化铝镓、一些其他合适的III族氮化物、或者一些其他合适的III-V族材料。
在一些实施例中，阻挡层122是或者包括三元III-V族材料和/或包括与梯度缓冲层116相同的元素。例如，阻挡层122和梯度缓冲层116可以是或者包括氮化铝镓。在一些实施例中，阻挡层122是或者包括AlyGa1-yN，其中y为约0.1-0.2。在一些实施例中，阻挡层122具有约5纳米-30纳米的厚度、或者一些其他合适的厚度值。
沟道层120位于阻挡层122下方并且直接与其接触。另外，沟道层120是未掺杂的III-V族半导体材料，所具有的带隙不等于阻挡层122的带隙。由于带隙不相等，因此沟道层120和阻挡层122在沟道层120和阻挡层122直接接触的异质结界面124处限定异质结。另外，由于阻挡层122是极化的，因此二维电子气体(2DEG)126形成在沟道层120中。2DEG126沿着异质结界面124延伸，并且具有高浓度的迁移电子。由于迁移电子的高浓度，因此2DEG126是导电的。沟道层120可以例如是或者包括氮化镓、一些其他合适的III族氮化物、或者一些其他合适的III-V族材料。
在一些实施例中，沟道层120是或者包括二元III-V族材料和/或包括与隔离缓冲层118相同的元素，但是没有掺杂。例如，沟道层120和隔离缓冲层118可以是或者包括氮化铝镓。在一些实施例中，沟道层120具有约0.2微米-0.6微米的厚度、或者一些其他合适的厚度值。
第一钝化层128位于III-V族异质结结构110上面。第一源极/漏极电极130和第二源极/漏极电极132彼此横向地间隔开，并且穿过第一钝化层128延伸至III-V族异质结结构110。在一些实施例中，第一源极/漏极电极130和第二源极/漏极电极132与III-V族异质结结构110进行欧姆接触。另外，栅极电极134横向地位于第一源极/漏极电极130和第二源极/漏极电极132之间，并且穿过第一钝化层128延伸至III-V族异质结结构110。第一钝化层128可以是或者包括氧化硅和/或一些其他合适的(一些)电介质。第一源极/漏极电极130和第二源极/漏极电极132和/或栅极电极134可以是或者包括金属和/或一些其他合适的(一些)导电材料。
在III-V族器件期间的使用，栅极电极134产生电场，该电场操纵2DEG126从第一源极/漏极电极130至第二源极/漏极电极132的连续性。例如，当栅极电极134以大于阈值电压的电压偏置时，则栅极电极134会产生耗尽迁移电子的2DEG126的下面部分、并且破坏连续性的电场。作为另一个示例，当栅极电极134以小于阈值电压的电压偏置时，2DEG126可以从第一源极/漏极电极130至第二源极/漏极电极132连续。
在一些实施例中，衬底104是或者包括单晶硅；粗糙缓冲层102是或者包括掺杂有碳、镁、锌、磷、或者砷的单晶硅；晶种缓冲层112是或者包括氮化铝；梯度缓冲层116是或者包括氮化铝镓；隔离缓冲层118是或者包括掺杂有碳或者铁的氮化镓；沟道层120是或者包括未掺杂的氮化镓；以及阻挡层122是或者包括氮化铝镓。但是，用于一个或者多个上述层(例如晶种缓冲层112和/或粗糙缓冲层102)的其他材料是可以接受的。
参考图2A，提供了图1的粗糙缓冲层102的一些实施例的放大截面图200A。放大截面图200可以例如在图1中的圆圈A内截取。粗糙缓冲层102的顶面和底面具有多个以周期性图案在顶面和底面上布置的特征202。另外，特征202的形状和尺寸是均匀的或者基本均匀的，并且具有齿形轮廓，使得顶面和底面具有锯齿形轮廓。但是，用于特征202的其他形状、尺寸、轮廓、或者前述的任意组合是可以接受的。特征202可以是例如凸块、小丘、突起、一些其他合适的特征类型、或者前述的任意组合。
参考图2B，提供了图2A的粗糙缓冲层102的一些可替代的实施例的放大的截面图200B，其中特征202随机地分布在粗糙缓冲层102的顶面和底面上，并且在形状和尺寸中具有随机变化。
参考图2C，提供了图2B的粗糙缓冲层102的一些可替代的实施例的放大的截面图200C，其中粗糙缓冲层102的顶面和底面更平滑。这样，粗糙缓冲层102的顶面和底面具有波浪形轮廓。
参考图2D和图2E，提供了图2A的粗糙缓冲层102的一些可替代的实施例的放大的截面图200D、200E，其中粗糙缓冲层102的底面或者顶面保持平坦或者基本平坦。在图2D中，粗糙缓冲层102的底面保持平坦或者基本平坦。在图2E中，粗糙缓冲层102的顶面保持平坦或者基本平坦。
虽然图2D和图2E示出了图2A的粗糙缓冲层102的可替代的、其中粗糙缓冲层102的底面或者顶面保持平坦或者基本平坦的实施例，但是图2B的粗糙缓冲层102的可替代的实施例也可以具有如图2D和图2E所示的平坦的或者基本平坦的底面或者顶面。类似地，图2C的粗糙缓冲层102的可替代的实施例也可以具有如图2D和图2E所示的平坦的或者基本平坦的底面或者顶面。
参考图3A-图3C，提供了描述沿着图1的粗糙缓冲层102的厚度Tr的缓冲元素的掺杂浓度的曲线302的各种实施例的曲线图300A-300C。如上所述，缓冲元素可以是例如碳、镁、锌、砷、磷、或者一些其他合适的缓冲元素。水平轴对应于掺杂浓度，垂直轴对应于粗糙缓冲层102中的位置。垂直轴可以例如对应于图1中的线B。
在图3A的曲线图300A中，缓冲元素的掺杂浓度从粗糙缓冲层102的底面至粗糙缓冲层的顶面保持恒定或者基本恒定。
在图3B的曲线图300B中，缓冲元素的掺杂浓度从粗糙缓冲层102的底面至粗糙缓冲层102的顶面连续地并且线性地增加。梯度地改变缓冲元素的掺杂浓度，可以有助于使来自衬底104和晶种缓冲层112的不同晶体结构的应力和/或晶格失配最小化。
在图3C的曲线图300C中，缓冲元素的掺杂浓度从粗糙缓冲层102的底面至粗糙缓冲层102的顶面和底面之间的中点连续且线性地增加。另外，缓冲元素的掺杂浓度从中点至粗糙缓冲层102的顶面保持恒定或者基本恒定。
虽然图3A-图3C示出了曲线302的一些实施例，但是其他实施例是可以接受的。例如，图3B和图3C的任意一个中的曲线302可以颠倒。作为另一个示例，图3B的曲线302可以从粗糙缓冲层102的底面至粗糙缓冲层102的顶面离散地增加，和/或可以具有阶梯状轮廓。作为又一个示例，图3C的曲线302可以从粗糙缓冲层102的底面至粗糙缓冲层102的顶面和底面之间的中点离散地增加，和/或可以具有阶梯状轮廓。
参考图4A，提供了图1的III-V族器件的一些可替代的实施例的截面图400A，其中粗糙缓冲层102包括第一粗糙缓冲子层102a和位于第一粗糙缓冲子层102a上面的第二粗糙缓冲子层102b。第一粗糙缓冲子层102a和第二粗糙缓冲子层102b各自独立地如图1中所图示和描述的粗糙缓冲层102。但是，第一粗糙缓冲子层102a和第二粗糙缓冲子层102b具有不同的缓冲元素和/或用于对应的缓冲元素的不同的掺杂浓度。例如，第一粗糙缓冲子层102a可以掺杂有碳，而第二粗糙缓冲子层102b可以掺杂有镁。作为另一个示例，第一粗糙缓冲子层102a和第二粗糙缓冲子层102b可以掺杂有碳并且分别具有不同的掺杂浓度。
参考图4B，提供了图4A的III-V族器件的一些可替代的实施例的截面图400B，其中第一粗糙缓冲子层102a和第二粗糙缓冲子层102b重复多次以限定周期性的模式。
虽然图4A和图4B的第一粗缓冲子层102a可以如图1中示出和描述的粗糙缓冲层102，但是第一粗糙缓冲子层102a可以可替代地是如图2A-图2E的任意一者中示出和描述的粗糙缓冲层102。类似地，虽然图4A和图4B的第二粗糙缓冲子层102b可以如图1中示出和描述的粗糙缓冲层102，但是第二粗糙缓冲子层102b可以可替代地是如图2A-图2E的任意一者中示出和描述的粗糙缓冲层102。在一些实施例中，第一粗糙缓冲子层102a和第二粗糙缓冲子层102b对应于图1和图2A-图2E中的粗糙缓冲层102的相同实施例。在其他实施例中，第一粗糙缓冲子层102a和第二粗糙缓冲子层102b对应于图1和图2A-图2E中的粗糙缓冲层102的不同实施例。
参考图5A，提供了图1的III-V族器件的一些可替代的实施例的截面图500A，其中第一源极/漏极电极130和第二源极/漏极电极132穿过阻挡层122延伸至沟道层120。结果，在第一源极/漏极电极130和第二源极/漏极电极132的正下方清除阻挡层122，并且2DEG126在第一源极/漏极电极130和第二源极/漏极电极132的正下方具有断裂。
参考图5B，提供了图1的III-V族器件的一些可替代的实施例的截面图500B，其中覆盖层502位于III-V族异质结结构110和第一钝化层128之间。覆盖层502是或者包括所具有的带隙不等于阻挡层122的带隙的未掺杂的III-V族半导体材料。覆盖层502可以例如是或者包括氮化镓、一些其他合适的III族氮化物、或者一些其他合适的III-V族材料。在一些实施例中，覆盖层502是或者包括二元III-V族材料和/或包括与沟道层120相同的元素。
在一些实施例中，覆盖层502是或者包括氮化镓，阻挡层122是或者包括氮化铝镓，并且覆盖层502和阻挡层122在通用工艺室内和/或通用多室工艺工具内在原位形成。覆盖层502在III-V族器件的形成期间保护阻挡层122，因此不会从阻挡层122形成天然氧化物。相反，可以从覆盖层502形成天然氧化物。来自氮化镓的天然氧化物比来自氮化铝镓的天然氧化物更稳定并且更容易清洁。另外，从覆盖层502来清洁天然氧化物不会有损坏阻挡层122的风险。
参考图5C，提供了图5B的III-V族器件的一些可替代的实施例的截面图500C，其中覆盖层502是掺杂的p型掺杂剂。在可替代的实施例中，覆盖层502可以掺杂有n型。作为覆盖层502的p型掺杂的结果，使2DEG126处的迁移电子分散，并且2DEG126溶解至第一源极/漏极电极130和第二源极/漏极电极132的侧面。因此，III-V族器件是增强型高电子迁移率晶体管(E-HEMT)或者一些其他合适的器件类型。
参考图5D，提供了图5A的III-V族器件的一些可替代的实施例的截面图500D，其中栅极介电层504将栅极电极134与III-V族异质结结构110分隔开。这样，III-V族器件是耗尽型金属-绝缘体-半导体HEMT(MIS-HEMT)或者一些其他合适的器件类型。栅极介电层504可以例如是氧化铝、氧化硅、一些其他合适的(一些)电介质、或者前述的任意组合。
参考图5E，提供了图5D的III-V族器件的一些可替代的实施例的截面图500E，其中栅极电极134和栅极介电层504还穿过阻挡层122延伸。结果，2DEG126在栅极电极134处具有断裂。另外，III-V族器件是增强模式MIS-HEMT或者一些其他合适的器件类型。
虽然图5B-图5E中第一源极/漏极电极130和第二源极/漏极电极132延伸至并且终止于阻挡层122的顶面，但是第一源极/漏极电极130和第二源极/漏极电极132可以可替代地穿过阻挡层122延伸至沟道层120。虽然图5A-图5C中栅极电极134直接接触沟道层120、阻挡层122、和覆盖层502的组合，但是栅极电极134可以可替代地通过图5D和图5E的栅极介电层504与沟道层120、阻挡层122、和覆盖层502分离。虽然图5A-图5E将粗糙缓冲层102示出为具有单层，但是粗糙缓冲层102可以可替代地具有如图4A和图4B所示的多层。虽然图5A-图5E将粗糙缓冲层102示出为具有如图1所示的顶面和底面，但是粗糙缓冲层102可以可替代地具有如图2A-图2E中任意一者所示的顶面和/或底面。
参考图6，提供了图1的III-V族器件的一些实施例的截面图600，其中互连结构602覆盖栅极电极134以及第一源极/漏极电极130和第二源极/漏极电极132。另外，第二钝化层604位于第一钝化层128和互连结构602之间，并且第一钝化层128包括下部介电层128a和位于下部介电层128a上面的上部介电层128b。
在一些实施例中，下部介电层128a是或者包括氧化硅、氮化硅、一些其他合适的(一些)电介质、或者前述的任意组合。在一些实施例中，上部介电层128b是或者包括等离子体增强的氧化硅和/或一些其他合适的(一些)电介质。在一些实施例中，第二钝化层604是或者包括等离子体增强的氮化硅和/或一些其他合适的(一些)电介质。
互连结构602包括层间介电(ILD)层606和堆叠在栅极电极134上方的ILD衬垫608。ILD衬垫608位于ILD层606的下面，并且将ILD层606与栅极电极134和第二钝化层604分隔开。ILD衬垫608可以是或者包括例如等离子体增强的氧化硅和/或一些其他合适的(一些)电介质，而ILD层606可以例如是或者包括非等离子体增强的氧化硅和/或一些其他合适的(一些)电介质。互连结构602还包括场板610和多个接触通孔612。
场板610围绕在栅极电极134的顶角周围，同时通过ILD衬垫608与栅极电极134保持分隔开。接触通孔612分别穿过ILD层606和ILD衬垫608延伸至第一源极/漏极电极130和第二源极/漏极电极132。虽然未示出，但是一个或者多个其他接触通孔可以穿过ILD层606延伸至栅极电极134和/或场板610。另外，虽然未示出，但是导线和附加通孔可以可替代地堆叠至接触通孔上方并且电连接至接触通孔。场板610和接触通孔612可以例如是或者包括金属和/或一些其他合适的(一些)导电材料。
虽然图6描述了图1的III-V族器件的变更，但是在图6的变更适用于图4A、图4B、和图5A-图5E的任意一者中的III-V族器件。例如，图5A可以包括图6的互连结构602。
参考图7-图16，提供了用于形成包括粗糙缓冲层的III-V族器件的方法的一些实施例的一系列截面图700-1600。该方法使用图6中的III-V族器件的实施例来示出，但是该方法也可以形成图1、图4A、图4B、和图5A-图5E的任意一者中的实施例。
如图7的截面图700所示，提供了衬底104。衬底104是或者包括硅，并且在至少一些实施例中，不包括III-V族半导体材料。例如，衬底104可以是或者包括单晶硅、或者一些其他合适的硅材料。在一些实施例中，衬底104是体半导体衬底和/或半导体晶圆。在一些实施例中，衬底104的顶面104t保持平坦或者基本平坦。另外，在一些实施例中，衬底104的顶面104t与衬底104的(111)晶格平面相同或者基本相同。例如，基本相同可以意味着(111)晶格平面和衬底104的顶面104t在X、Y、和Z尺寸中的每一者中以4度或者更小的偏置角相交。但是，在X、Y、和Z尺寸中其他合适的偏置角是可以接受的。
在一些实施例中，在进行下文关于图8所描述的动作之前，将衬底104的顶面104t预粗糙化。这种预粗糙化可以例如改善下文形成的粗糙缓冲层(例如参见图8)的粗糙度。预粗糙化可以例如通过覆盖湿蚀刻或者干蚀刻至衬底104的顶面104t中、通过选择性地蚀刻至顶面104t中、或者通过一些其他合适的预粗糙化工艺来实施。选择性地蚀刻可以例如使用光刻法将粗糙的图案转移至衬底104的顶面104t。在一些实施例中，其中衬底104的顶面104t进行预粗糙化，顶面104t具有用虚线702示出的轮廓。但是，其他轮廓是可以接受的。
如由图8的截面图800所示，粗糙的缓冲层102形成为在第一缓冲界面106a处位于衬底104的顶面104t上面并且直接接触衬底104的顶面104t。另外，粗糙缓冲层102形成在第一工艺室802内。粗糙缓冲层102的底面是粗糙的，因此衬底104的顶面104t和第一缓冲界面106a是粗糙的。另外，粗糙缓冲层102的顶面是粗糙的。图2A示出了在圆圈A内的粗糙缓冲层102的一些实施例的放大的截面图200A，而图2B-图2D示出了在圆圈A内的粗糙缓冲层102的一些可替代的实施例的放大的截面图200B-200D。如下所示，当III-V族器件用于RF应用时，粗糙度增加了在第一缓冲界面106a处的电阻，以增加PAE。
在一些实施例中，粗糙缓冲层102的顶面和底面是“粗糙的”，因为顶面和底面是不平坦的，并且具有在顶面和底面上周期性地或者随机地变化的斜率。在一些实施例中，粗糙缓冲层102的顶面和底面是“粗糙的”，因为顶面和底面具有在顶面和底面上周期性地或者随机地布置的凸块、小丘、突起、一些其他合适的特征、或者前述的任意组合。在一些实施例中，顶面和底面具有锯齿形轮廓、波浪形轮廓、蛇形轮廓、或者一些其他合适的轮廓。在一些实施例中，粗糙缓冲层102的厚度Tr为约20埃-200埃、约20埃-110埃、约110埃-200埃、或者一些其他合适的值。在一些实施例中，粗糙缓冲层102的TTV为约1.2-5.0、约1.2-3.1、约3.1-5.0、或者一些其他合适的值。
粗糙缓冲层102是或者包括具有窄带隙的半导体材料，诸如例如硅、锗、一些其他合适的(一些)半导体材料、或前述的任意组合。窄带隙可以例如是小于晶种缓冲层112的带隙的带隙和/或小于约1.3、1.0、或者一些其他合适值的带隙。在一些实施例中，粗糙缓冲层102的带隙和衬底104的带隙彼此在约0.1eV、0.5eV、0.7eV、或者其他一些合适的值内。在一些实施例中，粗糙缓冲层102是或者包括与衬底104相同的材料。在至少一些实施例中，粗糙缓冲层102不包括III-V族半导体材料。在一些实施例中，粗糙缓冲层102是可以用作下文中讨论的用于外延地生长晶种缓冲层的晶种的材料。
在一些实施例中，粗糙缓冲层102掺杂有缓冲元素。缓冲元素可以例如有助于或者以其他方式使得形成具有粗糙的顶面和底面的粗糙缓冲层102。例如，缓冲元素可以替代粗糙缓冲层102的晶格中的半导体元素，以在粗糙缓冲层102的顶面和底面处引起粗糙度。图3A-图3C示出了曲线302的各种实施例，其描述沿着粗糙缓冲层102的厚度Tr和/或沿着线B的缓冲元素的掺杂浓度。缓冲元素可以例如是或者包括碳、镁、锌、砷、磷、或者一些其他合适的缓冲元素。在一些实施例中，缓冲元素是n型掺杂剂。例如，在粗糙缓冲层102是硅或者包括硅的情况下，缓冲元素可以是砷、磷、或者用于硅的一些其他合适的n型掺杂剂。在可替代的实施例中，缓冲元素是p型掺杂剂。在一些实施例中，粗糙缓冲层102掺杂有多种缓冲元素，每种如上所述。
粗糙缓冲层102可以例如通过单独的金属有机化学气相沉积(MOCVD)工艺、共享的MOCVD工艺、硅外延沉积工艺、或者一些其他合适的沉积工艺来形成。单独的MOCVD工艺对于粗糙缓冲层102是单独的，并且不用于形成具有随后描述的晶种缓冲层的粗糙缓冲层102。共享的MOCVD工艺由粗糙缓冲层102和随后描述的晶种缓冲层共享，使得粗糙缓冲层102和晶种缓冲层一起形成。
在其中缓冲元素是或者包括砷或者磷的至少一些实施例中，粗糙缓冲层102通过硅外延沉积工艺来形成。硅外延沉积工艺可以例如是或者包括分子束外延(MBE)、气相外延(VPE)、液相外延(LPE)、一些其他合适的硅外延沉积工艺、或者前述的任意组合。在其中缓冲元素是或者包括镁或者锌的至少一些实施例中，粗糙缓冲层102通过单独的MOCVD工艺来形成。在其中缓冲元素是或者包括碳的至少一些实施例中，粗糙缓冲层102通过单独的或者共享的MOCVD工艺或者硅外延工艺来形成。
在一些实施例中，单独的MOCVD工艺包括将含硅的前体和含缓冲元素的前体引入在约600摄氏度-1000摄氏度的工艺温度下的第一工艺室802。但是，其他工艺温度是可以接受的。含硅的前体可以例如是或者包括硅烷(例如SiH4)或者一些其他合适的含硅前体。在其中缓冲元素是或者包括碳的实施例中，含缓冲元素的前体可以例如是或者包括环己烷(例如C6H12)、三甲基铝(例如Al2(CH3)6)、或者一些其他合适的含碳前体。在其中缓冲元素是或者包括镁的实施例中，含缓冲元素的前体可以例如是或者包括双(环戊二烯基)镁(例如Cp2Mg)、或者一些其他合适的含镁前体。在其中缓冲元素是或者包括锌的实施例中，含缓冲元素的前体可以例如是或者包括二甲基锌(例如C2H6Zn)、或者一些其他合适的含锌前体。
如图9的截面图900所示，晶种缓冲层112外延地形成为在第二缓冲界面106b处位于粗糙缓冲层102上面并且直接接触粗糙缓冲层102。另外，晶种缓冲层112使用粗糙缓冲层102作为晶种层或者成核层来形成，并且在第二工艺室902内形成。晶种缓冲层112用作用于生长下文中在晶种缓冲层112上形成的III-V族半导体层的晶种层或者成核层。晶种缓冲层112可以例如是或者包括氮化铝、一些其他合适的III族氮化物、或者一些其他合适的III-V族材料。另外，晶种缓冲层112可以例如具有约100埃-350埃、或其他合适的值的厚度Ts。
晶种缓冲层112可以例如通过MOCVD工艺、或者一些其他合适的沉积工艺来形成。在一些实施例中，晶种缓冲层112在约700摄氏度-1150摄氏度的处理温度下形成、和/或在第二工艺室1102具有约50毫巴-200毫巴的室压时形成。但是，其他工艺温度和/或室压是可以接受的。
在一些实施例中，晶种缓冲层112和粗糙缓冲层102通过以上关于粗糙缓冲层102的形成所提及的共享的MOCVD工艺在通用的工艺室中一起形成。在这样的实施例中，分别在图8和图9示出的第一工艺室802和第二工艺室902是相同的。通过共享的MOCVD工艺形成晶种缓冲层112和粗糙缓冲层102，可以例如提高产量，并且可以例如降低成本。在可替代的实施例中，晶种缓冲层112和粗糙缓冲层102在单独的工艺室中独立地形成。在这样的实施例中，分别在图8和图9示出的第一工艺室802和第二工艺室902是不同的。
在一些实施例中，共享的MOCVD工艺包括至少两个步骤：1)第一步骤用以形成掺杂有碳的粗糙缓冲层102；以及2)第二步骤用以形成位于粗糙缓冲层102上的晶种缓冲层112。在第一步骤期间，将含碳的铝前体引入至通用工艺室(例如分别在图8和图9示出的第一工艺室802和第二工艺室902，其在这些实施例中是相同的)中。在第二步骤期间，还将氮气前体引入至通用工艺室中。因此，在第一步骤期间，将含碳的铝前体、而不是氮前体引入至通用工艺室中，而在第二步骤期间，将含碳的铝前体和氮前体两者引入至通用工艺室中。含碳的铝前体可以是或者包括例如三甲基铝、或者一些其他合适的前体。在其中含碳的铝前体是或者包括三甲基铝的一些实施例中，将含碳的铝前体以约90-120标准立方厘米每分钟(SCCM)、或者一些其他合适的速率引入至通用工艺室中。氮前体可以是或者包括例如氨(例如NH3)或者一些其他合适的前体。第一步骤可以例如持续约30秒-180秒或者一些其他合适的时间的量，和/或第二步骤例如可以持续约3分钟-30分钟或者一些其他合适的时间的量。
因为晶种缓冲层112是与粗糙缓冲层102和衬底104不同的半导体材料，所以在粗糙缓冲层102和衬底104处发生能带弯曲。在至少一些实施例中，能带弯曲引起在粗糙缓冲层102处的沿着第一缓冲界面106a和第二缓冲界面106b延伸的2DHG114的形成。2DHG114具有高浓度的迁移空穴，并且因此具有低电阻。2DHG114的低电阻会降低衬底104的总电阻。当III-V族器件用于RF应用时，总电阻的降低会增加衬底损耗，并且降低PAE。另外，当III-V族器件用于RF应用时，总电阻的降低会使CPW降低。
但是，粗糙缓冲层102抵消了2DHG114的负面影响。粗糙缓冲层102的顶面和底面的粗糙度增加了顶面和底面的载流子散射，因此降低了2DHG114处的载流子迁移率。降低的载流子迁移率会增加2DHG114处的电阻，并且因此增加衬底104的总电阻。当将III-V族器件用于RF应用时，增加的总电阻会减小衬底损耗，并且增加PAE。另外，当III-V族器件用于RF应用时，增加的总电阻会增强CPW。在其中粗糙缓冲层102掺杂有n型掺杂剂的至少一些实施例中，粗糙缓冲层102的过量电子抵消2DHG114的迁移空穴，并且还增加2DHG114处的电阻，以进一步减小衬底损耗。
如图10的截面图1000所示，梯度缓冲层116形成在晶种缓冲层112上。梯度缓冲层116是或者包括具有第一元素和第二元素的III-V族半导体材料，第一元素和第二元素分别具有带梯度的原子百分比。例如，第一元素可以具有从梯度缓冲层116的底面至梯度缓冲层116的顶面增加的原子百分比，而第二元素可以具有从底面至顶面减小的原子百分比。第一缓冲层和第二缓冲层可以例如是III族元素。第二元素可以例如是晶种缓冲层112的III族元素，和/或第一元素可以例如是随后在梯度缓冲层上形成的III-V族层中发现的III族元素。梯度缓冲层116可以例如是或者包括氮化铝镓、一些其他合适的III族氮化物、或者一些其他合适的III-V族材料。在一些实施例中，梯度缓冲层116具有约0.5微米-1.5微米、或者一些其他合适的值的厚度Tg。
梯度缓冲层116可以例如通过MOCVD、一些其他合适的外延工艺、或者一些其他合适的沉积工艺来形成。在一些实施例中，梯度缓冲层116在约1000摄氏度-1150摄氏度的工艺温度下、和/或在具有约50毫巴-200毫巴的室压的工艺室内形成。但是，其他工艺温度和/或室压是可以接受的。
如图11的截面图1100所示，隔离缓冲层118形成在梯度缓冲层116上。隔离缓冲层118是或者包括掺杂有缓冲元素的III-V族半导体材料，以具有高电阻。高电阻例如可以是高于下文讨论的沟道层(例如参见图12)的电阻的电阻。高电阻允许隔离缓冲层118用作用于下文中形成的沟道层的“后阻挡”，从而减小衬底损耗，并且增加所形成的III-V族器件的软击穿电压。缓冲元素可以例如是碳、铁、或者一些其他合适的缓冲元素。隔离缓冲层118可以是或者包括例如氮化镓、一些其他合适的III族氮化物、或者一些其他合适的III-V族材料。在一些实施例中，隔离缓冲层118可以与梯度缓冲层116和/或晶种缓冲层112共享III族元素和/或V族元素。在一些实施例中，隔离缓冲层118的厚度为约0.5微米-2.5微米、或者其他合适的值。
隔离缓冲层118可以例如通过MOCVD、一些其他合适的外延工艺、或者一些其他合适的沉积工艺来形成。在一些实施例中，隔离缓冲层118在约900摄氏度-1050摄氏度的工艺温度下、和/或在具有约50毫巴-500毫巴的室压的工艺室内形成。但是，其他工艺温度和/或室压是可以接受的。
晶种缓冲层112、梯度缓冲层116、和隔离缓冲层118共同地限定III-V族缓冲结构108。III-V族缓冲结构108和粗糙缓冲层102可以例如补偿在衬底104和下文中在III-V族缓冲结构108上形成的异质结结构之间的在晶格常数、晶体结构、热膨胀系数、或者前述的任意组合方面的差异。通过补偿这些差异，III-V族缓冲结构108和粗糙缓冲层102可以减轻应力，这可以例如减小泄漏电流和/或减少衬底104的翘曲。
如由图12的截面图1200所示，沟道层120形成在隔离缓冲层118上。沟道层120是或者包括未掺杂的III-V族半导体材料。在一些实施例中，沟道层120是或者包括与隔离缓冲层118相同的III-V族半导体材料，除非沟道层120不掺杂而隔离缓冲层118掺杂。沟道层120可以例如是或者包括氮化镓、一些其他合适的III族氮化物、或者一些其他合适的III-V族材料。在一些实施例中，沟道层120具有约0.2微米-0.6微米的厚度Tc、或者一些其他合适的厚度值。
沟道层120可以例如通过MOCVD、一些其他合适的外延工艺、一些其他合适的沉积工艺来形成。在一些实施例中，沟道层120在约950摄氏度-1050摄氏度的工艺温度下、和/或在具有约100毫巴-650毫巴的室压的工艺室内形成。但是，其他工艺温度和/或室压是可以接受的。
如由图13的截面图1300所示，阻挡层122形成为位于沟道层120上面并且直接接触沟道层120。阻挡层122是所具有的带隙不等于沟道层120的带隙的III-V族半导体材料。由于带隙不相等，因此沟道层120和阻挡层122在沟道层120和阻挡层122直接接触的异质结界面124处限定了异质结。因此，沟道层120和阻挡层122共同限定了III-V族异质结结构110。另外，阻挡层122是极化的，因此正电荷朝着阻挡层122的底面移动，而负电荷朝着阻挡层122的顶面移动。因为阻挡层122是极化的，所以2DEG126形成在沟道层120中。2DEG126沿着异质结界面124延伸，并且具有高浓度的迁移电子。由于迁移电子的高浓度，因此2DEG126是导电的。阻挡层122可以是或者包括例如氮化铝镓、一些其他合适的III族氮化物、或者一些其他合适的III-V族材料。在一些实施例中，阻挡层122是或者包括AlyGa1-yN，其中y为约0.1-0.2。在一些实施例中，阻挡层122具有约5纳米-30纳米的厚度Tb、或者一些其他合适的厚度值。
阻挡层122可以例如通过MOCVD、一些其他合适的外延工艺、或者一些其他合适的沉积工艺来形成。在一些实施例中，阻挡层122在约1000摄氏度-1100摄氏度的工艺温度下、和/或在具有约50毫巴-100毫巴的室压的工艺室内形成。但是，其他工艺温度和/或室压是可以接受的。
虽然未示出，但是在下文中在图14形成第一钝化层之前，覆盖层可以形成在梯度缓冲层116上。覆盖层是或者包括所具有的带隙不等于阻挡层122的带隙的III-V族半导体材料。覆盖层可以例如是或者包括氮化镓、一些其他合适的III族氮化物、或者一些其他合适的III-V族材料。在一些实施例中，覆盖层502是或者包括二元III-V族材料和/或包括与沟道层120相同的元素。在一些实施例中，覆盖层未掺杂，关于图5B描述了其一个示例。在可替代的实施例中，覆盖层掺杂有p型或者n型掺杂剂，关于图5C描述了其一个示例。
在一些实施例中，覆盖层是或者包括氮化镓，阻挡层122是或者包括氮化铝镓，并且并且覆盖层和阻挡层122在通用工艺室内和/或通用多室工艺工具内在原位形成。覆盖层在III-V族器件的形成期间保护阻挡层122，因此不会从阻挡层122形成天然氧化物。相反，天然氧化物可以从覆盖层形成。来自氮化镓的天然氧化物比来自氮化铝镓的天然氧化物更稳定并且更容易清洁。另外，从覆盖层来清洁天然氧化物不会有损坏阻挡层122的风险。
如图14的截面图1400所示，第一钝化层128形成在III-V族异质结结构110上方。第一钝化层128包括下部介电层128a和位于下部介电层128a上面的上部介电层128b。在可替代的实施例中，省略下部介电层128a或者上部介电层128b。下部介电层可以例如是或者包括氧化硅、氮化硅、一些其他合适的(一些)电介质、或者前述的任意组合。上部介电层128b可以例如是或者包括等离子体增强的氧化硅和/或一些其他合适的(一些)电介质。第一钝化层128可以例如通过等离子体增强化学气相沉积(PECVD)、低压化学气相沉积(LPCVD)、大气压化学气相沉积(APCVD)、原子层沉积(ALD)、一些其他合适的(一些)沉积工艺、或者前述的任意组合来形成。
还通过图14的截面图1400示出，第一源极/漏极电极130和第二源极/漏极电极132形成在第一钝化层128上面。另外，第一源极/漏极电极和第二源极/漏极电极穿过第一钝化层128凸出，并且终止于阻挡层122的顶面。在可替代的实施例中，第一源极/漏极电极130和第二源极/漏极电极132穿过阻挡层122凸出，并且终止于沟道层120。例如，参见图5A。第一源极/漏极电极130和第二源极/漏极电极132可以例如是或者包括金属和/或一些其他合适的(一些)导电材料。
用于形成第一源极/漏极电极130和第二源极/漏极电极132的工艺可以例如包括：1)图案化第一钝化层128，以形成对应于第一源极/漏极电极130和第二源极/漏极电极132的开口；2)沉积覆盖第一钝化层的金属层，并且填充开口；以及3)图案化金属层至第一源极/漏极电极130和第二源极/漏极电极132中。但是，其他工艺是可以接受的。第一钝化层128和金属层的图案化可以例如分别通过光刻/蚀刻工艺或者一些其他合适的图案化工艺来实施。至少用于第一钝化层128的光刻/蚀刻工艺可以例如采用干蚀刻或者一些其他合适的蚀刻类型。金属层的沉积可以例如通过PECVD、LPCVD、APCVD、ALD、一些其他合适的(一些)沉积工艺、或者前述的任意组合来实施。
如图15的截面图1500所示，第二钝化层604和栅极电极134形成在第一源极/漏极电极130和第二源极/漏极电极132以及第一钝化层128上方。栅极电极134位于第二钝化层604上面，并且穿过第一钝化层128和第二钝化层604凸出。另外，栅极电极134凸出至并且终止于阻挡层122的顶面。第二钝化层604可以例如是或者包括等离子体增强的氮化硅和/或一些其他合适的(一些)电介质。第二钝化层604可以例如随着形成第一钝化层128而形成。栅极电极134可以例如是或者包括金属和/或一些其他合适的(一些)导电材料。栅极电极134可以例如在形成第一源极/漏极电极130和第二源极/漏极电极132时形成。
虽然第一源极/漏极电极130和第二源极/漏极电极132以及栅极电极134示出为分别形成，但是第一源极/漏极电极130和第二源极/漏极电极132以及栅极电极134可以可替代地一起形成。在这样的实施例中，省略第二钝化层604。另外，上述用于形成第一源极/漏极电极130和第二源极/漏极电极132的工艺可以形成平行于第一源极/漏极电极130和第二源极/漏极电极132的栅极电极134。而栅极电极134延伸至III-V族异质结结构110，栅极介电层可以可替代地形成为将栅极电极134与III-V族异质结结构110分隔开。这样的栅极介电层的示例示出在图5D和图5E中。
如图16的截面图1600所示，互连结构602形成在第二钝化层604和栅极电极134上方。互连结构602包括ILD层606和ILD衬垫608。ILD衬垫608位于ILD层606下面，并将ILD层606与栅极电极134和第二钝化层604分隔开。互连结构602还包括场板610和ILD层606中的多个接触通孔612。场板610围绕在栅极电极134的顶角周围，同时通过ILD衬垫608与栅极电极134保持分隔开。接触通孔612分别穿过ILD层606和ILD衬垫608延伸至第一源极/漏极电极130和第二源极/漏极电极132。
虽然参考方法描述了图7至图16，但是应该理解的是，图7-图16所示的结构不限于该方法，而是可以独立于该方法单独存在。虽然将图7至图16描述为一系列动作，但是应该理解的是，在其他实施例中，动作的顺序可以改变。虽然图7-图16示出和描述为一组特定的动作，但是在其他实施例中可以省略示出和/或描述的一些动作。另外，在其他实施例中可以包括未示出和/或描述的动作。
参考图17，提供了图7-图16的方法的一些实施例的框图1700。
在1702，粗糙缓冲层沉积在衬底上。参见例如图8。
在1704，III-V族缓冲结构形成在粗糙缓冲层上。参见例如图9-图11。在1704a，III-V族缓冲结构的形成包括在粗糙缓冲层上沉积晶种缓冲层。参见例如图9。在1704b，III-V族缓冲结构的形成包括在晶种缓冲层上沉积梯度缓冲层。参见例如图10。在1704c，III-V族缓冲结构的形成包括在梯度缓冲层上沉积隔离缓冲层。参见例如图11。在可替代的实施例中，完全省略III-V族缓冲结构。在可替代的实施例中，部分地省略III-V族缓冲结构，如此省略晶种缓冲层、梯度缓冲层、隔离缓冲层、一些其他(一些)缓冲层(图7-图16未示出)、或者前述的任意组合。
晶种缓冲层在粗糙缓冲层中引起2DHG的形成。这继而减小了衬底的电阻，并且增加了衬底损耗，从而当III-V族器件用于RF应用时，减小了PAE。但是，粗糙缓冲层的粗糙表面会通过在粗糙表面处散射载流子来抵消2DHG的负面影响。这会降低2DHG处的载流子迁移率，并且增加2DHG处的电阻。增加的电阻继而会减小衬底损耗并且增加PAE。
在1706，III-V族异质结结构形成在III-V族缓冲结构上。参见例如图12和图13。
在1708，栅极电极和一对源极/漏极电极形成在III-V族异质结结构上。参见例如图14和图15。
虽然在此将图17的框图1700示出和描述为一系列动作或者事件，但是应该理解的是，这样的动作或者事件的图示顺序不应以限制性的意义来解释。例如，除了本文图示和/或描述的那些动作或者事件之外，一些动作可以以不同的顺序发生和/或与其他动作或者事件同时发生。另外，可能不需要全部示出的动作来实现本文描述的一个或者多个方面或者实施例，并且本文描述的一个或者多个动作可以在一个或者多个单独的动作和/或阶段中实施。
在一些实施例中，本发明提供了一种半导体器件，包括：衬底；III-V族缓冲结构，位于衬底上面；III-V族异质结结构，位于III-V族缓冲结构上面；一对源极/漏极电极，位于III-V族异质结结构上面；栅极电极，位于III-V族异质结结构上面、横向地位于源极/漏极电极之间；以及粗糙缓冲层，位于衬底和III-V族缓冲结构之间，其中，粗糙缓冲层分别在第一界面和第二界面处直接接触衬底和III-V族缓冲结构，其中，第一界面是整体的粗糙和/或第二界面是整体的粗糙，并且其中，粗糙缓冲层与衬底共享通用的半导体元素。在一些实施例中，第一界面或者第二界面具有在随机尺寸的凸块之间交替的波浪形轮廓。在一些实施例中，粗糙缓冲层的厚度在整体的粗糙缓冲层中变化。在一些实施例中，粗糙缓冲层的厚度具有最大厚度值和最小厚度值，其中，最大厚度值是最小厚度值的约1.2-5.1倍。在一些实施例中，第一界面和第二界面是整体的粗糙。在一些实施例中，粗糙缓冲层包括掺杂有碳、镁、锌、砷、或者磷的单晶硅。在一些实施例中，III-V族缓冲结构包括：氮化铝层，位于粗糙缓冲层上面并且直接接触粗糙缓冲层；以及梯度氮化铝镓层，位于氮化铝层上面，并且所具有的铝的原子百分比从顶至底带有梯度。
在一些实施例中，本发明提供了另一种半导体器件，包括：硅衬底；III-V族缓冲结构，位于硅衬底上面；III-V族异质结结构，位于III-V族缓冲结构上面；一对源极/漏极电极，位于III-V族异质结结构上面；栅极电极，位于III-V族异质结结构上面、横向地位于源极/漏极电极之间；缓冲层，位于硅衬底和III-V族缓冲结构之间；以及2DHG，位于缓冲层中，其中，缓冲层的顶面和/或缓冲层的底面配置成散射2DHG中的迁移空穴，以减小2DHG处的载流子迁移率。在一些实施例中，缓冲层的顶面和底面具有整体布置的多个随机尺寸的凸块。在一些实施例中，缓冲层的顶面和底面中的一者与缓冲层的顶面和底面中的另一者相比是粗糙的。在一些实施例中，缓冲层包括掺杂有n型掺杂剂的硅，其中硅衬底基本不包括n型掺杂剂。在一些实施例中，III-V族缓冲结构包括基本包括铝和氮化物的III-V族层，其中III-V族层位于缓冲层上面并且直接接触缓冲层。在一些实施例中，缓冲层基本包括掺杂的硅。
在一些实施例中，本申请提供了一种用于形成半导体器件的方法，该方法包括：沉积位于衬底的顶面上方并且直接接触衬底的顶面的粗糙缓冲层，其中，粗糙缓冲层的沉积使衬底的顶面变得粗糙；沉积位于粗糙缓冲层上方并且直接接触粗糙缓冲层的晶种缓冲层；形成位于晶种缓冲层上面的异质结结构；形成位于异质结结构上的一对源极/漏极电极；以及形成位于异质结结构上、横向地位于源极/漏极电极之间的栅极电极。在一些实施例中，粗糙缓冲层沉积在第一工艺室中，其中，晶种缓冲层沉积在与第一工艺室不同的第二工艺室中。在一些实施例中，粗糙缓冲层的沉积包括使用包括硅的第一前体和包括碳、镁、或者锌的第二前体的MOCVD。在一些实施例中，粗糙缓冲层的沉积通过硅外延工具实施，并且形成包括掺杂有砷或者磷的硅的粗糙缓冲层。在一些实施例中，粗糙缓冲层和晶种缓冲层沉积在通用的工艺室中。在一些实施例中，粗糙缓冲层和晶种缓冲层通过共享的MOCVD工艺来沉积，其中，共享的MOCVD工艺包括：将第一前体而非第二前体引入至通用工艺室中以形成粗糙缓冲层；以及在形成粗糙缓冲层之后，将第一前体和第二前体两者引入至通用工艺室中以形成晶种缓冲层。在一些实施例中，晶种缓冲层引起沿着衬底的顶面的2DHG的形成。
前面概述了若干实施例的特征，使得本领域的技术人员可以更好地理解本公开的各个方面。本领域的技术人员应该理解，他们可以容易地使用本公开作为用于设计或修改用于执行与本公开相同或类似的目的和/或实现相同或类似优点的其他工艺和结构的基础。本领域的技术人员还应该意识到，这种等效结构不背离本公开的精神和范围，并且可以进行各种改变、替换和变更而不背离本公开的精神和范围。

Claims (10)

1.一种半导体器件，包括：
衬底；
III-V族缓冲结构，位于所述衬底上面；
III-V族异质结结构，位于所述III-V族缓冲结构上面；
一对源极/漏极电极，位于所述III-V族异质结结构上面；
栅极电极，位于所述III-V族异质结结构上面、横向地位于所述源极/漏极电极之间；以及
粗糙缓冲层，位于所述衬底和所述III-V族缓冲结构之间，其中，所述粗糙缓冲层分别在第一界面和第二界面处直接接触所述衬底和所述III-V族缓冲结构，其中，所述第一界面是整体的粗糙和/或所述第二界面是整体的粗糙，并且其中，所述粗糙缓冲层与所述衬底共享通用的半导体元素。
2.根据权利要求1所述的半导体器件，其中，所述第一界面或者所述第二界面具有在随机尺寸的凸块之间交替的波浪形轮廓。
3.根据权利要求1所述的半导体器件，其中，所述粗糙缓冲层的厚度在整体的所述粗糙缓冲层中变化。
4.根据权利要求3所述的半导体器件，其中，所述粗糙缓冲层的所述厚度具有最大厚度值和最小厚度值，并且其中，所述最大厚度值是所述最小厚度值的约1.2-5.1倍。
5.根据权利要求1所述的半导体器件，其中，所述第一界面和所述第二界面是整体的粗糙。
6.根据权利要求1所述的半导体器件，其中，所述粗糙缓冲层包括掺杂有碳、镁、锌、砷、或者磷的单晶硅。
7.根据权利要求1所述的半导体器件，其中，所述III-V族缓冲结构包括：
氮化铝层，位于所述粗糙缓冲层上面并且直接接触所述粗糙缓冲层；以及
梯度氮化铝镓层，位于所述氮化铝层上面，并且所具有的铝的原子百分比从顶至底带有梯度。
8.一种半导体器件，包括：
硅衬底；
III-V族缓冲结构，位于所述硅衬底上面；
III-V族异质结结构，位于所述III-V族缓冲结构上面；
一对源极/漏极电极，位于所述III-V族异质结结构上面；
栅极电极，位于所述III-V族异质结结构上面、横向地位于所述源极/漏极电极之间；
缓冲层，位于所述硅衬底和所述III-V族缓冲结构之间；以及
二维空穴气体(2DHG)，位于所述缓冲层中，其中，所述缓冲层的顶面和/或所述缓冲层的底面配置成散射所述二维空穴气体中的迁移空穴，以减小所述二维空穴气体处的载流子迁移率。
9.根据权利要求8所述的半导体器件，其中，所述缓冲层的所述顶面和所述底面具有整体布置的多个随机尺寸的凸块。
10.一种用于形成半导体器件的方法，所述方法包括：
沉积位于衬底的顶面上方并且直接接触所述衬底的所述顶面的粗糙缓冲层，其中，所述粗糙缓冲层的所述沉积使所述衬底的所述顶面变得粗糙；
沉积位于所述粗糙缓冲层上方并且直接接触所述粗糙缓冲层的晶种缓冲层；
形成位于所述晶种缓冲层上面的异质结结构；
形成位于所述异质结结构上的一对源极/漏极电极；以及
形成位于所述异质结结构上、横向地位于所述源极/漏极电极之间的栅极电极。
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