KR102189046B1 - 부분적 층 전사 시스템 및 방법 - Google Patents

부분적 층 전사 시스템 및 방법 Download PDF

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Abstract

실시예는 장치를 포함하고, 이 장치는, 제1 접합 재료의 제1 부분에 결합된, 제1 반도체 스위칭 요소를 포함하는 제1 층; 및 제2 접합 재료의 제2 부분에 결합된, 제2 반도체 스위칭 요소를 포함하는 제2 층을 포함하고, (a) 제1 층은 제2 층 위에 있고, (b) 제1 부분은 제2 부분에 직접 접속되고, (c) 제1 부분의 제1 측벽들은 불균일하게 톱니화된다. 다른 실시예들도 본 명세서에 설명된다.

Description

부분적 층 전사 시스템 및 방법{PARTIAL LAYER TRANSFER SYSTEM AND METHOD}
실시예는 격자 부정합된 반도체 디바이스들을 다룬다.
예를 들어, 원소 실리콘(Si) 기판 상에 고품질 III-V 반도체를 또는 Si 기판 상에 IV 반도체를 제조함으로써 다양한 전자 및 광전자 디바이스가 가능케될 수 있다. III-V 또는 IV 재료의 성능 이점을 달성할 수 있는 표면 층들은, 인듐 안티몬화물(InSb), 인듐 비화물(InAs), 게르마늄(Ge), 실리콘 게르마늄(SiGe) 등의 그러나 이것으로 제한되지 않는 극히 높은 이동도의 재료로부터 제조된 CMOS 및 양자 웰(QW) 트랜지스터와 같은 다양한 고성능 전자 디바이스를 호스팅할 수 있다. 레이저, 검출기 및 광전지 등의 광학 디바이스 뿐만 아니라 전자 디바이스들은 또한, 갈륨 비화물(GaAs) 및 인듐 갈륨 비화물(InGaAs) 등의 그러나 이것으로 제한되지 않는 다양한 다른 직접 밴드갭 재료로부터 제조될 수 있다.
그러나, Si 기판 상의 III-V 및 IV 재료의 성장은 많은 해결과제를 제시한다. 결정 결함은, 격자 부정합, 극성-온-무극성 부정합(polar-on-nonpolar mismatch), 및 III-V 반도체 에피택셜(EPI) 층과 Si 반도체 기판 또는 IV 반도체 EPI 층과 Si 반도체 기판 사이의 열적 부정합에 의해 생성된다. EPI 층과 기판 사이의 격자 부정합이 수 퍼센트를 초과하면, 부정합에 의해 유도되는 변형(strain)은 너무 크게 되고 EPI 층에서 결함이 발생된다. 일단 막 두께가 임계 두께보다 크게 되면(즉, 막은 이 두께 아래에서 완전히 변형되고 이 두께 위에서 부분적으로 이완된다), 막과 기판 계면 뿐만 아니라 EPI 막에서 불일치 전위(misfit dislocations)를 생성함으로써 변형은 이완된다. EPI 결정 결함은 관통 전위(threading dislocations), 적층 결함(stacking faults) 및 트윈스(twins)의 형태일 수 있다. 많은 결함들, 특히 관통 전위와 트윈스는, 반도체 디바이스가 제조되는 "디바이스 층" 내로 전파하는 경향이 있다. 일반적으로, 결함 발생의 심각성은 III-V 반도체와 Si 기판 또는 IV 반도체와 Si 기판 사이의 격자 부정합의 양과 상관된다.
본 발명의 실시예들의 특징들 및 이점들은, 첨부된 청구항들, 하나 이상의 예시적 실시예의 이하의 상세한 설명, 및 대응하는 도면들로부터 명백해질 것이다.
도 1은 종래의 종횡비 제한 구조물을 도시하고, 도 2는 종래의 격자 부정합 브리징 버퍼(lattice mismatch bridging buffer)를 도시한다.
도 3은 본 발명의 실시예에서의 비결합된 도너 및 리시버 웨이퍼들(uncoupled donor and receiver wafers)을 도시한다.
도 4는 부분적 층 전사가 완료되기 이전의 본 발명의 실시예에서의 결합된 도너 및 리시버 웨이퍼들을 도시한다.
도 5는 부분적 층 전사가 완료된 이후의 본 발명의 실시예에서의 결합된 도너 및 리시버 웨이퍼들을 도시한다.
도 6은 부분적 층 전사와 인터커넥트 구축(interconnect build-up)이 완료된 이후의 본 발명의 실시예에서의 결합된 도너 및 리시버 웨이퍼들을 도시한다.
도 7은 본 발명의 실시예에서의 부분적 층 전사 방법에서의 스테이지를 도시한다.
도 8은 본 발명의 실시예에서의 부분적 층 전사 방법에서의 스테이지를 도시한다.
이제, 유사한 구조물들에는 유사한 접미사 참조 부호들이 제공되는 도면들을 참조할 것이다. 다양한 실시예들의 구조물들을 더욱 명료하게 도시하기 위하여, 본 명세서에 포함된 도면들은 반도체/회로 구조물들의 도식적 표현이다. 따라서, 제조된 집적 회로 구조물들의 실제 외관은, 예를 들어, 현미경 사진에서, 상이하게 나타날 수도 있지만, 여전히 도시된 실시예들의 청구대상 구조물들을 포함하고 있다. 게다가, 도면들은 예시된 실시예들을 이해하는데 유용한 구조물들만을 도시할 수 있다(예를 들어, 도 4의 부분(401)은 층(401)에 대한 (트랜지스터 등의) 상세사항에 초점을 두기보다는 층(401, 451)의 결합 부분들에 더 많은 중점을 두도록 단순화되어 있다). 본 기술분야에 공지된 추가 구조물들은 도면의 명료성을 유지하기 위해 포함되지 않을 수도 있다. 예를 들어, 반도체 디바이스의 모든 층이 반드시 도시되는 것은 아니다. "실시예", "다양한 실시예" 등은, 이와 같이 설명된 실시예(들)이 특정한 특징, 구조 또는 특성을 포함할 수 있다는 것을 나타내지만, 모든 실시예가 반드시 그 특정한 특징, 구조, 또는 특성을 포함하는 것은 아니다. 일부 실시예들은 다른 실시예들에 대해 설명된 특징들 중 일부, 전부를 갖거나, 아무것도 갖지 않을 수도 있다. "제1", "제2", "제3" 등은 공통의 대상을 설명하며 참조되고 있는 유사한 대상들의 상이한 사례들을 나타낸다. 이러한 형용사들은 이와 같이 설명된 대상들이, 시간적으로, 공간적으로, 순위에서 또는 임의의 다른 방식으로 주어진 순서대로 있어야 한다는 것을 암시하는 것은 아니다. "접속된"은, 요소들이 서로 직접 물리적 또는 전기적으로 접촉한다는 것을 나타내고, "결합된"은 요소들이 서로 협력 또는 상호작용한다는 것을 나타내지만, 이들은 직접 물리적 또는 전기적으로 접촉하거나 접촉하지 않을 수도 있다. 또한, 상이한 도면들 내의 동일한 또는 유사한 부분들을 가리키기 위해 유사한 또는 동일한 번호들이 이용될 수 있지만, 이렇게 하는 것이 유사한 또는 동일한 번호를 포함하는 모든 도면들이 단일 또는 동일한 실시예를 구성한다는 것을 의미하는 것은 아니다.
격자 부정합을 관리하기 위한 종래의 기술은 종횡비 트랩핑(ART; Aspect Ratio Trapping)을 포함한다. ART는 특정한 각도로 상방으로 전파하는 관통 전위에 기초한다. 도 1에서 알 수 있는 바와 같이, ART에서 트렌치는 충분히 높은 종횡비를 갖는 제1 반도체(S1)(101)에서 트렌치가 형성되되, 트렌치에 위치한 제2 반도체(S2)(103)에서의 결함이 트렌치의 측벽 상에서 끝나고 종단부(terminations) 위의 임의의 층은 결함이 없도록 형성된다. 트렌치는 장벽(116)을 포함하거나 포함하지 않을 수도 있다.
도 2에서 알 수 있는 바와 같이, 격자 부정합된 구성 내의 결함을 관리하기 위한 또 다른 종래의 기술은, S1 기판(201)과 관심대상의 층들(예를 들어, III-V족 재료(S2)(203) 등을 포함하는 디바이스 층들) 사이의 격자 상수 차이를 브리징하는 두꺼운 버퍼(217)(예를 들어, 0.5 미크론 이상의 두께)의 퇴적을 수반한다. 버퍼는 장벽 부분(216) 사이에 있다. 이러한 종래의 기술에서 결함들을 두꺼운 버퍼 내에서 서로 "벤딩(bend)"하여 결함을 소멸시키기 위해 복잡한 어닐링 및 조성적 그레이딩 프로세스(complicated anneals and compositional grading processes)가 이용된다. 많은 두꺼운 버퍼 기술들은 시간 소모적이고, 비싸며, 버퍼의 바람직하지 않은 표면 거칠기(roughness)를 포함하며, 최소한의 결함 밀도가 여전히 높게 남아 있다.
또한, 스케일링이 진보되고 디바이스들이 더 작아짐에 따라, 트렌치 또는 웰에 이용가능한 공간이 줄어든다. 그러나, 버퍼는 쉽게 스케일링될 수 없다. 따라서, 버퍼는 ART 구조물과 결합될 필요가 있다. ART가 필요한 전이 층/버퍼 두께를 감소시킬 수 있지만, ART 구조물 자체는 매우 높은 종횡비 패터닝을 필요로 한다. 그리고 스케일링이 진보함에 따라, 더 작은 디바이스에서 구조물(예를 들어, 트렌치)에 이용가능한 공간이 제한되기 때문에 매우 높은 종횡비 구조물의 제조가 더욱 어렵게 된다.
매우 유사한 격자 파라미터를 갖는 소정의 족의 재료(예를 들어, 게르마늄 및 갈륨 비화물)가 있지만, 이들 재료를 버퍼를 이용하지 않고(또는 작은 버퍼를 이용하여) 이종 방식으로 서로 통합하는 것은 그 성공이 제한되어 있다.
ART 및 버퍼 기반의 기술들 외에도, 매우 상이한 격자 상수를 갖는 재료들의 이종 통합은 층 전사 프로세스를 통해 해결될 수 있다. 그러나, 층 전사는 결함도 역시 갖는다. 예를 들어, 층 전사는 통상적으로 도너 웨이퍼로부터 유사한 크기의 리시빙 웨이퍼로의 전체 층의 전사를 수반한다. 따라서, 전사는 "저 입도(low granularity)"를 가지며 리시빙 웨이퍼의 일부 부분들에 대해 층 전사를 구현하기에는 이상적이지 않지만 동일한 웨이퍼의 다른 부분들에 대해서는 그렇지 않다.
대조적으로, 실시예는 층 전사를 수반하지만, 리시빙 웨이퍼의 부분적 양만 전사된 층에 의해 덮인다. 부분적 층 전사가 완료된 이후에 다양한 실시예들은 재료의 전사된 이종 구성들의 "아일랜드들(islands)"을 포함하고, 여기서, 도너 리시버로부터의 아일랜드들은 이제 전체 리시빙 웨이퍼를 덮지 않고(또는 대부분 덮지 않고) 리시빙 웨이퍼에 합쳐진다. 이것은 비용 감소(도너 웨이퍼로부터의 전체 층 대신에 도너 웨이퍼의 일부만이 이용됨) 또는 일부 경우에는 인터커넥트 통합 간소화로 이어질 수 있다. 예를 들어, 전체 웨이퍼 층 전사에 비해, 전사된 재료의 아일랜드들을 갖는 것은 (전통적인 층 전사의 경우에서와 같이) 층간 인터커넥트를 가능케하는 영역을 에칭할 필요성을 제거하거나, 원하는 층간(inter-strata) 인터커넥트가 매우 크다면, 전기 도금 프로세스가 더욱 간단히 달성될 수 있다.
이러한 실시예는 도너 웨이퍼의 일부만을 이용함으로써 비용 감소로 이어질 수 있을 뿐만 아니라, 도너 웨이퍼 자체는 (전형적으로 종래의 층 전사의 경우와 같이) 리시빙 도너와 동일한 크기일 필요가 없다. 즉, 완전한 층 전사의 경우 종래에 도너 및 리시버 웨이퍼들은 치수가 "정합되어(match up)" 전체 전사된 층이 전체 리시빙 웨이퍼를 가리거나 덮는다. 그러나 한 실시예에서 도너 웨이퍼는 리시빙 웨이퍼보다 작다(그러나, 다른 실시예들에서 도너 웨이퍼는 리시빙 웨이퍼보다 크기가 같거나 클 수도 있다). 도너 웨이퍼를 리시빙 웨이퍼보다 작게 하는 것은, 도너 웨이퍼가 외래 비-Si 재료를 포함할 수 있기 때문에 바람직할 수 있다. 이러한 외래 재료 및 대응하는 디바이스를 성장시키는 것은 더 큰 웨이퍼 직경(예를 들어, 300 mm 직경 웨이퍼)에서 행하기에는 어려울 수 있다.
도너 및/또는 리시버 웨이퍼 크기에 관계없이, 다양한 실시예들은 도너 웨이퍼로부터 리시버 웨이퍼로의 재료(예를 들어, 단결정 재료)의 층을 부분적으로 전사하는 방법을 제공한다. 이렇게 하는 것은, 도너 웨이퍼의 재료와, 도너 웨이퍼의 재료(예를 들어, 단결정 재료)와 격자 부정합을 갖는 리시빙 웨이퍼 내의 일부 다른 재료 사이의 격자 부정합을 관리하는 것을 도울 수 있다. 더욱 일반적으로, 실시예들은 도너 웨이퍼의 재료와, 도너 웨이퍼의 재료와 격자 부정합을 갖는 리시빙 웨이퍼 내의 일부 다른 재료 사이의 격자 부정합을 관리하는 것을 도울 수 있다.
실시예들은, 후술되는 바와 같이 상이한 방식들로 달성될 수 있는, 리시빙 웨이퍼 상의 오직 원하는 영역에서의 제어된 접합을 통해 부분적 층 전사를 용이하게 한다. 또한, 이러한 실시예들은 디바이스들(예를 들어, 다이오드 및 트랜지스터 등의 스위칭 디바이스들)이 층 전사 이후에 제조되는 것을 허용한다. 예를 들어, 제1 디바이스를 포함하는 도너 웨이퍼 부분은, 전사 시에 이미 구축된 디바이스들을 갖고 있을 수 있는 리시빙 웨이퍼에 전사될 수 있다. 또 다른 예는 도너 웨이퍼가, 단순히, 층 전사 이후에 디바이스가 제조될 기판일 수도 있는 때이다. (도너 웨이퍼가 전사 시에 디바이스를 이미 갖고 있는) 첫 번째 경우에서, 정렬은 중요하지만(및 문제가 될 수 있지만) (도너 웨이퍼가 전사 시에 이미 디바이스를 갖고 있지 않는) 두 번째 경우에는 층 전사 이후에 디바이스가 제조될 것이므로 정렬은 중요하지 않다.
다양한 실시예들은 이종 재료 통합을 다루고 있지만, 다른 실시예들은 격자 부정합이 거의 또는 전혀 없는 동종 재료 통합이나 격자 부정합이 거의 또는 전혀 없는 유사한 재료들의 이종 재료 통합으로 이어지는 부분적 층 전사에 적합하다.
도 3은 본 발명의 실시예에서의 비결합된 도너 및 리시버 웨이퍼를 도시한다. 이 예는 표준 CMOS 기반의 리시빙 웨이퍼(301)와 비-CMOS 기반의 도너 웨이퍼(351)를 포함한다(그러나, 다른 실시예들은 CMOS 기반의 도너 및 리시버 웨이퍼들 또는 비-CMOS 기반의 도너 및 리시버 웨이퍼들을 포함할 수 있다).
도너 웨이퍼(351)는 (프로세스 장비에 결합하기 위한) 핸들링 층(385)와 디바이스 층(365) 사이에 버퍼(380)를 포함한다. 핸들링 층(385)은 후술되는 층(365) 등의 상이한 재료가 성장되는 기판을 포함할 수 있다. 산화물(360)은 디바이스 층(365) 상에 형성된다. 산화물(360)은 이 실시예에서 이용되는 접합 계면 재료이지만 다른 실시예들은 금속(예를 들어, Cu, Au, Ti, Ni 등) 등의 다른 접합 재료를 포함할 수도 있다. 온도 요건이 만족되면, 다양한 폴리머 접착제가 접합 재료로서 역시 적합할 수 있다. 층들 사이의 열적 또는 전기적 접속을 제공하기 위해 금속 접합도 역시 이용될 수 있다. 수소 및/또는 헬륨(예를 들어, 5×1016 이온/cm2) 등을 포함할 수 있는 주입된 클리빙 층(implanted cleaving layer)(370)도 있다. 클리빙 층(370)은 프로세스 흐름에서 나중의 클리빙을 위한 프랙처/크랙(fracture/crack)을 야기할 것이다. 클리빙 층(370)은 비-CMOS 재료 또는 리시빙 웨이퍼와의 격자 부정합을 나타낼 수 있는 임의의 다른 재료에 포함될 수 있다. 클리빙 층(370)은 이 재료 내에서 형성될 수 있음으로써, 디바이스(365)를 위한 부분과 인접한 버퍼(380)를 위한 부분(375)을 생성한다.
리시빙 웨이퍼(301)는, 도너 층으로부터의 재료가 전사되는 영역이 될, 접합 재료 층(310)(예를 들어, 산화물 또는 금속 또는 폴리머 접착제)의 융기된 영역이나 아일랜드들인, 접합 구조물(332)로 제조된 "CMOS" 디바이스들의 하부 층(302)을 가진다. 실시예에서, 아일랜드 부분(332) 외부의 부분(310)의 영역은 완전히 에칭 제거된다(도면에는 미도시). 디바이스 층(302)의 디바이스들은, 예를 들어, 소스 콘택(325), 게이트 콘택(326), 드레인 콘택(327)을 갖는 (매우 간소화된 형태로 예시된) PMOS 스위칭 디바이스(315)와, 소스 콘택(323), 게이트 콘택(322), 드레인 콘택(321)을 갖는 (매우 간소화된 형태로 예시된) NMOS 스위칭 디바이스(316)를 포함할 수 있다. 또한, 층(302)이 트랜지스터나 다이오드 등의 디바이스를 포함하는 것처럼, 도너 층의 층(365)도 역시 이러한 디바이스들을 포함할 수 있지만, 앞서 언급된 바와 같이, 이러한 경우에 정렬은 중요하게 될 수 있다. 접합 재료(310)는, 디바이스 층(302)의 디바이스들에 인접한 추가적인 접합 재료(320)에 결합될 수 있다. 디바이스 층(302)은 기판(305) 또는 임의의 다른 층 상에 있을 수 있다. 층(302) 위 또는 층(385) 아래에는 인터커넥트 층들이 이미 형성되거나 형성되지 않을 수도 있다.
도 4는 부분적 층 전사가 완료되기 이전의 본 발명의 실시예에서의 결합된 도너 및 리시버 웨이퍼를 도시한다. 구체적으로는, 이 도면은 층(401)에 접합된 층(451)을 도시한다. 도 4는, 리시버 접합 재료(예를 들어, 산화물) 부분들(430, 431)을 도너 접합 재료(460)에 결합하는, 부분(432)의 융기된 표면 상에 더 중점을 두기 위해 확대되고 간소화된 관점으로 도시되어 있다. 디바이스 층(402)은 도 3의 경우에서와 같이 여전히 디바이스 등을 포함할 수 있지만, 이들 디바이스들은 간소화를 위해 더 이상 도시되지 않는다. 도너 층/웨이퍼(451)는, 층(402)과 격자 부정합될 수 있는, (버퍼(480 및 부분(485)을 동반하며) 층들(465, 475)과 함께 클리빙 층(470)을 여전히 포함한다. 즉, 층(451)은 도 3의 층(351)과 유사한 반면, 층(401)은 도 3의 층(301)과 단지 약간 유사하며 (도 3에는 도시되어 있지 않지만 도 4에 도시된 바와 같이 층(402)의 상부 표면 아래에 포함되거나 포함되지 않을 수 있는) 부분(432)의 결합 아일랜드에 더 중점을 두기 위하여 상세사항이 빠져 있다.
도 4에서, 부분들(430, 431)은, 부분(432)이, 디바이스 층(402) 내부로부터 디바이스 층 위의 격리된 아일랜드들까지 융기하는 산화물 등의 접합 재료를 포함하는 실시예를 나타낸다. 아일랜드 또는 융기된 부분(432)은 도너(451) 및 리시버(401) 웨이퍼들을 결합하는 유일한 영역(또는 몇 개 영역들 중 일부)이다. 실시예에서, 융기된 영역(432)은 리시빙 웨이퍼의 나머지 표면 위로 수십 nm만 돌출된다. 예를 들어, 실시예들에서 영역(432)은 리시빙 웨이퍼의 표면 위로 10, 20, 30, 40, 50 또는 60 nm 돌출된다. 도 4에 도시된 바와 같이, 접합 융기된 표면은 리시빙 웨이퍼로부터 연장될 수 있지만 다른 실시예들에서는 접합 재료의 선택된 융기된 부분들만이 도너 및 리시빙 웨이퍼들 사이의 접합 계면을 형성한다는 개념으로 이들 동일한 융기된 표면들은 층(460)으로부터 연장될 수 있다(즉, 다양한 실시예들에서, 접합 아일랜드들은, 도너 웨이퍼, 리시빙 웨이퍼, 또는 도너 및 리시빙 웨이퍼들 상에 형성될 수 있다).
도 5는 부분적 층 전사가 완료된 이후의 본 발명의 실시예에서의 결합된 도너 및 리시버 웨이퍼를 도시한다. 더 구체적으로는, 이 도면은 도 4의 경우에서와 같이 접합 부분들(530, 531)을 갖는 디바이스 층(502)을 도시한다. 그러나, 도 5에서는, 클리빙 층에서 (예를 들어, 열 및/또는 기계적 클리빙을 이용하여) 클리빙이 발생해, 층(465)으로부터의 비-CMOS 부분들(565', 565")(및 층(460)으로부터의 부분들(560', 560"))을 남겨 놓는다. 더 구체적으로는, 섭씨 약 200-400도에서 열적으로 클리빙 층(470)을 활성화하여 릴리스 계면에서 보이드들을 형성한 후에, 릴리스 계면 아래에 위치한 시드/도너 웨이퍼의 일부가 제거되거나, 클리빙되어, 접합 재료(560')에 부착된 바디(565')를 남겨 놓는다.
실시예에서 화학적-기계적 폴리싱(CMP) 프로세스가 수행되어 부분들(565', 565") 주변에 층간 유전체(ILD) 등이 퇴적되기 이전에 또는 이후에 부분들(565', 565")(도 5에서는 조면화된 것으로 도시되어 있음)의 맨 위의 노출된 표면들을 평활화한다.
비-CMOS 부분들(565', 565")이 층(460)으로부터의 부분들(즉, 560', 560") 상에 형성된다. 부분들(560', 560")은 부분들(530, 531)에 결합된다. 일부 실시예에서 부분들(560', 560")은 부분들(530, 531)에 전기적으로 및 열적으로 직접 결합된다.
실시예에서, 헬륨/수소 클리빙 층은 에칭가능한 언더컷(undercut) 재료로 대체될 수 있다. 실시예에서 언더컷 재료는 언더컷 프로세스 동안에 노출된 재료들의 나머지에 대해 양호한 에칭 선택성을 갖도록 선택된다. 추가로, 이 프로세스는 언더컷 에칭 프로세스에서 상부 기판의 제거를 수반한다. 언더컷팅은 예를 들어 침잠(submersion) 또는 스프레이 에칭 프로세스로 달성될 수 있다. 또 다른 방법은 도너 웨이퍼를 다시 원하는 도너 기판 두께로 씨닝(thinning)하는 단계를 포함할 수 있다. 이 프로세스는, 정확한 두께와 균일성을 달성하기 위해, 그라인딩, 습식 또는 건식 에칭, 및 CMP를 포함할 수 있다.
따라서, 도 5는, 접합 재료(예를 들어, 산화물)의 부분들(560', 560")에 결합된, 스위칭 요소(들) 또는 다른 디바이스들을 포함할 수 있는, 부분들(565', 565")을 포함하는 제1 층을 도시한다. 아마도 스위칭 요소 또는 다른 디바이스를 포함하는 제2 층(502)은 접합 재료(예를 들어, 산화물)의 부분(530, 531)에 결합된다. 제1 층은 제2 층 위에 있다. 또한, 부분(560')은 부분(530)에 직접 접속된다. 또한, 부분(560)의 측벽들(561, 561')은 "불균일하게 톱니화(unevenly serrated)"되어 있다.
본 명세서에서 이용될 때, 용어 "불균일하게 톱니화된"이란, 어떠한 층 표면도 통상적으로 완전히 평활하지 않은 반도체 처리와 통상적으로 연관된 것보다 더 거친 표면을 말한다. 그러나, 이 실시예에서의 "불균일하게 톱니화된" 측벽의 거칠기는 클리빙 프로세스 동안에 발생하는 프랙처링에 기인하여 야기된다. 예를 들어, 전체 층 또는 웨이퍼 부분(451)은 일부 실시예에서는 단지 20 nm 두께일 수 있다. 그 결과, 부분(451)이 부분(401)으로부터 기계적으로 잡아 당겨지거나 분리될 때, 측벽들은 부분들(460 및 430, 431) 사이의 접합된 계면의 경계에 위치하기 때문에 층(451)의 얇은 두께는 측벽들(561, 561')에서의 프랙처링/톱니화를 야기한다. 이것은 에칭이나 폴리싱이나 평활화를 통해 형성된 에지가 아니라 대신에 프랙처링에 의해 형성된다. 그 결과, 측벽들(561, 561')은 부분(530)의 더 평활한 측벽들(562, 562')보다 더 거칠다(측벽들(562, 562')은 프랙처링으로부터가 아니라 리시빙 웨이퍼의 선행 처리 단계들로부터 형성되었기 때문이다, 여기서, 예를 들어, 마스크가 부분들(530, 531) 위에 이용되어 산화물/접합 재료를 에칭 제거해 층(432)의 융기된 아일랜드/영역을 생성한다). 즉, 측벽들(562, 562')은 측벽들(561, 561')보다 평활하다. 측벽들(562, 562')은 불균일하게 톱니화되지 않는다.
실시예에서, 리시빙 웨이퍼로부터 도너 웨이퍼의 클리빙 및 분리 시에, 측벽들(562, 562')은 측벽들(561, 561')과 수직으로 정렬된다. 그러나, 도 6에 관하여 이하에서 논의되는 바와 같이, 이것은 항상 그렇지는 않은데, 그 이유는 프랙처링이 때때로 불규칙적이어서 측벽들(562, 562')(또는 적어도 그 일부 부분)이 측벽들(561, 561')(또는 적어도 그 일부 부분)을 서로 수평으로 분리하는 거리(미도시)보다 더 큰 거리(또는 일부 실시예에서는 더 작은 거리)만큼 서로 수평으로 분리될 수 있기 때문이다.
실시예에서, 측벽들(563, 563') 등의 제1 층의 추가 측벽들은 측벽들(561, 561' 및/또는 562, 562')과 수직으로 정렬되고 불균일하게 톱니화된다. 이들은 (측벽들(561, 561')처럼) 부분(451)의 나머지로부터의 분리 동안에 프랙처링되었기 때문에 불균일하게 톱니화 또는 조면화될 수 있다. 이들은 측벽들(561, 561')보다 더 많이 또는 더 적게 불균일하게 톱니화될 수도 있다.
실시예에서 측벽(561)은 대체로 층(502)과 직교하지만(도 5 참조), 부분들(560' 및 565')이 부분(451)의 나머지로부터 분리되는 프랙처링 프로세스의 불규칙성으로 인해, 측벽(561)(및/또는 측벽(563))이나 유사한 측벽(예를 들어, 측벽들(561' 및/또는 563')은 대체로 수평인 층(502)에 대해 비수직으로 각을 이룰 수 있다(도 6 참조).
실시예에서 층 또는 부분(565')은 부분(560') 위에 있고 이와 직접 접촉하며(그러나 다른 실시예에서는 중간 층들 또는 부분들이 존재할 수 있음), 층(565')은 단결정 층(SiGe)과 부분들(560', 530)을 포함하고, 각각은 산화물을 포함한다.
실시예에서, 층(502)의 일부는 CMOS 스위칭 요소를 포함할 수 있고 부분(565' 및/또는 565")은 비-CMOS 스위칭 요소를 포함할 수 있으며, 그 반대일 수도 있다. 실시예에서 층들(565' 및 502)은 각각 제1 및 제2 재료를 포함하고, 제1 및 제2 재료 각각은 IV족 및 III-V족 재료 중 적어도 하나를 포함하고, 제1 재료는 제2 재료와 동일하지 않다. 실시예에서 이것은 제1 및 제2 재료가 서로 격자 부정합되게 할 수 있다.
실시예에서 부분들(560'와 530) 사이에 접합 층이 있지만 다른 실시예에서는 이들은 서로 직접 접속될 수 있다.
실시예에서 부분(530) 등의 산화물 접합 부분은, 층(502)과 동일 평면인 섹션을 가지며 또한 50nm 이하만큼 층(502) 위로 연장되는 최상부 표면(아일랜드의 맨 위)을 가진다(그러나 다른 실시예에서는 층(502) 위로 10, 20, 30, 40, 60, 70, 80, 90 nm 또는 그 이상 연장될 수 있다).
도 6은 부분적 층 전사와 인터커넥트 구축이 완료된 이후의 본 발명의 실시예에서의 결합된 도너 및 리시버 웨이퍼를 도시한다. 예를 들어, 인터커넥트 구조물(690, 691, 692, 693)은 부분들(665', 665", 602) 등과 접촉한다. 이것은 다양한 종래의 프로세스/재료에 의해 이루어질 수 있다. 따라서, 도 6은 제1 층으로부터 제2 층까지 연장되는 인터커넥트(예를 들어, 인터커넥트(690))를 도시한다. 부분들(665' 및 665")의 상부 표면들은 폴리싱되어(CMP) 평활하다(그러나, 다른 실시예에서는 이들은 톱니화될 수도 있다).
또한, 실시예에서 부분들(665")의 측벽은 660"의 측벽으로부터 "후퇴되거나(pulled back)" 리세싱되고(부분(665")에 의해 덮이지 않는 부분(660")의 맨 위의 선반부를 형성함), 또한 층(602)과 비-직교한다. 또한, 앞서 논의된 바와 같이, 660"의 측벽은 부분(631)의 측벽으로부터 "후퇴되거나" 리세싱되고(부분(660")에 의해 덮이지 않는 부분(631)의 맨 위의 선반부를 형성함), 또한 층(602)과 비-직교한다. 665"의 측벽들 간의 수평 폭/거리는 660"의 측벽들 간의 수평 폭/거리보다 작을 수 있다. 이것은 (후속 처리에서 덮이기 이전에) 660"의 상부 표면의 일부가 노출되는 "선반부"를 제공할 수 있고 660"의 측벽의 상부를 665"의 하부에 접속한다. 도 6에 도시된 바와 같이, 부분(631)의 하나 이상의 측벽은 리세싱되거나 "후퇴"되고 및/또는 층(602)에 비-직교한다는 이유만으로 반드시 부분(630) 위의 다른 측벽들이 리세싱되거나 부분(630)에 비-직교한다는 것을 의미하지는 않는다.
도 7은 본 발명의 실시예에서의 부분적 층 전사 방법에서의 스테이지를 도시한다. 도 7은 리시빙 웨이퍼(701)보다 작은 도너 웨이퍼(705)가 부분적 층 전사 프로세스에서 어떻게 이용되는지의 예를 도시한다. 구체적으로는, 실시예에서 도너 웨이퍼(705)(그 상부가 도 7에 도시되어 있다)는, 리시빙 웨이퍼(701)에 전사될 때, 영역(710)에 도시된 도너 층 부분들이 리시빙 웨이퍼(701) 상에 퇴적되게 하는 (도시되지 않은) 적절한 융기된 영역을 그 하부 상에 가진다. 영역(715)은 부분적 층 전사를 아직 수용하지 않은 리시빙 웨이퍼(701)의 영역을 나타낸다. 특히, 710의 패턴들이 성공적인 부분적 층 전사의 영역을 도시하고 있고 영역(715)의 패턴들은 미래의 부분적 층 전사를 위한 타겟을 도시하고 있다는 점을 고려하여 715 및 710 내의 패턴들은 동일하다
도 7은 도너 웨이퍼(705)가 리시버 웨이퍼(701)에 걸쳐 어떻게 변환되고 또한 어떻게 스테핑되어 새로운 층 부분이 리시버 웨이퍼의 새로운 영역 상으로의 퇴적을 위해 항상 준비되어 있는지(즉, 스테핑된 중복 영역에서의 이중 층 전사를 피하여 도너 웨이퍼의 어떠한 부분도 두 번 전사되지 않거나, 전사되는 것이 시도되지 않는지)를 도시한다. 이것은 처리 요건에 따라 필요하거나 필요하지 않을 수 있다. 즉, 도너 웨이퍼로부터 얼마나 많은 재료가 전사되는지에 따라, 도너 웨이퍼는, 도너 웨이퍼의 적절한 변환이 이루어진다면 각각의 단계에서 재사용될 수 있다. 도너 웨이퍼 상에서 융기된 영역을 갖는 것은, 스테핑 프로세스 동안에 이중 층 전사의 영역을 제거한다. 각각의 접합 단계 동안에 리시빙 웨이퍼 상에 별도의 접합 구조물이 제조되면 단일의 도너 웨이퍼로부터의 전사는 상이한 도너 웨이퍼들로부터의 상이한 재료들로 복수회 반복될 수 있다.
바꾸어 말하면, 실시예에서 (위에서 설명된 바와 같이) 도너 웨이퍼는 융기된 산화물/접합 재료 표면을 가질 수 있다. 따라서, 제1 재료를 갖는 제1 도너 웨이퍼는 리시빙 웨이퍼의 단일 부분에 전사될 수 있다. 그 다음, 융기된 산화물/접합 재료 표면을 갖는 (격자 상수 및/또는 재료 조성에서 제1 재료와 동일하지 않은) 제2 재료의 제2 도너 웨이퍼는 제1 도너 웨이퍼의 경우와는 상이한 리시버의 단일 부분의 상이한 부분들에 전사될 수 있다.
또 다른 실시예에서, 위에서 언급된 바와 같이, 도너 웨이퍼가 준비되고 클리빙 층이 형성되거나 에칭가능한 또는 릴리스가능한 재료로 대체된다. 도 7과 연계하여 설명된 위의 프로세스와는 달리, 도 8에서는, 도너 층(800)은 직사각형 또는 정사각형 영역(예를 들어, 영역(805)) 등의 작은 영역들로 다이싱된다. 이것은 레이저, 톱, 또는 얇은 도너 층을 부분적으로 톱질하는 임의의 종래의 방법으로 이루어질 수 있다. 그 다음, 분리된 부분들은 "픽 앤 플레이스(pick and place)" 방법이나 셀프-어셈블리 방법을 이용하여 리시빙 웨이퍼(801)에 전사될 수 있다. "픽 앤 플레이스" 방법 동안에 "분리" 층이 릴리스되어야 한다. 헬륨 및/또는 수소를 이용하는 경우, 열이 분리를 야기할 것이다. 언더컷 방법의 경우, 에칭 프로세스가 이용될 것이다. 또 다른 가능성은 전체 두께 아일랜드들을 전사하고 이들을 다시 원하는 두께로 그라인딩하는 것이다. 도 8에서 알 수 있는 바와 같이, 영역(810)은, 26개 영역들(영역(815) 참조)이 미점유된 채 층 전사를 기다리고 있는 한편 도너 층들 부분들이 리시버 웨이퍼(801)에 전사된 12개 사례를 도시하고 있다.
도 7에 대응하는 프로세스는 전사된 영역들을 제어하기 위해 리시빙 웨이퍼 상의 토폴로지를 이용함으로써 생성된 아일랜드들에 관한 것이다. 도 8에 대응하는 프로세스는, 접합 이전에 생성되는 아일랜드 형상들로서 그들의 배치가 (도 7처럼 토폴로지가 아니라) 물리적 부착 처리에 의해 제어되는 아일랜드 형상들에 관한 것이다. 방법의 선택(도 7 대 도 8)은 아일랜드의 원하는 크기에 의해 좌우될 수 있으며, 여기서, 도 7에 대한 프로세스는 도 8에 대해 요구되는 작은 아일랜드(요소(805))를 조작하는 것과 연관된 잠재적 곤란점들로 인해 매우 작은 아일랜드에 대해 더 양호하게 작동할 수 있다.
위의 층 전사 프로세스는 클리빙 층을 가열하는 단계를 포함한다. 그러나, 다른 실시예는 다른 층 전사 프로세스를 이용할 수 있고, 이 경우, 예를 들어, 플라즈마 침지 이온 주입(plasma immersion ion implantation)(PIII) 프로세스가 이용되어 릴리스 계면을 형성할 수 있고, 저전력 플라즈마 프로세스가 실온에서 이용되어 도너 웨이퍼 상의 산화물을 리시빙 웨이퍼에 화학적으로 접합하며, 그 다음, 실온 등에서, 가압된 에어 버스트(pressurized air burst)가 이용되어 릴리스 계면에서 크랙을 개시한 다음, 화학적 증기 에칭이 수행되어 릴리스 계면을 마무리한다.
본 명세서에서 이용될 때, "층"은 디바이스 내부의 소정의 높이에 있는 재료 부분을 포함하며 이러한 부분은 한 개의 또 다른 부분이나 층에 관해 반드시 모놀리식(monolithic)은 아니거나 심지어 동일한 높이에 있는 한 개의 또 다른 부분이나 층과 동일한 재료인 것은 아니다.
위에서 언급된 바와 같이, 도너 및 리시빙 디바이스 층들은 상이한 재료들을 가질 수 있고 각각은 Ge, SiGe, GaAs, AlGaAs, InGaAs, InAs, 및 InSb 등의 상이한 IV, III-V, 및 II-VI 재료들 중 적어도 하나를 포함할 수 있다. 2개 부분들 사이의 격자 부정합은 1% 또는 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12% 또는 그 이상보다 작을 수 있다.
예 1은, 제1 반도체 스위칭 요소를 포함하고 제1 접합 재료의 제1 부분에 결합된 제1 층; 및 제2 반도체 스위칭 요소를 포함하고 제2 접합 재료의 제2 부분에 결합된 제2 층을 포함하고, (a) 상기 제1 층은 상기 제2 층 위에 있고, (b) 상기 제1 부분은 상기 제2 부분에 직접 접속되며, (c) 상기 제1 부분의 제1 측벽들은 불균일하게 톱니화된다.
예 2에서, 예 1의 청구대상은, 상기 제2 부분의 제2 측벽들은 상기 제1 측벽들보다 더 평활하다는 사항을 선택사항으로서 포함할 수 있다.
예 3에서, 예 1-2의 청구대상은, 상기 제2 부분의 제2 측벽들은 불균일하게 톱니화되지 않는다는 사항을 선택사항으로서 포함할 수 있다.
예 4에서, 예 1-3의 청구대상은, 상기 제2 부분의 제2 측벽들은 상기 제1 측벽들과 수직으로 정렬된다는 사항을 선택사항으로서 포함할 수 있다.
예 5에서, 예 1-4의 청구대상은, 상기 제1 층의 추가 측벽들은 상기 제1 측벽들과 수직으로 정렬되고 불균일하게 톱니화된다는 사항을 선택사항으로서 포함할 수 있다.
예 6에서, 예 1-5의 청구대상은, 상기 제1 층은 상기 제1 부분 위에 있고 상기 제1 부분과 직접 접촉하며, 상기 제1 층은 단결정 층을 포함하고, 상기 제1 부분 및 상기 제2 부분 각각은 산화물을 포함한다는 사항을 선택사항으로서 포함할 수 있다.
예 7에서, 예 1-6의 청구대상은, 상기 제2 반도체 스위칭 요소는 CMOS 스위칭 요소라는 사항을 선택사항으로서 포함할 수 있다.
예 8에서, 예 1-7의 청구대상은, 상기 제1 반도체 스위칭 요소는 비-CMOS 스위칭 요소라는 사항을 선택사항으로서 포함할 수 있다.
예 9에서, 예 1-8의 청구대상은, 상기 제1 부분과 상기 제2 부분 사이에 접합 층을 선택사항으로서 포함할 수 있다.
예 10에서, 예 1-9의 청구대상은, 상기 제1 부분 및 상기 제2 부분 각각은, 금속, 산화물, 및 폴리머 접착제 중 적어도 하나를 포함한다는 사항을 선택사항으로서 포함할 수 있다.
예 11에서, 예 1-10의 청구대상은, 상기 제1 측벽은 상기 제2 층에 대체로 직교하지 않는다는 사항을 선택사항으로서 포함할 수 있다.
예 12에서, 예 1-11의 청구대상은, 상기 제1 층으로부터 상기 제2 층으로 연장되는 인터커넥트를 선택사항으로서 포함할 수 있다.
예 13에서, 예 1-12의 청구대상은, 상기 제1 측벽은 에칭에 의해 형성되지 않는다는 사항을 선택사항으로서 포함할 수 있다.
예 14에서, 예 1-13의 청구대상은, 상기 제1 층은 상기 제2 층 상에, 이미 형성되고, 전사된다는 사항을 선택사항으로서 포함할 수 있다.
예 15에서, 예 1-14의 청구대상은, 상기 제1 층 및 상기 제2 층은 각각 제1 및 제2 재료를 포함하고, 상기 제1 및 제2 재료 각각은 IV족 및 III-V족 재료 중 적어도 하나를 포함하며, 상기 제1 재료는 상기 제2 재료와 동일하지 않다는 사항을 선택사항으로서 포함할 수 있다.
예 16에서, 예 1-15의 청구대상은, 상기 제1 재료 및 상기 제2 재료는 서로 격자 부정합된다는 사항을 선택사항으로서 포함할 수 있다.
예 17에서, 예 1-16의 청구대상은, 상기 제2 부분은 상기 제2 층과 동일 평면 상에 있고 또한 상기 제2 층 위로 50nm 이하만큼 연장된다는 사항을 선택사항으로서 포함할 수 있다.
예 18은 방법을 포함하고, 이 방법은, 제1 접합 재료의 제1 부분에 결합된 제1 층, 및 제2 접합 재료의 제2 부분에 결합된 제2 층을 제공하는 단계; 및 상기 제1 부분을 상기 제2 부분에 직접 접속하는 것에 기초하여 상기 제1 층을 상기 제2 층 위로 및 상기 제2 층 상으로 부분적으로 전사하고, 그 후, 상기 제1 층의 제1 섹션을 상기 제1 층의 제2 섹션으로부터 분리하여 상기 제1 섹션을 상기 제2 층에 결합시킨 채로 두지만 상기 제2 섹션을 상기 제2 층으로부터 결합해제하는 단계를 포함하고, 상기 제1 부분의 제1 측벽들은 상기 제2 섹션으로부터의 상기 제1 섹션의 분리에 기초하여 불균일하게 톱니화된다.
예 19에서, 예 18의 청구대상은, 상기 제1 부분 및 상기 제2 부분 중 적어도 하나는 원주형이고 수평 표면 및 수직 표면을 포함하며, 상기 수평 표면 및 상기 수직 표면들 모두는 상기 제1 부분을 상기 제2 부분에 직접 접속할 때 덮이지 않고 노출된다는 사항을 선택사항으로서 포함할 수 있다.
예 20에서, 예 18-19의 청구대상은, 상기 제1 층은 제1 최대 직경을 갖는 도너 웨이퍼에 포함되고 상기 제2 층은 상기 제1 최대 직경보다 큰 제2 최대 직경을 갖는 리시빙 웨이퍼에 포함된다는 사항을 선택사항으로서 포함할 수 있다.
예 21에서, 예 18-20의 청구대상은, 상기 제2 섹션으로부터 상기 제1 섹션을 분리하는 것은 수소와 헬륨 중 적어도 하나를 포함하는 층을 프랙처링하는 것을 포함한다는 사항을 선택사항으로서 포함할 수 있다.
예 22에서, 예 18-21의 청구대상은, 상기 제1 섹션으로부터 분리된 상기 제1 층의 일부를, 상기 제1 부분에 접속되지 않은 상기 제2 층의 일부 위에 스테핑(stepping)하는 단계; 및 상기 부분의 하위부분(subpart)을 상기 제2 층 상으로 부분적으로 전사하는 단계를 선택사항으로서 포함할 수 있다.
예 23은 장치를 포함하고, 이 장치는, 제1 접합 재료의 제1 부분에 결합된 제1 층, 및 제2 접합 재료의 제2 부분에 결합된 제2 층을 포함하고, (a) 상기 제1 층은 상기 제2 층 위에 있고, (b) 상기 제1 부분은 상기 제2 부분에 직접 접속되며, (c) 상기 제1 부분의 제1 측벽들은 불균일하게 톱니화되고 상기 제2 부분의 제2 측벽들은 상기 제1 측벽들보다 더 평활하며, (d) 상기 제1 측벽들과 상기 제2 측벽들은 서로 수직으로 정렬된다.
예 24에서, 예23의 청구대상은, 상기 제1 층은 상기 제1 부분과 직접 접촉하며, 상기 제1 층은 단결정 층을 포함하고, 상기 제1 부분 및 상기 제2 부분 각각은 산화물과 금속 중 적어도 하나를 포함한다는 사항을 선택사항으로서 포함할 수 있다.
예 25에서, 예 23-24의 청구대상은, 상기 제1 층 및 상기 제2 층은 각각 제1 및 제2 재료를 포함하고, 상기 제1 및 제2 재료 각각은 IV족 및 III-V족 재료 중 적어도 하나를 포함하며 서로 격자 부정합된다는 사항을 선택사항으로서 포함할 수 있다.
본 발명의 실시예들의 상기 설명은 예시와 설명의 목적을 위해 제공되었다. 이 설명은 철저히 남김없이 드러내고자 하거나 본 발명을 개시된 형태 그대로만으로 제한하고자 함이 아니다. 이 설명과 이하의 청구항들은, 제한적으로 해석되고자 함이 아니라 단지 설명을 목적으로 이용되는, 좌, 우, 상부, 하부, 위에, 아래에, 상부, 하부, 제1, 제2 등의 용어를 포함한다. 예를 들어, 상대적 수직 위치를 가리키는 용어는, 기판이나 집적 회로의 디바이스 측(또는 활성 표면)이 그 기판의 "상부" 표면인 상황을 말한다; 기판은 실제로 임의의 배향으로 있을 수 있어서 표준적인 지상 프레임의 기준에서 기판의 "상부" 측은 "하부" 측보다 아래일 수도 있고 여전히 용어 "상부"의 의미 내에 든다. (청구항들을 포함하여) 본 명세서에서 이용될 때 용어 "상의(on)"는, 제2 층 "상의" 제1 층은 특별히 구체적으로 언급되지 않는 한 이러한 제1 층이 제2 층 상에 직접 및 바로 접촉하여 있다는 것을 나타내지 않는다; 제1 층과, 제1 층 상의 제2 층 사이에는 제3 층이나 다른 구조물이 존재할 수도 있다. 본 명세서에 설명되는 디바이스 또는 항목의 실시예들은, 다수의 위치와 배향으로 제조, 이용, 선적될 수 있다. 관련 기술분야의 통상의 기술자라면 상기 교시에 비추어 많은 수정과 변형들이 가능하다는 것을 이해할 수 있다. 본 기술분야의 통상의 기술자라면 도면들에 도시된 다양한 컴포넌트들에 대한 다양한 동등한 조합과 대체를 인식할 것이다. 따라서, 본 발명의 범위는 이 상세한 설명에 의해 제한되는 것이 아니라 첨부된 청구범위에 의해 제한되어야 한다.

Claims (25)

  1. 장치로서,
    제1 접합 재료의 제1 부분에 결합된, 제1 반도체 스위칭 요소를 포함하는 제1 층; 및
    제2 접합 재료의 제2 부분에 결합된, 제2 반도체 스위칭 요소를 포함하는 제2 층
    을 포함하고,
    (a) 상기 제1 층은 상기 제2 층 위에 있고, (b) 상기 제1 부분은 상기 제2 부분에 직접 접속되고, (c) 상기 제1 부분의 제1 측벽들은 불균일하게 톱니화되고(unevely serrated), 상기 제2 부분의 제2 측벽들은 불균일하게 톱니화되지 않는 장치.
  2. 제1항에 있어서,
    상기 제2 부분의 제2 측벽들은 상기 제1 측벽들보다 더 평활한 장치.
  3. 삭제
  4. 제1항에 있어서,
    상기 제2 부분의 제2 측벽들은 상기 제1 측벽들과 수직으로 정렬되는 장치.
  5. 제1항에 있어서,
    상기 제1 층의 추가 측벽들은 상기 제1 측벽들과 수직으로 정렬되며, 불균일하게 톱니화되는 장치.
  6. 제1항에 있어서,
    상기 제1 층은 상기 제1 부분 위에 있으며 상기 제1 부분과 직접 접촉하고, 상기 제1 층은 단결정 층을 포함하고, 상기 제1 부분 및 상기 제2 부분 각각은 산화물을 포함하는 장치.
  7. 제6항에 있어서,
    상기 제2 반도체 스위칭 요소는 CMOS 스위칭 요소인 장치.
  8. 제7항에 있어서,
    상기 제1 반도체 스위칭 요소는 비-CMOS 스위칭 요소인 장치.
  9. 제6항에 있어서,
    상기 제1 부분과 상기 제2 부분 사이에 접합 층을 포함하는 장치.
  10. 제1항에 있어서,
    상기 제1 부분 및 상기 제2 부분 각각은 금속, 산화물 및 폴리머 접착제 중 적어도 하나를 포함하는 장치.
  11. 제10항에 있어서,
    상기 제1 측벽들은 상기 제2 층에 직교하지 않는 장치.
  12. 제1항에 있어서,
    상기 제1 층으로부터 상기 제2 층으로 연장되는 인터커넥트를 포함하는 장치.
  13. 제1항에 있어서,
    상기 제1 측벽들은 에칭에 의해 형성되지 않는 장치.
  14. 제1항에 있어서,
    상기 제1 층은 상기 제2 층 상으로, 이미 형성되고, 전사되는 장치.
  15. 제1항에 있어서,
    상기 제1 층 및 상기 제2 층은 각각이 IV족 재료 및 III-V족 재료 중 적어도 하나를 포함하는 제1 재료 및 제2 재료를 각각 포함하고, 상기 제1 재료는 상기 제2 재료와 동일하지 않은 장치.
  16. 제15항에 있어서,
    상기 제1 재료 및 상기 제2 재료는 서로 격자 부정합되는 장치.
  17. 제1항에 있어서,
    상기 제2 부분은 상기 제2 층과 동일 평면 상에 있으며, 상기 제2 층 위로 50nm 이하만큼 또한 연장되는 장치.
  18. 방법으로서,
    제1 반도체 스위칭 요소를 포함하고 제1 접합 재료의 제1 부분에 결합된 제1 층, 및 제2 반도체 스위칭 요소를 포함하고 제2 접합 재료의 제2 부분에 결합된 제2 층을 제공하는 단계 - 상기 제2 부분의 제2 측벽들은 불균일하게 톱니화되지 않음 -; 및
    상기 제1 부분을 상기 제2 부분에 직접 접속하는 것에 기초하여 상기 제1 층을 상기 제2 층 위로 그리고 상기 제2 층 상으로 부분적으로 전사하고, 그 후에, 상기 제1 층의 제2 섹션으로부터 상기 제1 층의 제1 섹션을 분리하여, 상기 제1 섹션은 상기 제2 층에 결합한 채로 두지만 상기 제2 섹션은 상기 제2 층으로부터 결합해제하는 단계
    를 포함하고,
    상기 제1 부분의 제1 측벽들은 상기 제2 섹션으로부터 상기 제1 섹션을 분리하는 것에 기초하여 불균일하게 톱니화되는 방법.
  19. 제18항에 있어서,
    상기 제1 부분 및 상기 제2 부분 중 적어도 하나는 원주형이고, 수평 표면 및 수직 표면들을 포함하고, 상기 수평 표면 및 상기 수직 표면들은 모두 상기 제1 부분을 상기 제2 부분에 직접 접속할 때 덮이지 않고 노출되는 방법.
  20. 제19항에 있어서,
    상기 제1 층은 제1 최대 직경을 갖는 도너 웨이퍼(donor wafer)에 포함되고, 상기 제2 층은 상기 제1 최대 직경보다 큰 제2 최대 직경을 갖는 리시빙 웨이퍼(receiving wafer)에 포함되는 방법.
  21. 제19항에 있어서,
    상기 제2 섹션으로부터 상기 제1 섹션을 분리하는 것은 수소 및 헬륨 중 적어도 하나를 포함하는 층을 프랙처링(fracturing)하는 것을 포함하는 방법.
  22. 제19항에 있어서,
    상기 제1 섹션으로부터 분리된 상기 제1 층의 부분을, 상기 제1 부분에 접속되지 않은 상기 제2 층의 부분 위에 스테핑(stepping)하는 단계; 및
    상기 부분의 하위부분(subpart)을 상기 제2 층 상으로 부분적으로 전사하는 단계
    를 포함하는 방법.
  23. 삭제
  24. 삭제
  25. 삭제
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