KR102031725B1 - 결정질 반도체 재료의 박층 제공방법 및 관련 구조 및 장치 - Google Patents

결정질 반도체 재료의 박층 제공방법 및 관련 구조 및 장치

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Abstract

반도체 장치의 제조방법은 결정질 실리콘층의 부분에서 금속 실리사이드의 형성단계, 박막 결정질 실리콘층의 제공을 위하여 결정질 실리콘에 상대적인 금속 실리사이드에 선택적인 에쳔트를 이용하여 금속 실리사이드의 에칭 단계를 포함한다.
실리콘-온-절연체(SOI) 기판은 결정질 실리콘층과 베이스 기판 사이에 유전체 재료를 갖는 베이스 기판에 대하여 결정질 실리콘층을 제공하고, 결정질 실리콘의 부분 내에 금속 실리사이드층을 형성함으로써 결정질 실리콘층의 박막화하고, 결정질 실리콘에 상대적으로 금속 실리사이드에 선택적인 에쳔트를 이용하여 금속 실리사이드의 에칭에 의하여 형성될 수 있다.

Description

결정질 반도체 재료의 박층 제공방법 및 관련 구조 및 장치{METHODS OF PROVIDING THIN LAYERS OF CRYSTALLINE SEMICONDUCTOR MATERIAL, AND RELATED STRUCTURES AND DEVICES}
본 발명은 반도체 장치 제조 공정에서 레시피언트 구조(recipient structure)상의 반도체 재료의 박층 제조방법, 상기 방법으로 제조된 구조 및 장치에 대한 것이다.
반도체 장치 제조 공정에 있어서, 반도체 재료의 박층이 다양한 목적, 예를 들어 반도체-온-절연체(semiconductor-on-insulator, SeOl) 타입 기판의 제조를 이유로 레시피언트 구조상에 제공되고, "삼차원(3D) 통합" 공정에서 수직의 스택(stack) 반도체 재료 및 장치에 제공된다.
상기 공정에서, 수백 나노미터 이하, 그리고 몇몇 적용에서는 백 나노미터 이하만큼 작은 평균 층 두께를 가지는 레시피언트 구조상에 반도체 재료의 층을 제공하는 것이 바람직할 것이다. 또한, 반도체 재료의 층은 균일한 두께(예, 반도체 재료층의 두께의 5% 미만의 비균일성)를 가지는 것이 바람직하다. 추가로, 반도체 재료의 층은 매우 평탄하다(smooth). 예를 들어, 반도체 재료의 층을 형성하여 반도체 재료의 층의 주요 노출 표면이 5 나노미터 (5nm) 이하만큼 낮은 표면 거칠기(surface roughness, Ra)를 가지는 것이 바람직할 것이다.
레시피언트 구조상에 반도체 재료의 그러한 얇고 평탄한 층을 제공하는 다양한 방법이 당업계에 제안되어 왔다. 그러나, 당업계에서는 레시피언트 구조상에 제공되는 반도체 재료의 얇고, 균일하고 평탄한 층이 가능하도록 하는 개선된 방법에 대한 요구가 여전히 존재한다.
본 요약은 단순한 형태로 컨셉 선택을 소개한다. 이 컨셉은 하기 발명의 상세한 설명에서 실시예에서 더욱 상세하게 기재된다. 이 요약은 청구된 발명 사상의 핵심 특징 또는 필수 특징을 규정할 의도는 아니며, 청구된 발명 사상을 제한하기 위하여 사용될 의도도 아니다.
일 실시예에서, 본 발명은 반도체 장치의 제조방법을 개시한다. 상기 방법에 따라, 결정질 실리콘층이 레시피언트 구조상에 제공되고, 금속 실리사이드(metal silicide)가 결정질 실리콘층의 주요 노출 표면에 인접한 결정질 실로콘 부분에 형성되고, 상기 금속 실리사이드는 상기 결정질 실리콘에 상대적으로 상기 금속 실리사이드에 선택적인 에천트(etchant)를 이용하여 에칭(etching)된다.
다른 실시예에서, 본 발명은 실리콘-온-절연체(SOI) 기판의 형성 방법을 개시한다. 상기 방법에서, 결정질 실리콘층이 상기 결정질 실리콘층과 베이스 기판 사이에서 유전체 재료(dielectric material)로 베이스 기판 상에 제공될 수 있고, 상기 결정질 실리콘층이 약 500 nm 이하의 두께로 박막화(thinned)될 수 있다. 결정질 실리콘층을 박막화하기 위하여, 일반적으로 평면 금속 실리사이드층이 상기 결정질 실리콘층의 주요 노출 표면에 인접하게 결정질 실리콘층의 일 부분으로 형성되고, 상기 금속 실리사이드층이 상기 결정질 실리콘에 대하여 상대적으로 상기 금속 실리사이드층에 선택적인 에쳔트를 이용하여 에칭된다.
또한, 본 명세서의 다른 실시예들은 상기 방법을 이용하여 제조된 반도체 구조 및 장치를 포함한다.
본 명세서가 본 발명의 실시예들에 대한 것을 특별히 설명하고 명백히 청구하는 청구항들로 결론내고, 본 명세서의 실시예들의 장점은 첨부된 도면들과 함께 읽을 때 본 명세서의 특정 실시예들의 설명으로부터 더욱 특정될 수 있다.
도 1 내지 4는 반도체 장치의 제조에 있어서 결정질 실리콘층을 박막화하기 위하여 사용될 수 있는 방법의 실시예를 도시한 도면으로,
도 1은 결정질 실리콘층 및 기판 사이에서 유전체 재료를 갖는 기판상의 결정질 실리콘층의 간략화된 단면도,
도 2는 결정질 실리콘층의 주요 노출 표면을 평탄화한 후의 도 1의 구조를 도시하는 간략화된 단면도,
도 3은 결정질 실리콘층의 일 부분에서 금속 실리사이드 재료를 형성한 후의 도 2의 구조를 도시하는 간략화된 단면도,
도 4는 도 3에서 도시된 금속 실리사이드 재료의 제거 후에 결정질 실리콘의 잔여 부분을 도시하는 간략화된 단면도,
도 5는 도 4의 결정질 실리콘의 박층 내 및 상에서 제조될 수 있는 액티브 장치 구조(active device structure)를 도시하는 간략화된 단면도,
도 6은 3D 통합 공정에서 도 5의 구조상에 형성된 액티브 장치 구조의 다른 층을 도시하는 간략화된 단면도,
도 7은 도 2와 같은 단면도로서 도 3에서 도시된 결정질 실리콘층의 일 부분에서 금속 실리사이드 재료를 형성하기 위하여 사용될 수 있는 방법의 일 실시예를 설명하기 위하여 결정질 실리콘층 내로 주입되는 금속 이온을 도시한 도면,
도 8은 도 2와 같은 단면도로서 도 3에서 도시된 결정질 실리콘층의 일 부분에서 상기 금속 실리사이드를 형성하기 위하여 사용될 수 있는 방법의 다른 실시예를 도시하기 위한 어닐링(annealing) 공정 이전에 결정질 실리콘층 상에 증착된 금속층을 도시한 도면,
도 9 및 10은 도 1에서 도시된 구조를 제공하는데 사용될 수 있는 방법의 일 실시예를 도시한 도면으로,
도 9는 약화된 이온 주입 평면을 정의하는 벌크 결정질 실리콘(bulk crystalline silicon)을 포함하는 도너 구조로 주입되고 있는 이온을 도시하는 간략화된 단면도,
도 10은 도 1의 구조를 포함하는 레시피언트 구조에 결합된 도 9의 도너 구조(donor structure)를 도시한 도면,
도 11 내지 15는 도 1 내지 10을 참조하여 설명된 예시들에 유사한 방법의 추가적인 실시예를 도시하는 것으로, 결정질 실리콘층은 이전에 제조된 액티브 장치 구조를 포함하고,
도 11은 상기 반도체 재료 및 상기 기판 사이에 유전체 재료를 갖는 기판상의 결정질 실리콘층의 간략화된 단면도로서, 상기 결정질 실리콘층은 적어도 부분적으로 형성된 액티브 장치 구조를 포함하고,
도 12는 결정질 실리콘층의 주요 노출 표면을 평탄화한 후의 도 11의 구조를 도시하는 간략화된 단면도,
도 13은 결정질 실리콘층의 일부분에서 금속 실리사이드 재료를 형성한 후의 도 12의 구조를 도시하는 간략화된 단면도,
도 14는 도 13에서 도시된 금속 실리사이드 재료의 제거 후에 결정질 실리콘의 잔여 부분을 도시하는 간략화된 단면도, 그리고,
도 15는 3D 통합 공정에서 도 14의 구조상에 형성된 액티브 장치 구조의 추가 층을 도시하는 간략화된 단면도이다.
개시된 도면들은 어느 특정 반도체 재료, 구조, 장치, 또는 방법의 실제 모습을 의미하지 않고, 본 명세서의 실시예를 설명하는데 사용되는 단지 이상화된 대표도들이다.
사용되는 표제들은 하기 청구범위에 의하여 정의되고 법적 균등론에 의하여 정의되는 본 발명의 실시의 범위를 제한하지 않는 것으로 간주될 것이다. 특정 표제에서 설명된 컨셉들은 일반적으로 전체 명세서를 통하여 다른 섹션에서 적용가능하다.
복수의 참조 문헌들이 인용되나, 상기 인용문헌들 중 어느 하나도 특징지어지는 방법과 상관없이 청구된 발명 사상에 대하여 종래 기술로서 인정되지 않는다.
"III-V 반도체 재료"의 용어는 주기율표의 IIA족으로부터 하나 이상의 원소들(B, Al, Ga, In, 및 Ti)과 주기율표의 VA 족의 하나 이상의 원소들(N, P, As, Sb, 및 Bi)을 적어도 우선적으로 포함하는 어떤 반도체 재료를 포함한다. 예를 들어, III-V 반도체 재료는, 여기에 제한되지는 않으나, GaN, GaP, GaAs, InN, InP, InAs, A1N, A1P, AlAs, InGaN, InGaP, GalnN, InGaNP, GalnNAs 등을 포함한다.
개시된 방법의 실시예들은 반도체 장치 제조에서 재료층을 박막화 하는데 사용되어 선택되고 바람직한 평균 층 두께를 갖는 결정질 실리콘층을 제공한다.
도 1은 결정질 실리콘, 기판(104), 및 결정질 실리콘층(102)과 기판(104) 사이의 중간층(106)을 포함하는 결정질 실리콘층(102)을 포함하는 반도체 구조(100)를 도시한다. 이 배열에서, 상기 반도체 구조(100)는 실리콘-온-절연체(SOI) 타입 기판을 포함할 수 있다. 상기 기판(104)은 결정질 실리콘층(102)이 제공되는 레시피언트 구조를 포함할 수 있다.
결정질 실리콘층(102)은 결정질 실리콘을 포함한다. 일 실시예에서, 결정질 실리콘층(102)은 단일 결정 실리콘을 포함할 수 있다. 다시 말해, 상기 결정질 실리콘은 단결정 실리콘(monocrystalline silicon)을 포함할 수 있다. 결정질 실리콘층(102)의 일부분은 액티브 장치 구조가 제조되는 (또는 이미 제조된) 것 상에 또는 제조되는 것 내에 "액티브" 부분으로서 지정될 수 있고, 결정질 실리콘층(102)의 다른 부분은 상기 액티브 장치 구조를 포함하는 것으로 의도되지 않는 손실 부분(sacrificial portion)을 포함할 수 있다. 예를 들어, (도 1의 관점으로부터) 상기 평면(109) 아래의 상기 결정질 실리콘층(102)의 부분은 결정질 실리콘층(102)의 손실 부분을 포함할 수 있다.
상기 결정질 실리콘층(102)이 배치되는 기판(104)은 반도체 재료(예. 실리콘, 게르마늄, III-V 반도체 재료, 등), 산화물(예. 산화 알루미늄, 실리콘 산화물, 산화 지르코늄 등), 질화물(예. 질화 실리콘) 또는 카바이드(예. 탄화 실리콘)와 같은 세라믹 재료를 포함할 수 있다. 추가 실시예에서, 상기 기판(104)은 금속 기판을 포함할 수 있다. 예를 들어, 상기 기판(104)은 구리, 몰리브덴(molybdenum), 또는 스테인리스강과 같은 하나 이상의 금속 또는 금속 합금을 포함할 수 있다. 추가적인 실시예에서, 상기 기판(104)은 그라핀(graphene) 기판 또는 다이아몬드 기판을 포함할 수 있다. 일 실시예에서, 상기 기판(104)은 다층 기판(예. 실리콘-온-절연체(SOI) 기판 또는 게르마늄-온-절연체(GeOI) 기판과 같은 반도체-온-절연체(SeOI) 타입 기판)을 포함할 수 있다. 다른 적절한 기판은 당업계에 알려져 있고 본 발명의 실시예에 이용될 수 있고, 일 실시예에서, 상기 기판(104)은 적어도 부분적으로 제조된 반도체 장치(예. 다이 또는 웨이퍼)를 포함할 수 있고, 하나 이상의 집적 회로(예. 전기적 신호 처리 회로, 메모리 장치 회로, 등)을 포함할 수 있다. 예시된 방식으로 제한되지 않고, 상기 기판(104)은 상기 결정질 실리콘층(102)보다 더 두껍고, 예를 들어 약 1 마이크론(1 μm) 이상, 약 10 마이크론(10 μm) 이상, 약 100 마이크론 (100μm) 이상의 평균 층 두께를 가질 수 있다.
상기 중간층(106)은 예를 들어 산화 실리콘(SiO2)과 같은 산화물을 포함할 수 있다. 일 실시예에서, 상기 중간층(106)은 "매립형 산화물(buried oxide)" 층으로서 당업계에 종종 언급되는 것을 포함할 수 있다. 상기 중간층(106)으로 사용될 수 있는 다른 적절한 유전체 재료는 질화물(예. 질화 실리콘(S13N4)) 및 산화질화물(예. 실리콘 산화질화물 (SiOxNy))을 포함할 수 있다. 일 실시예에서, 상기 중간층(106)은 상기 결정질 실리콘층(102)을 상기 기판(104)에 접착시키기 위하여 사용될 수 있는 접착층(bonding layer)을 포함할 수 있다. 본 실시예에서, 상기 중간층(106)은 유전체 재료, 예를 들어 상기 언급한 것과 같은 금속층(예. 구리, 은, 알루미늄, 티타늄, 텅스텐 등의 층), 또는 상기 결정질 실리콘층(102)의 그것과 다른 반도체 재료층을 포함할 수 있다. 상기 중간층(106)은 상기 기판(104) 및 상기 결정질 실리콘층(102) 중 어느 하나 또는 모두 상에 증착되는 블랭킷 재료(material blanket)의 연속 층을 포함할 수 있다. 다른 실시예에서, 상기 중간층(106)은 연속적이지 않을 수 있고, 패턴화되어 상기 중간층(106)을 가로질러 다양한 위치에서 리세스(recess) 또는 애퍼처(aperture)를 포함하도록 한다.
예시적 방법으로, 상기 중간층(106)은 상기 결정질 실리콘층(102)보다 더 얇을 수 있으며, 예를 들어 약 100 나노미터(100 nm) 이하, 약 50 나노미터(50 nm) 이하, 또는 약 10 나노미터(10 nm) 이하의 평균 층 두께를 가질 수 있다.
본 명세서의 실시예에 따라, 상기 결정질 실리콘층(102)은 하기 상세히 논의되는 것처럼 선택된 최종 두께를 가지도록 박막화될 수 있다. 일 실시예에서, 상기 결정질 실리콘층(102)의 노출 표면(103)은 (도 1의 과장된 방법으로 도시된 것처럼) 상대적으로 거칠 수 있다. 그러므로, 상기 결정질 실리콘층(102)의 박막화 이전에, 상기 결정질 실리콘층(102)의 주요 노출 표면(103)이 도 2에서와 같이 평탄화될 수 있다. 상기 주요 노출 표면(103)은 예를 들어 하나 이상의 기계적 연삭(grinding) 또는 연마(polishing) 공정, 화학적 에칭 공정, 기계-화학적 연마(CMP) 공정, 또는 이온 트리밍(ion trimming) 공정(예. 클러스터 이온 빔의 이용)을 이용하여 평탄화될 수 있다.
일 실시예에서, 상기 결정질 실리콘층(102)은 박막화 이전에 초기 평균 층 두께 Ti를 가질 수 있으며, 이는 약 500 나노미터(500 nm) 이하, 약 200 나노미터(200 nm), 이하, 또는 약 100 나노미터(100 nm) 이하일 수 있다.
본 발명의 실시예에 따라, 상기 결정질 실리콘층(102)은 상기 결정질 실리콘층(102)의 부분(102')에서 금속 실리사이드 물질을 형성하고, 상기 결정질 실리콘층(102)로부터 상기 금속 실리사이드 물질이 제거됨으로써 상기 초기 평균 층 두께 Ti(도 2)로부터 최종 평균 층 두께 Tf(도 4)까지 박막화될 수 있다. 예를 들어, 도 3을 참조하면, 상기 결정질 실리콘층(102)의 주요 노출 표면(103)에 인접한 상기 결정질 실리콘의 부분(102')은 금속 실리사이드(112)로 전환되어(점묘법에 의하여 도 3에서 대표됨) 상기 반도체 구조(110)를 형성할 수 있다. 상기 금속 실리사이드(112)는 약 2 나노미터(2 nm)에서 약 90 나노미터(90 nm)에 이르는 평균 층 두께를 갖는 금속 실리사이드층(112)을 포함할 수 있다. 더욱 상세하게, 상기 금속 실리사이드층(112)은 약 5 나노미터 (5 nm)에서 약 70 나노미터 (70 nm) 사이의 평균 층 두께를 가질 수 있다. 더욱 상세하게, 상기 금속 실리사이드층(112)은 약 10 나노미터(10 nm) 내지 약 50 나노미터(50 nm) 사이의 평균 층 두께를 가질 수 있다.
상기 금속 실리사이드층(112)의 형성에 이용될 수 있는 방법의 예시는 도 7 및 8을 참조하여 하기에서 설명한다. 일반적으로 금속 이온이 상기 결정질 실리콘층 내로 주입되고, 상기 금속 이온이 상기 금속 실리사이드(112) 화합물을 형성하도록 실리콘 이온과 반응할 수 있다.
도 7을 참조하면, 일 실시예에서, 금속 이온은 화살표 방향(108)에 의하여 지시된 것처럼 상기 주요 표면(10)을 통하여 상기 결정질 실리콘층(102)의 부분(102')으로 주입되어 상기 부분(102') 내의 결정질 실리콘을 금속 실리사이드(112)로 전환시킬 수 있다. 상기 금속 이온의 에너지는 선택적으로 맞추어 상기 금속이온이 상기 주요 표면(103)으로부터 상기 결정질 실리콘층(102) 내로 선택된 깊이 D만큼 주입되도록 할 수 있다. 상기 깊이 D는 대략 상기 결정질 실리콘층(102)의 상기 결정질 실리콘 내의 의도된 액티브 층의 경계상에 위치되는 것으로 선택될 수 있다. 게다가, 상기 주입된 금속 이온의 에너지, 뿐만 아니라 상기 결정질 실리콘층(102)의 부분(102')으로 주입되는 금속 이온의 양은 상기 결정질 실리콘층(102) 내에서 소위 "마지막 범위(end-of range)" 또는 "EOR" 결함을 감소 또는 최소화시키도록 선택될 수 있다. 그러므로, 상기 결정질 실리콘층(102)의 초기 층 두께 Ti(도 2)보다 더 작은 선택된 층 두께를 갖는 금속 실리사이드층(112)은 그 주요 표면(103)에 인접한 결정질 실리콘층(102) 내에서 형성될 수 있다.
상기 결정질 실리콘층(102) 내로 주입된 금속 이온은 원소 금속 이온을 포함할 수 있다. 그러한 원소 금속 이온은 결정질 실리콘층(102) 내의 실리콘 원자와 함께, 상기 금속 실리사이드(112)를 형성할 것이다. 예를 들어, 상기 금속 실리사이드(112)가 니켈 실리사이드(예. Ni2Si)를 포함한다면, 상기 금속이온은 니켈 이온을 포함할 수 있다. 상기 금속 실리사이드(112)가 티타늄 실리사이드(예. TiSi2)를 포함한다면, 상기 금속 이온이 티타늄 이온을 포함할 수 있다. 상기 금속 실리사이드(112)가 텅스텐 실리사이드(예. WSi2)를 포함한다면, 상기 금속 이온은 텅스텐 이온을 포함할 수 있다. 다른 예시에서, 상기 금속 실리사이드(112)가 코발트 실리사이드(예. CoSi2)를 포함한다면, 상기 금속 이온은 코발트 이온을 포함할 수 있다. 상기 금속 실리사이드(112)는 상기 금속 이온의 주입에 따라 상기 금속 실리사이드(112)를 형성하기 위한 다른 공정을 더 요구하지 않고 상기 결정질 실리콘층(102) 내에서 형성될 수 있다. 다른 실시예에서, 상기 반도체 재료층(102)의 부분(102')으로 금속 이온의 주입 후에, 상기 구조는 어닐링 공정(예. 상승된 온도에서)이 수행되어 상기 금속 실리사이드(112)를 형성할 수 있다.
도 8을 참조하면, 추가적 실시예에서, 상기 금속 실리사이드(112)는 상기 구조(116)를 형성하기 위하여 금속 층(114)을 상기 결정질 실리콘층(102) 상에 증착시킴으로써 상기 결정질 실리콘층(102)의 부분(102')에서 형성될 수 있고, 연이어 상기 구조(116)를 상승도니 온도에서 어닐링을 수행하여 상기 금속 원소 또는 상기 금속 층(114)의 원소가 상기 결정질 실리콘층(102) 내로 확산되어 상기 금속 실리사이드(112)를 형성하도록 한다(도 3).
예를 들어, 상기 금속층(114)은 티타늄, 니켈, 텅스텐, 및 코발트 중 어느 하나 이상의 층을 포함할 수 있다. 상기 금속 층(114)은 예를 들어 약 10 나노미터(10 nm)에서 수십 마이크론(microns) 이상의 평균 층 두께를 가질 수 있다.
상기 어닐링 공정은 퍼니스(furnace)에서 수행될 수 있다. 일 실시예에서, 상기 어닐링 공정은 급속 열 어닐링 (rapid thermal annealing, RTA) 공정, 플래쉬 어닐링 공정(flash annealing process), 또는 레이저 어닐링 공정(laser annealing process)을 포함할 수 있다. 상기 어닐링 공정은 상기 금속 원소가 확산되는 상기 결정질 실리콘층(102)으로 상기 깊이를 제어하여, 거기에 금속 실리사이드층(112)의 최종 층 두께가 형성되도록 하기 위하여 선택된 온도 및 시간 동안 수행될 수 있다. 상기 실리사이드화(silicidation)는 상기 실리콘을 크게 도핑시킴으로써 지연될 수 있다. 그러므로, 일 실시예에서, 상기 결정질 실리콘층(102)의 부분이 크게 도핑(예. N 도핑 또는 P 도핑)될 수 있고, 상기 도핑된 부분은 상기 실리사이드화 공정에 대한 장벽으로서 기능할 수 있다. 상기 도핑 부분의 두께는 선택적으로 제어될 수 있거나, 적어도 상기 결정질 실리콘층(102) 내의 상기 도핑된 실리콘 영역의 위치가 제어될 수 있어, 상기 금속 실리사이드(112)가 형성되는 결정질 실리콘층(102) 내의 상기 깊이는 선택적으로 제어될 수 있다.
상기 어닐링 공정 후에 어떤 금속 층(114)이 잔존하면, 상기 금속 층(114)의 잔여 부분이, 예를 들어 연마 공정, 에칭 공정, 이온 트리밍 공정, 또는 이들의 조합을 이용하여 다른 공정 이전에 제거될 수 있다.
일 실시예에서, 상기 금속 실리사이드(112)를 형성하는데 이용되는 공정 또는 공정들이 상기 결정질 실리콘층(102)의 다른 부분에 또는 어느 액티브 장치 구조에 의도치 않은 손상을 회피하기 위하여 상대적으로 낮은 온도에서 수행될 수 있다. 예를 들어, 상기 금속 실리사이드(112)는 약 700℃ 이하에서, 약 500 ℃ 이하에서, 또는 약 300℃ 이하에서 부분(102')에서 형성될 수 있다. 예를 들어, 니킬 실리사이드(예. Ni2Si)는 약 300℃의 온도에서 형성될 수 있고, 티타늄 실리사이드(예. TiSi2)는 약 400℃ 내지 약 500℃의 온도에서 형성될 수 있다.
도 4를 참조하면, 상기 결정질 실리콘층(102)의 부분(102')(도 2) 내에서 상기 금속 실리사이드(112)를 형성(도 3)한 후에, 상기 금속 실리사이드(112)는 상기 결정질 실리콘에 상대적으로 상기 금속 실리사이드(112)에 선택적인 에쳔트를 이용하여 에칭 및 제거되어 상기 반도체 구조(120)를 형성할 수 있다. 다른 방식으로, 에쳔트는 상기 에쳔트는 상기 결정질 실리콘층(102)을 에칭할 제2 에칭 비율보다 더 높은 제1 에칭 비율에서 부분(102')에서 상기 금속 실리사이드(112)를 에칭할 수 있도록 선택될 수 있다. 상기 제1 에칭 비율은 상기 제2 에칭 비율보다 적어도 약 10배 더 클 수 있고, 상기 제2 에칭 비율보다 적어도 약 백배 더 클 수 있고, 또는 상기 제2 에칭 비율보다 적어도 약 천배 더 클 수 있다. 이 구성에서, 상기 결정질 실리콘층(102)는 상기 놓여진 금속 실리사이드(112)을 제거하는데 이용되는 상기 에칭 공정에서 에칭 중단 층(etch stop layer)으로서 기능할 수 있다. 다시 말해, 상기 금속 실리사이드(112)가 상기 제1 에칭 비율에서 상기 주요 노출 표면(103)으로부터 계속해서 제거되는 동안, 상기 금속 실리사이드(112)가 적어도 실질적으로 제거되고 상기 결정질 실리콘의 놓여진 표면이 노출되면, 상기 에칭 공정이 효과적으로 중단되는데, 이는 상기 에칭 비율이 더 늦은 제2 에칭 비율로 현저하게 감소되는 사실때문이다.
상기 금속 실리사이드(112)를 에칭하는데 이용되는 에칭 공정은 습식 에칭 공정(wet etching process), 건식 에칭 공정(dry etching process, 예., 플라즈마 에칭 공정) 또는 전기화학적 에칭 공정(electrochemical etching process)을 포함할 수 있다.
상기 에칭 공정에서 사용되는 에쳔트 또는 에쳔트들의 조성물은 상기 금속 실리사이드(112)의 조성물 및 상기 결정질 실리콘의 조성물에 의존할 것이다. 결정질 실리콘을 위한 많은 적절한 에쳔트들이 당 업계에 알려져 있고 본 발명의 실시예에서 이용될 수 있다. 하나의 비 제한적 예시로서, 상기 에쳔트는 불화 수소산(hydrofluoric acid, HF)을 포함할 수 있다. 이 실시예에서, 상기 HF는 희석되거나 그렇지 않을 수 있고, 액체 상태 또는 증기 상태일 수 있다. 일 실시예에서, 상기 에쳔트는 완충 불화 수소산(buffered hydrofluoric acid, BHF)을 포함할 수 있다.
일 실시예에서, 상기 금속 실리사이드(112)를 제거하는데 사용되는 상기 에칭 공정은 약 100℃ 이하, 약 50℃ 이하, 약 25℃ 이하의 온도에서 수행될 수 있다. 그러므로, 상기 에칭 공정은 실온 또는 어느 실시예에서는 실온 이하의 온도에서 수행될 수 있다. 그러한 실시예는 상기 결정질 실리콘층(102)이 도 11 내지 15를 참조하여 하기에서 더욱 상세히 논의될 이전에 제조된 액티브 장치 구조를 포함할 때 특정 용도를 발견할 수 있다.
도 4를 참조하면, 상기 결정질 실리콘층의 부분(102')(도 2)을 금속 실리사이드(112)(도 3)로 전환시킴으로써 상기 결정질 실리콘층(102)을 박막화한 후에, 상기 결정질 실리콘층(102)은 상기 결정질 실리콘층(102)의 초기 평균 층 두께 Ti (도 2)보다 더 얇은 최종 평균 층 두께 Tf를 가질 것이다. 일 실시예에서, 상기 결정질 실리콘층(102)은 상기 금속 실리사이드(112)의 제거 후에, 약 500 나노미터(500 nm) 이하, 약 100 나노미터 (100 nm) 이하, 또는 약 50 나노미터 (50 nm )이하의 최종 평균 층 두께 Tf를 가지도록 형성될 수 있다.
일 실시예에서, 상기 결정질 실리콘층(102)의 주요 노출 표면(103)은 상기 금속 실리사이드(112)가 제거된 후에, 약 5 나노미터(5 nm) 이하, 또는 약 2 나노미터(2 nm) 이하의 평균 표면 거칠기(Ra)를 가지도록 제공될 수 있다. 선택적으로 상기 결정질 실리콘층(102)의 박막화 후에, 상기 결정질 실리콘층(102)의 주요 노출 표면(103)은 상기 주요 노출 표면(10)의 표면 거칠기를 요구되거나 바람직한 수치로 감소시키기 위하여 평탄화될 수 있다.
예를 들어, 상기 주요 노출 표면(103)은 습식 클리닝 공정(wet cleaning process), 기계-화학적 연마(chemical-mechanical polishing, CMP) 공정, 플라즈마 클리닝 공정(plasma cleaning process) 및 이온 트리밍 공정 중 어느 하나 이상을 이용하여 평탄화될 수 있다. 비 제한적 실시예로서, 상기 주요 노출 표면(103)은 "SC 1" 클리닝 공정으로 당업계에서 알려진 클리닝 공정 및 "SC-2" 클리닝 공정으로 당업계에 알려진 클리닝 공정이 수행되도록 할 수 있다. 상기 SC- 1 공정에서, 상기 반도체 구조(120)는 1:1:5의 수산화암모늄(ammonium hydroxide, H4OH), 과산화수소(hydrogen peroxide, H202) 및 물(H20) 용액으로 약 75℃ 내지 약 80℃의 온도에서 클리닝되고, 그 다음으로 1:50의 불화수소산(HF) 및 물(H20)의 용액으로 약 25℃의 온도에서 클리닝될 수 있다. 상기 반도체 구조(120)은 상기 각 클리닝 단계 전 및 후에 초순수(de-ionized water)로 린스될 수 있고, 상기 반도체 구조(120)는 1:1:6의 염산(hydrochloric acid, HCl), 과산화수소(hydrogen peroxide, H202) 및 물(H20) 용액으로 약 75℃ 내지 약 80℃의 온도에서 클리닝될 수 있다. 다시, 상기 반도체 구조(120)은 상기 각 클리닝 단계 전 및 후에 초순수(de-ionized water)로 린스될 수 있다. 다른 실시예에서, 상기 결정질 실리콘층(102)의 주요 표면(103)은 오존(ozone)을 이용하여 클리닝될 수 있다.
앞서 언급한 바와 같이, 도 4에서 도시된 반도체 구조(120)은 실리콘-온-절연체(SOI) 타입 기판을 포함할 수 있다. 상기 반도체 구조(120)은 상기 결정질 실리콘층(102)의 부분의 하나 이상을 포함하는 어떤 다양한 타입의 반도체 장치를 제조하는데 이용될 수 있다. 반도체 장치는, 예를 들어 전기 신호 프로세서, 메모리 장치, LED(light-emitting diodes), 레이저 다이오드, 광전지(photocell) 등을 포함할 수 있다.
도 5를 참조하면, 반도체 장치를 제조하기 위하여, 액티브 장치 구조(122)는 상기 반도체 구조(120)을 형성하기 위하여 결정질 실리콘층(102) 상 및 그 내에서 제조될 수 있다. 상기 액티브 장치 구조(122)는, 예를 들어 PN 접합(PN junctions), 트랜지스터, 도전 라인(conductive line) 및 도전 비아(conductive vias) 중 어느 하나 이상을 포함할 수 있다.
선택적으로, 액티브 장치 구조(122)의 다양한 추가 층들이 상기 결정질 실리콘층(102) 내 및 상에 형성되는 상기 능동 장치 구조(122)에 대하여 제공될 수 있다. 예를 들어, 도 6은 상기 결정질 실리콘층(102) 내 및 상에 형성된 상기 능동 장치 구조(122)에 대하여 제공되는 두 개의 추가적 층(124A, 124B)을 포함하는 다른 반도체 구조(140)를 도시한다. 상기 추가적 층(124A, 124B)은 결정질 실리콘의 추가적 층을 증착 또는 후막 성장시킴으로써, 그리고 결정질 실리콘의 각 개별 층에서 추가적인 능동 장치 구조(122)를 형성시킴으로써 형성될 수 있다. 추가적 실시예에서, 그러한 추가적 층(124A, 124B)은 3D통합 공정을 이용하여 상기 결정질 실리콘층(102)에 대하여 개별적으로 그리고 연속적으로 전달되고 접착되어 제조될 수 있다.
도 1을 다시 참조하면, 일 실시예에서, 초기 반도체 구조(100)는 도너 구조로부터 기판(104)를 포함하는 레시피언트 구조로 상기 결정질 실리콘층(102)을 전달함으로써 제공될 수 있다. 비제한적인 실시예의 방식에 의하여, SMART-CUT® 공정으로 당업계에 알려진 공정이 도너 구조에서 레시피언트 구조로 상기 결정질 실리콘층(102)을 전달하는데 이용될 수 있다. 상기 SMART-CUT® 공정은 예를 들어 브루엘의 US 등록특허 RE39,484(2007.2.6. 등록), 아스파 등의 US 등록특허 6,303,468(2001.1.1. 등록), 아스파 등의 US 등록특허 6,335,258(2002.1.1. 등록), 모리시우 등의 US 등록특허 6,756,286(2004.06.29 등록), 아스파 등의 US 등록특허 6,809,044(2004.10.26 등록), 및 아스파 등의 US 등록특허 6,946,365(2005.09.20. 등록)에 기재되어 있다.
상기 SMART-CUT® 공정은 도 9 및 10을 참조하여 하기에서 간단히 기재된다. 도 9를 참조하면, 복수의 이온(예., 수소, 헬륨, 또는 비활성 기체 이온 중 어느 하나 이상)이 이온 주입 평면(202)을 따라 도너 구조(200)로 주입될 수 있다. 상기 도너 구조(200)은 벌크 결정질 실리콘(예., 단결정 실리콘)을 포함할 수 있다. 이온의 주입은 화살표 방향(204)에 의하여 도 9에 나타내었다. 상기 이온 주입 평면(202)을 따라 주입된 이온은 상기 도너 구조(200) 내에서 약한 평면을 의미하고, 그것에 따라 상기 도너 구조(200)가 연속적으로 쪼개지거나 그렇지 않으면 균열될 수 있다. 당업계에 알려진 것처럼, 이온이 상기 도너 구조(200) 내에 주입되는 깊이는 상기 이온이 상기 도너 구조(200) 내로 주입되는 에너지의 기능을 적어도 부분적으로 한다. 일반적으로 적은 에너지로 주입된 이온은 상대적으로 얕은 깊이로 주입될 것이고, 반면에 높은 에너지로 주입된 이온은 상대적으로 깊은 깊이로 주입될 것이다.
도 10을 참조하면, 상기 도너 구조(200)가 상기 이온 주입 평면(202)에 따라 쪼개지거나 그렇지 않으면 균열된 후에, 상기 도너 구조(200)는 상기 기판(104)을 포함하는 다른 레시피언트 구조에 접착된다. 상기 도너 구조(200)가 상기 기판(104)에 접착되기 위하여, 상기 도너 구조(200) 및 상기 기판(104)의 접착면이 산화되어 거기에 산화물 물질 층을 제공하고, 상기 산화물 층이 직접적인 물리적 접촉으로 제공되어 상기 기판(104)과 상기 도너 구조(200) 사이에서 산화물-대-산화물의 직접적인 분자 결합을 형성하도록 한다. 도 10에 도시된 바와 같이, 상기 결합된 산화물 층들이 함께 상기 중간층(106)을 형성한다. 추가적인 실시예에서, 상기 중간층(106)은 상기 물질들의 두 가지 층들 사이에서 직접적인 분자 결합을 수립함으로써 형성된 금속 또는 반도체 재료를 포함할 수 있다.
상기 결합 공정 후에, 상기 결합된 도너 구조(200)는 상기 이온 주입 평면(202)을 따라 쪼개지거나 그렇지 않으면 균열되어 상기 도 1에서 도시된 구조를 형성할 수 있다. 예를 들어, 상기 도너 구조(200) 및 상기 레시피언트 구조는 가열되어 상기 도너 구조(200)가 상기 이온 주입 평면(202)을 따라 균열되도록 할 수 있다. 선택적으로, 기계적 힘이 상기 도너 구조(200)에 적용되어 상기 이온 주입 평면(202)을 따라 상기 도너 구조(200)의 쪼개짐을 보조할 수 있다.
상기 도너 구조(200)가 상기 이온 주입 평면(202)을 따라 쪼개지거나 또는 균열이 된 후에, 상기 도너 구조(200)의 부분은 상기 레시피언트 구조의 기판(104)에 결합된 채로 남아 있고, 이 부분은 도 1에서 도시된 결정질 실리콘층(102)을 정의한다. 상기 도너 구조(200)의 잔여물은 추가 SMART-CUT® 공정에서 재사용되어 도너 구조(200)의 추가 부분이 레시피언트 구조로 전달된다.
상기 균열 공정 후에, 상기 결정질 실리콘층(102)의 주요 노출 표면(103)은 도너 구조(200)의 균열 표면을 포함하고, 상기 결정질 실리콘층(102)의 결정 격자 내에서 이온 불순물 및 결점(imperfection)을 포함할 수 있다. 상기 결정질 실리콘층(102)는 불순물 수준이 감소되도록 처리되고 상기 결정질 실리콘층(102) 내에서 상기 결정 격자의 품질(즉, 상기 주요 노출 표면(103)에 인접한 상기 결정 격자 내의 결함의 개수를 감소)을 개선되도록 처리될 수 있다. 상기 처리는 연삭, 연마, 에칭 및 열적 어닐링 중 어느 하나 이상을 포함할 수 있다.
다른 실시예에서, 상기 결정질 실리콘층(102)는 상기 기판(104) 및 상기 중간층(106)에 대하여 상기 결정질 실리콘층(102)을 후막 성장 또는 그렇지 않으면 증착시킴으로써, 또는 상기 기판(104) 및 상기 중간층(106)에 대하여 벌크 결정질 실리콘을 결합시키고 연이어 연삭 공정, 연마 공정 및 에칭 공정(예. 기계-화학적 연마 공정) 중 어느 하나 이상을 이용하여 초기 평균 층 두께 Ti가 되도록 상기 벌크 결정질 실리콘을 박막화함으로써 상기 기판(104)에 대하여 제공될 수 있다.
일 실시예에서, 상기 결정질 실리콘층(102)은 도 3 및 4를 참조하여 상기에서 기재된 박막화 공정을 수행하기 이전에 액티브 장치 구조(122)를 포함하도록 선택될 수 있다. 그러한 방법은 도 11 내지 15을 참조하여 하기에서 기재된다.
도 11은 결정질 실리콘층(102), 상기 결정질 실리콘 102 상 및 내에 형성된 액티브 장치 구조(122)를 포함하는 반도체 구조 300을 도시한다. 상기 액티브 장치 구조(122)는 예를 들어, PN 접합, 트랜지스터, 도전 라인 및 도전 비아 중 어느 하나 이상을 포함할 수 있다. 일 실시예에서, 상기 액티브 장치 구조(122)는 상기 결정질 실리콘층(102) 내에 매립될 수 있다. 상기 액티브 장치 구조(122)를 가지는 상기 결정질 실리콘층(102)은 일 실시예에서 층 전달 공정(layer transfer process)에서 상기 기판(104)으로 전달 및 결합 될 수 있다.
도 12에서 도시된 바와 같이, 상기 결정질 실리콘층(102)의 박막화 이전에, 상기 결정질 실리콘층(102)의 주요 노출 표면(103)은 도 2를 참조하여 이전에 설명한 바와 같이 평탄화될 수 있다. 상기 주요 노출 표면(103)은 예를 들어 기계적 연삭 또는 연마 공정, 화학적 에칭 공정 및 기계-화학적 연마(CMP) 공정 중 적어도 어느 하나를 이용하여 평탄화될 수 있다.
상기 결정질 실리콘층(102)의 부분(102')은 금속 실리사이드(112)로 변환되어 도 13에서 도시된 반도체 구조(300)를 형성할 수 있다. 비제한적인 예시의 방법에 의하여, 상기 금속 실리사이드(112)는 도 7 및 8을 참조하여 이전에 기재된 방법을 이용하여 형성될 수 있다. 상기 결정질 실리콘층 120이 액티브 장치 구조(122)를 포함하는 실시예에서, 상기 금속 실리사이드(112)는 약 700℃ 이하, 약 500℃ 이하, 또는 약 300℃ 이하의 온도에서 상기 부분(102')에서 형성되어 이전에 형성된 액티브 장치 구조(122)의 손상을 회피시킬 수 있다.
상기 반도체 재료층(102) 내에서 상기 금속 실리사이드(112)를 형성한 후에, 상기 금속 실리사이드(112)는 에칭 공정을 이용하여 제거되어 이전에 도 4를 참조하여 기재된 것과 같이, 도 14에서 도시된 반도체 구조(310)을 형성할 수 있다. 그러므로, 상기 결정질 실리콘층(102)는 도 12에서 도시된 초기 평균 층 두께 Ti로부터 도 14에서 도시된 선택된 최종 평균 층 두께 Tf가 되도록 박막화될 수 있다.
선택적으로, 액티브 장치 구조(122)의 다양한 추가 층들이 상기 액티브 장치 구조(122) 및 상기 결정질 실리콘층(102)에 대하여 제공될 수 있다. 예를 들어, 도 15는 상기 액티브 장치 구조(122) 및 상기 결정질 실리콘층(102)에 대하여 제공되는 세 개의 추가 층(124A, 124B, 124C)을 포함하는 다른 반도체 구조(320)를 도시한다. 그러한 추가 층들(124A, 124B, 124C)은 상기 결정질 실리콘의 추가 층을 증착 또는 후막 성장시키고, 상기 결정질 실리콘의 각 개별 층에 추가적인 액티브 장치 구조(122)를 형성함으로써 형성될 수 있다. 추가 실시예에서, 그러한 추가 층(124A, 124B, 124C)은 개별적으로 제조되고 3D 통합 공정을 이용하여 상기 결정질 실로콘 층(102)에 대하여 연이어 전달 및 결합 될 수 있다.
본 발명의 추가적인 비-제한적 실시예를 하기에서 설명한다.
실시예 1: 레시피언트 구조상에 결정질 실로콘 층의 제공단계; 상기 결정질 실리콘층의 주요 노출 표면에 인접한 결정질 실로콘 부분 내에 금속 실리사이드의 형성단계; 및 상기 결정질 실리콘에 대하여 상대적인 상기 금속 실리사이드에 선택적인 에쳔트를 이용하여 상기 금속 실리사이드의 에칭 단계;를 포함하는 반도체 장치의 제조방법.
실시예 2: 실시예 1의 방법에서, 상기 레시피언트 구조상에 결정질 실리콘의 층의 제공단계는 도너 구조에서 상기 레시피언트 구조로 결정질 실리콘층의 전달 단계를 포함한다.
실시예 3: 실시예 2의 방법에서, 액티브 능동 구조를 포함하는 상기 결정질 실리콘층의 선택단계를 더 포함한다.
실시예 4: 실시예 3의 방법에서, PN 접합, 트랜지스터, 도전 라인 및 도전 비아 중 어느 하나 이상을 포함하는 상기 결정질 실리콘층의 선택단계를 더 포함한다.
실시예 5: 실시예 1 내지 4 중 어느 한 방법에서, 단결정 실리콘을 포함하는 상기 결정질 실리콘의 선택단계를 더 포함한다.
실시예 6: 실시예 1 내지 5 중 어느 한 방법에서, 상기 결정질 실리콘층의 주요 노출 표면에 인접한 결정질 실리콘의 부분에서 상기 금속 실리사이드의 형성 단계는, 상기 결정질 실리콘층의 주요 노출 표면에 대하여 금속의 증착단계; 및 상기 금속 실리사이드를 형성하기 위하여 상기 증착된 금속 및 상기 결정질 실리콘층의 어닐링 단계를 포함한다.
실시예 7: 실시예 1 내지 5 중 어느 한 방법에서, 상기 결정질 실리콘층의 주요 노출 표면에 인접한 결정질 실로콘의 부분에서 금속 실리사이드의 형성단계는 상기 금속 실리사이드를 형성하기 위하여 상기 결정질 실리콘으로 금속 이온의 주입단계를 포함한다.
실시예 8: 실시예 7의 방법에서, 상기 티타늄, 니켈, 코발트 및 텅스텐 중 적어도 어느 하나를 포함하는 금속 이온의 선택단계를 더 포함한다.
실시예 9: 실시예 1 내지 8 중 어느 한 방법에서, 상기 결정질 실리콘의 부분에서 상기 금속 실리사이드의 형성단계는 약 700℃ 이하의 온도에서 상기 결정질 실리콘의 부분에서 상기 금속 실리사이드의 형성단계를 포함한다.
실시예 10: 실시예 9의 방법에서, 상기 약 700℃ 이하의 온도에서 상기 결정질 실리콘의 부분에서 상기 금속 실리사이드의 형성단계는 약 500℃ 이하의 온도에서 상기 결정질 실리콘의 부분에서 상기 금속 실리사이드의 형성단계를 포함한다.
실시예 11: 실시예 10의 방법에서, 상기 약 500℃ 이하의 온도에서 상기 결정질 실리콘의 부분에서 상기 금속 실리사이드의 형성단계는 약 300℃ 이하의 온도에서 상기 결정질 실리콘의 부분에서 상기 금속 실리사이드의 형성단계를 포함한다.
실시예 12: 실시예 1 내지 11 중 어느 한 방법에서, 상기 금속 실리사이드의 에칭단계는 습식 에칭 공정, 건식 에칭 공정 및 전기화학적 에칭 공정 중 어느 하나 이상을 이용하여 상기 금속 실리사이드의 에칭단계를 포함한다.
실시예 13: 실시예 1 내지 12 중 어느 한 방법에서, 상기 금속 실리사이드의 에칭 단계는 상기 금속 실리사이드를 적어도 실질적으로 제거하고 상기 결정질 실리콘의 표면의 노출단계를 포함한다.
실시예 14: 실시예 13의 방법에서, 습식 클리닝 공정, 기계-화학적 연마 공정, 플라즈마 클리닝 공정 및 이온 트리밍 공정 중 어느 하나 이상을 이용하여 상기 결정질 실리콘의 표면의 평탄화 단계를 더 포함한다.
실시예 15: 실시예 1 내지 14 중 어느 한 방법에서, 상기 금속 실리사이드의 에칭 단계는 약 100℃ 이하의 온도에서 상기 금속 실리사이드의 에칭 단계를 포함한다.
실시예 16: 실시예 15의 방법에서, 상기 약 100℃ 이하의 온도에서 상기 금속 실리사이드의 에칭 단계는 약 25℃ 이하의 온도에서 상기 금속 실리사이드의 에칭 단계를 포함한다.
실시예 17: 실시예 1 내지 16 중 어느 한 방법에서, 상기 결정질 실리콘에 대하여 상기 금속 실리사이드에 선택적인 에쳔트를 이용하여 상기 금속 실리사이드의 에칭 단계는 상기 금속 실리사이드를 HF로의 에칭 단계를 포함한다.
실시예 18: 실시예 1 내지 17 중 어느 한 방법에서, 상기 결정질 실리콘, 상기 레시피언트 구조 및 그들 사이의 유전체 층을 포함하는 SOI 타입 기판의 형성단계를 더 포함한다.
실시예 19: 실시예 1 내지 18 중 어느 한 방법에서, 상기 결정질 실리콘을 포함하는 전기적 신호 프로세서, 메모리 장치, LED, 레이저 다이오드, 및 광전지 중 어느 하나 이상의 형성 단계를 더 포함한다.
실시예 20: 실시예 1 내지 19 중 어느 한 방법에서, 상기 금속 실리사이드의 에칭 후에 약 500nm 이하의 평균 층 두께를 갖는 결정질 실리콘층의 형성 단계를 포함한다.
실시예 21: 실시예 20의 방법은 상기 금속 실리사이드의 에칭 후에 약 100nm 이하의 평균 층 두께를 갖는 결정질 실리콘층의 형성 단계를 포함한다.
실시예22: 실시예 1 내지 21 중 어느 한 방법에서, 상기 금속 실리사이드의 에칭 후에 약 5.0nm 이하의 평균 표면 거칠기 Ra를 갖는 결정질 실리콘층의 주요 노출 표면의 제공단계를 더 포함한다.
실시예 23: 실시예22의 방법은, 상기 금속 실리사이드의 에칭 후에, 약 2.0nm 이하의 평균 표면 거칠기 Ra를 갖는 결정질 실리콘층의 주요 노출 표면의 제공단계를 더 포함한다.
실시예 24: 결정질 실리콘층과 베이스 기판 사이에 유전체 재료를 갖는 베이스 기판 상의 결정질 실리콘층의 제공단계; 및 상기 결정질 실리콘층이 약 500nm 이하의 두께가 되도록 박막화하는 단계를 포함하고, 상기 결정질 실리콘층의 박막화 단계는, 상기 결정질 실리콘층의 주요 노출 표면에 인접한 결정질 실리콘층의 부분에서 일번작으로 평면 금속 실리사이드층의 형성단계; 및 상기 결정질 실리콘에 상대적으로 상기 금속 실리사이드에 선택적인 에쳔트를 이용하여 상기 금속 실리사이드의 에칭단계를 포함하는 실리콘-온-절연체(SOI) 기판의 형성방법.
실시예 25: 실시예 24의 방법에서, 여기에서 상기 결정질 실리콘층의 주요 노출 표면에 인접한 결정질 실리콘의 부분에서 금속 실리사이드의 형성단계는, 상기 결정질 실리콘층의 주요 노출 표면에 대하여 금속의 증착단계; 및 상기 금속 실리사이드의 형성을 위하여 상기 증착된 금속 및 결정질 실리콘층의 어닐링 단계를 포함한다.
실시예 26: 실시예 24의 방법에서, 여기에서 상기 결정질 실리콘층의 주요 노출 표면에 인접한 결정질 실리콘의 부분에서 금속 실리사이드의 형성단계는, 상기 금속 실리사이드의 형성을 위하여 상기 결정질 실리콘 내로 금속 이온의 주입단계를 포함한다.
실시예 27: 실시예 26의 방법은, 티타늄, 니켈, 코발트 및 텅스텐 중 적어도 어느 하나를 포함하는 금속 이온의 선택단계를 더 포함한다.
실시예 28: 실시예 24 내지 27 중 어느 한 방법에서, 여기에서 상기 결정질 실리콘의 부분에서 금속 실리사이드의 형성단계는 약 700℃ 이하의 온도에서 상기 결정질 실리콘의 부분에서 상기 금속 실리사이드의 형성단계를 포함한다.
실시예 29: 실시예 28의 방법에서, 여기에서 상기 약 700℃ 이하의 온도에서 상기 결정질 실리콘의 부분에서 상기 금속 실리사이드의 형성단계는, 약 500℃ 이하의 온도에서 상기 결정질 실리콘의 부분에서 상기 금속 실리사이드의 형성단계를 포함한다.
실시예 30: 실시예 29의 방법에서, 여기에서 약 500℃ 이하의 온도에서 상기 결정질 실리콘의 부분에서 상기 금속 실리사이드의 형성단계는, 약 300℃ 이하의 온도에서 상기 결정질 실리콘의 부분에서 상기 금속 실리사이드의 형성단계를 포함한다.
실시예 31: 실시예 24 내지 30 중 어느 한 방법에서, 여기에서 상기 금속 실리사이드의 에칭단계는 약 100℃ 이하의 온도에서 상기 금속 실리사이드의 에칭단계를 포함한다.
실시예 32: 실시예 31의 방법에서, 여기에서 상기 약 100℃ 이하의 온도에서 상기 금속 실리사이드의 에칭단계는 약 25℃ 이하의 온도에서 상기 금속 실리사이드의 에칭단계를 포함한다.
실시예 33: 실시예 24 내지 32 중 어느 한 방법에서, 상기 금속 실리사이드의 에칭 후에 약 100nm 이하의 평균 층 두께를 갖는 결정질 실리콘의 층의 형성 단계를 더 포함한다.
실시예 34: 실시예 24 내지 33 중 어느 한 방법에서, 상기 금속 실리사이드의 에칭 후에 약 5.0nm 이하의 평균 표면 거칠기 Ra를 갖는 결정질 실리콘층의 주요 노출 표면의 제공단계를 더 포함한다.
실시예 35: 실시예 34의 방법에서, 상기 금속 실리사이드의 에칭 후에, 약 2.0nm 이하의 평균 표면 거칠기 Ra를 갖는 결정질 실리콘층의 주요 노출 표면의 제공 단계를 더 포함한다.
상기 기재된 본 발명의 예시적 실시예들은 본 발명의 범위를 제한하지 않으며 이러한 실시예들은 단지 본 발명을 설명하기 위한 것이며, 본 발명은 첨부된 청구범위 및 법적 균등물의 범위에 의하여 정의된다. 어떤 균등 실시예는 본 발명의 범위 내에 포함되는 것으로 한다. 또한 여기에 도시되고 설명된 것에 추가하여 본 발명의 다양한 변형들이 본 명세서로부터 당업계의 기술자들에게 명백해 질 것이다. 다시 말해, 여기 설명된 하나의 예시적 실시예의 하나 이상의 특징들이 본 명세서의 추가적인 실시예를 제공하기 위하여 여기에 기재된 다른 예시적 실시예의 하나 이상의 특징들과 결합될 수 있다. 그러한 변형 및 실시예들은 여기에 첨부된 청구범위의 범위 내에 속하는 것으로 의도된다.

Claims (16)

  1. 반도체 장치의 제조방법에 있어서,
    레시피언트 구조(recipient structure)상에 결정질 실리콘층을 제공하는 단계;
    상기 결정질 실리콘층의 주요 노출 표면에 인접한 상기 결정질 실리콘의 부분에서 금속 실리사이드를 형성하는 단계; 및
    상기 결정질 실리콘에 상대적으로 상기 금속 실리사이드에 선택적인 에쳔트(etchant)를 이용하여 상기 금속 실리사이드를 에칭(etching)하는 단계;를 포함하고,
    상기 금속 실리사이드를 에칭하는 단계는, 상기 금속 실리사이드를 제거하는 단계 및 상기 결정질 실리콘의 표면을 노출하는 단계를 포함하고,
    상기 반도체 장치의 제조방법은,
    습식 클리닝 공정, 기계-화학적 연마 공정, 플라즈마 클리닝 공정 및 이온 트리밍 공정 중 적어도 하나의 공정을 이용하여 상기 결정질 실리콘의 표면을 평탄화하는 단계;를 더 포함하는 반도체 장치의 제조방법.
  2. 제1항에 있어서,
    상기 레시피언트 구조상에 결정질 실리콘층을 제공하는 단계는,
    도너 구조에서 상기 레시피언트 구조로 상기 결정질 실리콘층을 전달하는 단계;를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  3. 제2항에 있어서,
    액티브 장치 구조를 포함하기 위하여 상기 결정질 실리콘층을 선택하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  4. 제1항에 있어서,
    상기 결정질 실리콘층의 주요 노출 표면에 인접한 결정질 실리콘의 부분에서 상기 금속 실리사이드를 형성하는 단계는,
    상기 결정질 실리콘층의 주요 노출 표면에 대하여 금속을 증착하는 단계; 및
    상기 금속 실리사이드의 형성을 위하여 상기 증착된 금속 및 결정질 실리콘층을 어닐링하는 단계;를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  5. 제1항에 있어서,
    상기 결정질 실리콘층의 주요 노출 표면에 인접한 결정질 실리콘의 부분에서 상기 금속 실리사이드를 형성하는 단계는,
    상기 금속 실리사이드의 형성을 위하여 상기 결정질 실리콘 내로 금속 이온을 주입하는 단계;를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  6. 제5항에 있어서,
    상기 금속 이온은 티타늄, 니켈, 코발트 및 텅스텐 중 적어도 하나를 포함하도록 상기 금속 이온을 선택하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  7. 제1항에 있어서,
    상기 결정질 실리콘의 부분에서 상기 금속 실리사이드를 형성하는 단계는, 700℃ 이하의 온도에서 상기 결정질 실리콘의 부분에 상기 금속 실리사이드를 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  8. 제1항에 있어서,
    상기 금속 실리사이드를 에칭하는 단계는, 습식 에칭 공정, 건식 에칭 공정, 및 전기화학적 에칭 공정 중 적어도 하나를 이용하여 상기 금속 실리사이드를 에칭하는 것을 특징으로 하는 반도체 장치의 제조방법.
  9. 삭제
  10. 삭제
  11. 제1항에 있어서,
    상기 금속 실리사이드의 에칭 단계는, 100℃ 이하의 온도에서 상기 금속 실리사이드를 에칭하는 것을 특징으로 하는 반도체 장치의 제조방법.
  12. 제1항에 있어서,
    상기 결정질 실리콘에 상대적으로 상기 금속 실리사이드에 선택적인 에쳔트를 이용하여 상기 금속 실리사이드를 에칭하는 단계는, HF로 상기 금속 실리사이드를 에칭하는 것을 특징으로 하는 반도체 장치의 제조방법.
  13. 제1항에 있어서,
    상기 결정질 실리콘, 상기 레시피언트 구조 및 그 사이의 유전체 층을 포함하는 SOI 타입 기판을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  14. 제1항에 있어서,
    상기 결정질 실리콘을 포함하는 전기 신호 프로세서, 메모리 장치, LED(light-emitting diode), 레이저 다이오드, 및 광전지 중 적어도 하나를 형성하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  15. 제1항에 있어서,
    상기 금속 실리사이드의 에칭 후에 100nm 이하의 평균 층 두께를 갖는 결정질 실리콘층을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  16. 제1항에 있어서,
    상기 금속 실리사이드의 에칭 후에, 2.0nm 이하의 평균 표면 거칠기 Ra를 갖는 결정질 실리콘층의 주요 노출 표면을 제공하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
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