JP2015515122A - 結晶半導体材料の薄層を設ける方法、ならびに関連する構造体およびデバイス - Google Patents

結晶半導体材料の薄層を設ける方法、ならびに関連する構造体およびデバイス Download PDF

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Abstract

半導体デバイスを製作する方法は、結晶シリコン層の一部分に金属シリサイドを形成するステップと、結晶シリコンと比べて金属シリサイドに対して選択的であるエッチング液を使用して金属シリサイドをエッチングして、薄い結晶シリコン層を設けるステップとを含む。シリコンオンインシュレータ（ＳＯＩ）基板は、結晶シリコンの層とベース基板との間に誘電体材料を伴ってベース基板の上に結晶シリコンの層を設け、結晶シリコンの一部分に金属シリサイド層を形成し、次に、結晶シリコンと比べて金属シリサイド層に対して選択的であるエッチング液を使用して金属シリサイド層をエッチングすることによって結晶シリコンの層を薄化することによって形成することができる。

Description

本開示は、半導体デバイス製作で利用されるプロセスで半導体材料の薄層を受容構造体に設ける方法、ならびにそのような方法を使用して製作される構造体およびデバイスに関する。
半導体デバイス製作プロセスにおいて、例えば、半導体オンインシュレータ（ＳｅＯＩ）型基板の製作を含む様々な目的のために、およびいわゆる「３次元（３Ｄ）集積化」プロセスで半導体材料およびデバイスを垂直に積み重ねるために、半導体材料の薄層が受容構造体上に設けられる。
そのようなプロセスにおいて、数百ナノメートル以下、さらに、用途によっては１００ナノメートル（１００ｎｍ）以下という小さい平均層厚を有する半導体材料の層を受容構造体上に設けることが望ましいことがある。さらに、半導体材料の層は均一な厚さを有する（例えば、不均一性が半導体材料の層の厚さの５％未満である）ことが望ましい。加えて、半導体材料の層が極めて平滑であることが望ましいことがある。例えば、半導体材料の層の露出した主表面が５ナノメートル（５ｎｍ）以下という低い表面粗さ（Ｒａ）を有するように半導体材料の層を形成することが望ましいことがある。
米国特許第ＲＥ３９，４８４号明細書 米国特許第６，３０３，４６８号明細書 米国特許第６，３３５，２５８号明細書 米国特許第６，７５６，２８６号明細書 米国特許第６，８０９，０４４号明細書 米国特許第６，９４６，３６５号明細書
受容構造体上に半導体材料のそのように薄く平滑な層を設ける様々な方法が当技術分野において提案されている。しかし、当技術分野において、半導体材料の薄く均一で平滑な層を受容構造体上に設けることを可能にする改善された方法の必要性が残されている。
この概要は、概念のうちの選択したものを簡単化した形態で導入するために提供される。これらの概念は、以下の本開示の例示の実施形態の詳細な説明でさらに詳細に説明される。この概要は、請求される主題の重要な特徴または本質的な特徴を識別することは意図されておらず、請求される主題の範囲を限定するために使用されることも意図されていない。
いくつかの実施形態では、本開示は、半導体デバイスを製作する方法を含む。そのような方法によれば、結晶シリコンの層が受容構造体上に設けられ、金属シリサイドが結晶シリコンの層の露出した主表面に隣接する結晶シリコンの一部分に形成され、金属シリサイドは結晶シリコンと比べて金属シリサイドに対して選択的であるエッチング液を使用してエッチングされる。
追加の実施形態では、本開示は、シリコンオンインシュレータ（ＳＯＩ）基板を形成する方法を含む。そのような方法では、結晶シリコンの層とベース基板との間に誘電体材料を伴ってベース基板の上に結晶シリコンの層を設けることができ、結晶シリコンの層を約５００ｎｍ以下の厚さに薄化することができる。結晶シリコンの層を薄化するために、全体的に平坦な金属シリサイド層が結晶シリコンの層の露出した主表面に隣接する結晶シリコンの層の一部分に形成され、金属シリサイド層は結晶シリコンと比べて金属シリサイド層に対して選択的であるエッチング液を使用してエッチングされる。
本開示のさらなる実施形態は、そのような方法を使用して製作される半導体構造体およびデバイスを含む。
本明細書は、本発明の実施形態と見なされるものを特に指摘し明確に請求する特許請求の範囲をもって結論とするが、本開示の実施形態の利点は、添付図面とともに読まれるとき本開示の実施形態のいくつかの例の説明からより容易に確認することができる。
図１から図４は、半導体デバイスの製作において結晶シリコンの層を薄化するために使用することができる方法の例示の実施形態を示す。
図９および図１０は、基板の上に結晶シリコンの層を含む図１に示された構造体を設けるのに使用することができる方法の例示の実施形態を示す。
図１１から図１５は、図１から図１０を参照して説明されるものと同様の方法の追加の例示の実施形態を示すが、結晶シリコンの層はその中に前に製作された能動デバイス構造体を含む。
結晶シリコンの層と基板との間に誘電材料を伴う基板上の結晶シリコンの層の簡単化された断面図である。 結晶シリコンの層の露出した主表面を平滑化した後の図１の構造体を示す簡単化された断面図である。 結晶シリコンの層の一部分に金属シリサイド材料を形成した後の図２の構造体を示す簡単化された断面図である。 図３に示された金属シリサイド材料を除去した後の結晶シリコンの残った部分を示す簡単化された断面図である。 図４の結晶シリコンの薄化された層の中および／または上に製作することができる能動デバイス構造体を示す簡単化された断面図である。 ３Ｄ集積化プロセスで図５の構造体の上に形成された能動デバイス構造体のさらなる層を示す簡単化された断面図である。 図２と同様の断面図であり、金属イオンが結晶シリコンの層に注入されていることを示し、図３に示したように結晶シリコンの層の一部分に金属シリサイド材料を形成するのに使用することができる方法の１つの実施形態を示す図である。 図２と同様の断面図であり、アニーリングプロセスの前の結晶シリコンの層の上に堆積された金属層を示し、図３に示したように結晶シリコンの層の一部分に金属シリサイド材料を形成するのに使用することができる方法の別の実施形態を示す図である。 イオンがバルク結晶シリコンを含むドナー構造体に注入されて、その中に脆弱化されたイオン注入面が画定されることを示す簡単化された断面図である。 図１の基板を含む受容構造体に接合された図９のドナー構造体を示す図である。 半導体材料と基板との間に誘電材料を伴う基板上の結晶シリコンの層の簡単化された断面図であり、結晶シリコンの層はその中に少なくとも部分的に形成された能動デバイス構造体を含む。 結晶シリコンの層の露出した主表面を平滑化した後の図１１の構造体を示す簡単化された断面図である。 結晶シリコンの層の一部分に金属シリサイド材料を形成した後の図１２の構造体を示す簡単化された断面図である。 図１３に示された金属シリサイド材料を除去した後の結晶シリコンの残った部分を示す簡単化された断面図である。 ３Ｄ集積化プロセスで図１４の構造体の上に形成された能動デバイス構造体のさらなる層を示す簡単化された断面図である。
本明細書で提示される説明図は、任意の特定の半導体材料、構造体、デバイス、または方法の実際の図であることを意味しておらず、本開示の実施形態を説明するために使用される単に理想化された表示である。
本明細書で使用されるいかなる見出しも、以下の特許請求の範囲およびその法的な均等物によって定義されるような本発明の実施形態の範囲を限定すると考えられるべきでない。任意の特定の見出しで説明される概念は、一般に、明細書全体にわたって他の節において適用可能である。
いくつかの参考文献が本明細書で引用されており、引用された参考文献はどれも、本明細書でどのように記述されているかにかかわらず、本明細書で請求される主題の本発明に関連する先行技術として認められない。
本明細書で使用する「ＩＩＩ−Ｖ族半導体材料」という用語は、周期表のＩＩＩＡ族（Ｂ、Ａｌ、Ｇａ、Ｉｎ、およびＴｉ）からの１つまたは複数の元素と周期表のＶＡ族（Ｎ、Ｐ、Ａｓ、Ｓｂ、およびＢｉ）からの１つまたは複数の元素とで少なくとも主として構成される任意の半導体材料を意味し含んでいる。例えば、ＩＩＩ−Ｖ族半導体材料は、限定はしないが、ＧａＮ、ＧａＰ、ＧａＡｓ、ＩｎＮ、ＩｎＰ、ＩｎＡｓ、ＡｌＮ、ＡｌＰ、ＡｌＡｓ、ＩｎＧａＮ、ＩｎＧａＰ、ＧａｌｎＮ、ＩｎＧａＮＰ、ＧａＩｎＮＡｓなどを含む。
本明細書で開示される方法の実施形態は、半導体デバイスの製造において材料の層を薄化して、選択された望ましい平均層厚を有する結晶シリコンの層を設けるのに利用することができる。
図１は、結晶シリコンを含む結晶シリコンの層１０２、基板１０４、および結晶シリコンの層１０２と基板１０４との間の中間層１０６を含む半導体構造体１００を示す。この構成において、半導体構造体１００はシリコンオンインシュレータ（ＳＯＩ）型基板を含むことができる。基板１０４は受容構造体を含むことができ、その上に結晶シリコンの層１０２が設けられる。
結晶シリコンの層１０２は結晶シリコンを含む。いくつかの実施形態では、結晶シリコンの層１０２はシリコンの単結晶（single crystal）を含むことができる。言い換えれば、結晶シリコンはモノ結晶シリコン（monocrystalline silicon）を含むことができる。結晶シリコンの層１０２の一部分は「活性な」部分と呼ぶことができ、その上および／または中に能動デバイス構造体を製作することができ（または既に製作されており）、結晶シリコンの層１０２の別の一部分は、そのような能動デバイス構造体を含むように意図されていない犠牲部分を含むことができる。例えば、面１０９より下の結晶シリコンの層１０２の部分（図１の観点から）は、結晶シリコンの層１０２の活性部分を含むことができ、面１０９より上の結晶シリコンの層１０２の部分（図１の観点から）は、結晶シリコンの層１０２の犠牲部分を含むことができる。
結晶シリコンの層１０２が配置される基板１０４は、半導体材料（例えば、シリコン、ゲルマニウム、ＩＩＩ−Ｖ族半導体材料など）と、酸化物（例えば、酸化アルミニウム、酸化ケイ素、酸化ジルコニウムなど）、窒化物（例えば、窒化ケイ素）、または炭化物（例えば、炭化ケイ素）などのセラミック材料とを含むことができる。追加の実施形態では、基板１０４は金属基板を含むことができる。例えば、基板１０４は、銅、モリブデン、またはステンレス鋼などの１つまたは複数の金属または合金を含むことができる。追加の実施形態では、基板１０４はグラフェン基板またはダイヤモンド基板を含むことができる。いくつかの実施形態では、基板１０４は、積層基板（例えば、シリコンオンインシュレータ（ＳＯＩ）基板またはゲルマニウムオンインシュレータ（ＧｅＯＩ）基板などの半導体オンインシュレータ（ＳｅＯＩ）型基板）を含むことができる。他の好適な基板が当技術分野で知られており、本開示の実施形態で利用することができる。いくつかの実施形態では、基板１０４は少なくとも部分的に製作されている半導体デバイス（例えば、ダイまたはウェハ）を含むことができ、１つまたは複数の集積回路（および例えば電子信号プロセッサ回路、メモリデバイス回路など）を含むことができる。限定でなく例として、基板１０４は結晶シリコンの層１０２よりも厚くすることができ、例えば、約１ミクロン（１μｍ）以上、約１０ミクロン（１０μｍ）以上、またはさらに約１００ミクロン（１００μｍ）以上の平均層厚を有することができる。
中間層１０６は、例えば、酸化ケイ素（ＳｉＯ２）などの酸化物を含むことができる。そのような実施形態では、中間層１０６は、当技術分野ではしばしば「埋込み酸化物」層と呼ばれるものを含むことができる。中間層１０６に利用することができる他の好適な誘電体材料は、窒化物（例えば、窒化ケイ素（Ｓｉ３Ｎ４））および酸窒化物（例えば、酸窒化ケイ素（ＳｉＯｘＮｙ））を含む。いくつかの実施形態では、中間層１０６は、結晶シリコンの層１０２を基板１０４に接合するのに使用される接合層を含むことができる。そのような実施形態では、中間層１０６は、上で述べたものなどの誘電体材料、金属層（例えば、銅、銀、アルミニウム、チタン、タングステンなどの層）、または結晶シリコンの層１０２のものと異なる半導体材料の層を含むことができる。中間層１０６は、基板１０４および結晶シリコンの層１０２の一方または両方の上に堆積された材料ブランケットの連続層を含むことができる。他の実施形態では、中間層１０６は連続的でなくてもよく、中間層１０６の端から端までの様々な場所でその中の凹部またはそれを通る開口を含むようにパターン化することができる。
限定でなく例として、中間層１０６は、結晶シリコンの層１０２よりも薄くし、例えば、約１００ナノメートル（１００ｎｍ）以下、約５０ナノメートル（５０ｎｍ）以下、またはさらに約１０ナノメートル（１０ｎｍ）以下の平均層厚を有することができる。
本開示の実施形態によれば、結晶シリコンの層１０２は、以下でさらに詳細に説明するように、選択された最終の厚さを有するように薄化することができる。いくつかの実施形態では、結晶シリコンの層１０２の露出した表面１０３は、比較的粗いことがある（図１に誇張して示されているように）。したがって、結晶シリコンの層１０２を薄化する前に、結晶シリコンの層１０２の露出した主要面１０３は、オプションとして、図２に示されるように平滑化することができる。露出した主要面１０３は、例えば、機械的な研削もしくは研磨プロセス、化学エッチングプロセス、化学機械研磨（ＣＭＰ）プロセス、またはイオントリミングプロセス（例えば、クラスタイオンビームを使用する）のうちの１つまたは複数を使用して平滑化することができる。
いくつかの実施形態では、結晶シリコンの層１０２は、薄化する前に最初の平均層厚Ｔ１を有することができ（以下で説明するように）、それは、約５００ナノメートル（５００ｎｍ）以下、約２００ナノメートル（２００ｎｍ）以下、またはさらに約１００ナノメートル（１００ｎｍ）以下とすることができる。
本開示の実施形態によれば、結晶シリコンの層１０２は、結晶シリコンの層１０２の一部分１０２□に金属シリサイド材料を形成し、次に、結晶シリコンの層１０２から金属シリサイド材料を除去することによって最初の平均層厚Ｔ１（図２）から最終の平均層厚ＴＦ（図４）に薄化することができる。例えば、図３を参照すると、結晶シリコンの層１０２の露出した主要面１０３に隣接する結晶シリコンの一部分１０２□を金属シリサイド１１２（図３において斑点で表されている）に変換して、半導体構造体１１０を形成することができる。金属シリサイド１１２は、約２ナノメートル（２ｎｍ）から約９０ナノメートル（９０ｎｍ）の平均層厚を有する金属シリサイドの層１１２を含むことができる。より詳細には、金属シリサイドの層１１２は、約５ナノメートル（５ｎｍ）から約７０ナノメートル（７０ｎｍ）の平均層厚を有することができる。さらにより詳細には、金属シリサイドの層１１２は、約１０ナノメートル（１０ｎｍ）から約５０ナノメートル（５０ｎｍ）の平均層厚を有することができる。
金属シリサイドの層１１２を形成するために利用することができる方法の例が、図７および図８を参照して以下で説明される。一般に、金属イオンを結晶シリコンの層に導入することができ、金属イオンはケイ素イオンと反応して、金属シリサイド１１２化合物を形成することができる。
図７を参照すると、いくつかの実施形態では、方向矢印１０８で表されるように、金属イオンを主要面１０３を通して結晶シリコンの層１０２の一部分１０２□に注入して、一部分１０２□の結晶シリコンを金属シリサイド１１２に変換することができる。金属イオンのエネルギーは、金属イオンが主要面１０３から結晶シリコンの層１０２の中に選択された深さＤまで注入されるように選択的に調整することができる。深さＤは、結晶シリコンの層１０２の結晶シリコンの内部で、意図した活性層の境界の上に、しかし、それに隣接して位置づけられるように選択することができる。さらに、結晶シリコンの層１０２の一部分１０２□がさらされる注入される金属イオンのエネルギーならびに注入される金属イオンの線量は、結晶シリコンの層１０２のいわゆる「エンドオブレンジ」欠陥、すなわち、「ＥＯＲ」欠陥を減少させるかまたは最小にするように選択することができる。したがって、結晶シリコンの層１０２の最初の層厚Ｔ１（図２）よりも小さい選択された層厚を有する金属シリサイドの層１１２が、その主要面１０３に隣接する結晶シリコンの層１０２の内部に形成されうる。
結晶シリコンの層１０２に注入される金属イオンは、元素の金属イオンを含むことができる。そのような元素の金属イオンは、結晶シリコンの層１０２のケイ素原子と一緒に金属シリサイド１１２を形成することになる元素を含むことができる。例えば、金属シリサイド１１２がニッケルシリサイド（例えば、Ｎｉ２Ｓｉ）を含むことになる場合、金属イオンはニッケルイオンを含むことができる。金属シリサイド１１２がチタンシリサイド（例えば、ＴｉＳｉ２）を含むことになる場合、金属イオンはチタンイオンを含むことができる。金属シリサイド１１２がタングステンシリサイド（例えば、ＷＳｉ２）を含むことになる場合、金属イオンはタングステンイオンを含むことができる。さらなる別の例として、金属シリサイド１１２がコバルトシリサイド（例えば、ＣｏＳｉ２）を含むことになる場合、金属イオンはコバルトイオンを含むことができる。金属シリサイド１１２は、金属シリサイド１１２を形成するのにさらなる処理を必要とすることなく、結晶シリコンの層１０２への金属イオンの注入に基づいて生じることができる。他の実施形態では、半導体材料の層１０２の一部分１０２□に金属イオンを注入した後、構造体はアニーリングプロセス（例えば、高温）を受けて、金属シリサイド１１２が形成されうる。
図８を参照すると、追加の実施形態では、結晶シリコンの層１０２の上に金属の層１１４を堆積させて構造体１１６を形成し、続いて、高温で構造体１１６をアニールして、金属元素または金属１１４の元素が結晶シリコンの層１０２に拡散し、金属シリサイド１１２（図３）を形成するようにすることによって、金属シリサイド１１２を結晶シリコンの層１０２の一部分１０２□に形成することができる。
例えば、金属の層１１４は、チタン、ニッケル、タングステン、およびコバルトのうちの１つまたは複数の層を含むことができる。金属の層１１４は、例えば、約１０ナノメートル（１０ｎｍ）から数ミクロン以上の平均層厚を有することができる。
アニーリングプロセスは炉中で実施することができる。いくつかの実施形態では、アニーリングプロセスは、急速熱アニーリング（ＲＴＡ）プロセス、フラッシュアニーリングプロセス、またはレーザアニーリングプロセスを含むことができる。アニーリングプロセスは、金属元素が拡散する結晶シリコンの層１０２への深さ、したがって、その中に形成された結果として生じる金属シリサイドの層１１２の厚さを制御するように選択された温度および時間で行うことができる。シリサイド化はシリコンに高度にドープすることによって遅らせることができることに留意されたい。したがって、いくつかの実施形態では、結晶シリコンの層１０２の一部分を高度にドープすることができ（例えば、Ｎドープするか、またはＰドープするかのいずれか）、ドープされた部分は、シリサイド化プロセスへのバリアとして働くことができる。ドープされた部分の厚さ、または少なくとも結晶シリコンの層１０２の内部のドープされたシリコン領域の場所は、選択的に制御することができ、その結果、金属シリサイド１１２が形成される結晶シリコンの層１０２への深さは選択的に制御される。
金属の層１１４のいくらかがアニーリングプロセスの後に残っている場合、金属の層１１４の残った部分は、さらなる処理の前に、例えば、研磨プロセス、エッチングプロセス、イオントリミングプロセス、またはそのようなプロセスの組合せを使用して除去することができる。
いくつかの実施形態では、金属シリサイド１１２を形成するのに使用される１つまたは複数のプロセスは、結晶シリコンの層１０２の他の部分および／またはその中の任意の能動デバイス構造体への意図的でない損傷を避けるために比較的低温で実施することができる。例えば、金属シリサイド１１２は、摂氏約７００度（７００℃）以下、摂氏約５００度（５００℃）以下、またはさらに摂氏約３００度（３００℃）以下の温度で一部分１０２□に形成することができる。例えば、ニッケルシリサイド（例えば、Ｎｉ２Ｓｉ）は約３００℃の温度で生じることができ、チタンシリサイド（例えば、ＴｉＳｉ２）は約４００℃と約５００℃との間の温度で生じることができる。
図４を参照すると、結晶シリコンの層１０２の一部分１０２□（図２）に金属シリサイド１１２（図３）を形成した後、結晶シリコンと比べて金属シリサイド１１２に対して選択的であるエッチング液を使用して金属シリサイド１１２をエッチングし除去して、半導体構造体１２０を形成することができる。別の言い方をすれば、エッチング液が結晶シリコンの層１０２をエッチングすることになる第２のエッチングレートよりも高い第１のエッチングレートで一部分１０２□の金属シリサイド１１２をエッチングことになるエッチング液を選択することができる。第１のエッチングレートは、第２のエッチングレートよりも少なくとも約十（１０）倍高く、第２のエッチングレートよりも少なくとも約百（１００）倍高く、またはさらにいくつかの実施形態では第２のエッチングレートよりも少なくとも約千（１０００）倍高くすることができる。この構成において、結晶シリコンの層１０２は、上にある金属シリサイド１１２を除去するのに使用されるエッチングプロセスにおいてエッチング停止層の役割を果たすことができる。言い換えれば、金属シリサイド１１２は露出した主表面１０３から第１のエッチングレートで次第に除去されるとき、金属シリサイド１１２が少なくとも実質的に除去され、下にある結晶シリコンの表面が露出されると、エッチングレートがより遅い第２のエッチングレートにはっきりと減少することになるためにエッチングプロセスは効果的に停止することになる。
金属シリサイド１１２をエッチングするのに使用されるエッチングプロセスは、湿式エッチングプロセス、乾式エッチングプロセス（例えば、プラズマエッチングプロセス）、または電気化学エッチングプロセスを含むことができる。
エッチングプロセスで利用される１つまたは複数のエッチング液の組成は、金属シリサイド１１２および結晶シリコンの組成によって決まることになる。結晶シリコン用の多くの好適なエッチング液が当技術分野で知られており、本開示の実施形態において利用することができる。１つの非限定の例として、エッチング液はフッ化水素酸（ＨＦ）を含むことができる。そのような実施形態では、ＨＦは希釈されてもされなくてもよく、液体状態または気体状態でありうる。いくつかの実施形態では、エッチング液は緩衝フッ化水素酸（ＢＨＦ）を含むことができる。
いくつかの実施形態では、金属シリサイド１１２を除去するのに使用されるエッチングプロセスは、摂氏約１００度（１００℃）以下、摂氏約５０度（５０℃）以下、またはさらに摂氏約２５度（２５℃）以下の温度で実施することができる。したがって、エッチングプロセスは、室温で、またはさらに実施形態によっては室温より下で行うことができる。そのような実施形態は、図１１から図１５を参照して以下でさらに詳細に説明するように、結晶シリコンの層１０２が、前に製作された能動デバイス構造体を含んでいる場合、特に有用性を見いだすことができる。
引き続いて図４を参照すると、結晶シリコンの層１０２の一部分１０２□（図２）を金属シリサイド１１２（図３）に変換し、続いて金属シリサイド１１２を除去することによって結晶シリコンの層１０２を薄化した後、結晶シリコンの層１０２は、結晶シリコンの層１０２の最初の平均層厚Ｔ１（図２）よりも小さい最終の平均層厚ＴＦを有することになる。いくつかの実施形態では、結晶シリコンの層１０２は、金属シリサイド１１２を除去した後、約５００ナノメートル（５００ｎｍ）以下、約１００ナノメートル（１００ｎｍ）以下、またはさらに約５０ナノメートル（５０ｎｍ）以下の最終の平均層厚ＴＦを有するように形成することができる。
いくつかの実施形態では、結晶シリコンの層１０２の露出した主要面１０３は、金属シリサイド１１２を除去した後、約５ナノメートル（５ｎｍ）以下、またはさらに約２ナノメートル（２ｎｍ）以下の平均表面粗さ（Ｒａ）を有することができる。オプションとして、結晶シリコンの層１０２を薄化した後、必要であるかまたは望ましい場合、結晶シリコンの層１０２の露出した主要面１０３を平滑化して、露出した主要面１０３の表面粗さをそのような値まで減少させることができる。
例えば、露出した主要面１０３は、湿式洗浄プロセス、化学機械研磨（ＣＭＰ）プロセス、プラズマ洗浄プロセス、およびイオントリミングプロセスのうちの１つまたは複数を使用して平滑化することができる。非限定の例として、露出した主要面１０３は、「ＳＣ−１」洗浄プロセスとして当技術分野で知られている洗浄プロセスおよび／または「ＳＣ−２」洗浄プロセスとして当技術分野で知られている洗浄プロセスにかけることができる。ＳＣ−１プロセスにおいて、半導体構造体１２０は、摂氏約７５度（７５℃）から摂氏約８０度（８０℃）の温度の水酸化アンモニウム（ＮＨ４ＯＨ）、過酸化水素（Ｈ２Ｏ２）、および水（Ｈ２Ｏ）の１：１：５溶液で洗浄し、それに続いて、摂氏約２５度（２５℃）の温度のフッ化水素酸（ＨＦ）および水（Ｈ２Ｏ）の１：５０溶液で洗浄することができる。半導体構造体１２０は、各洗浄のステップの前後に脱イオン水を用いてすすぎ洗いすることができる。ＳＣ−２プロセスにおいて、半導体構造体１２０は、摂氏約７５度（７５℃）から摂氏約８０度（８０℃）の温度の塩酸（ＨＣｌ）、過酸化水素（Ｈ２Ｏ２）、および水（Ｈ２Ｏ）の１：１：６溶液で洗浄することができる。再度、半導体構造体１２０は、各洗浄のステップの前後に脱イオン水ですすぎ洗いすることができる。さらなる実施形態では、結晶シリコンの層１０２の主要面１０３はオゾンを使用して洗浄することができる。
前に述べたように、図４に示す半導体構造体１２０はシリコンオンインシュレータ（ＳＯＩ）型基板を含むことができる。半導体構造体１２０は、結晶シリコンの層１０２の１つまたは複数の部分を含むいくつかの様々な異なるタイプの半導体デバイスのうちの任意のものを製作するのに利用することができる。そのような半導体デバイスには、例えば、電子信号プロセッサ、メモリデバイス、発光ダイオード、レーザダイオード、フォトセルなどが含まれる。
図５を参照すると、そのような半導体デバイスを製作するために、能動デバイス構造体１２２を結晶シリコンの層１０２の上および／または中に製作して、半導体構造体１３０を形成することができる。そのような能動デバイス構造体１２２は、例えば、ＰＮ接合、トランジスタ、導電性ライン、および導電性ビアのうちの１つまたは複数を含むことができる。
オプションとして、能動デバイス構造体１２２の様々な追加の層を、結晶シリコンの層１０２の中および／または上に形成された能動デバイス構造体１２２の上に設けることができる。例えば、図６は、結晶シリコンの層１０２の中および／または上に形成された能動デバイス構造体１２２の上に設けられた２つの追加の層１２４Ａ、１２４Ｂを含む別の半導体構造体１４０を示す。そのような追加の層１２４Ａ、１２４Ｂは、結晶シリコンの追加の層を堆積させるかまたはエピタキシャル的に成長させ、結晶シリコンのそれぞれの層ごとに追加の能動デバイス構造体１２２を形成することによって形成することができる。追加の実施形態では、そのような追加の層１２４Ａ、１２４Ｂは、別々に製作され、続いて、３Ｄ集積化プロセスを使用して結晶シリコンの層１０２の上に転写され接合されうる。
再度図１を参照すると、いくつかの実施形態では、最初の半導体構造体１００は、基板１０４を含む受容構造体に結晶シリコンの層１０２をドナー構造体から転写することによって設けることができる。限定でなく例として、スマートカット（ＳＭＡＲＴ−ＣＵＴ）（登録商標）プロセスとして当技術分野で知られているプロセスを、結晶シリコンの層１０２をドナー構造体から基板１０４に転写するのに使用することができる。スマートカット（登録商標）プロセスは、例えば、Ｂｒｕｅｌの特許文献１（２００７年２月６日に発行された）、Ａｓｐａｒの特許文献２（２００１年１０月１６日に発行された）、Ａｓｐａｒの特許文献３（２００２年１月１日に発行された）、Ｍｏｒｉｃｅａｕの特許文献４（２００４年６月２９日に発行された）、Ａｓｐａｒの特許文献５（２００４年１０月２６日に発行された）、およびＡｓｐａｒの特許文献６（２００５年９月２０日）に説明されている。
スマートカット（登録商標）プロセスが、図９および図１０を参照して以下で簡単に説明される。図９を参照すると、複数のイオン（例えば、水素、ヘリウム、または不活性ガスイオンのうちの１つまたは複数）を、イオン注入面２０２に沿ってドナー構造体２００に注入することができる。ドナー構造体２００はバルク結晶シリコン（例えば、モノ結晶シリコン）を含むことができる。イオンの注入は図９において方向矢印２０４で表されている。イオン注入面２０２に沿った注入イオンは、ドナー構造体２００の内部に脆弱な面を画定し、その後、それに沿ってドナー構造体２００は劈開するか、さもなければ破断することができる。当技術分野で知られているように、イオンがドナー構造体２００に注入される深さは、少なくとも部分的に、イオンがドナー構造体２００に注入されるエネルギーの関数である。一般に、少ないエネルギーで注入されたイオンは比較的浅い深さに注入されることになり、一方、高いエネルギーで注入されたイオンは比較的深い深さに注入されることになる。
図１０を参照すると、ドナー構造体２００が基板１０４を含む別の受容構造体に接合され、その後、ドナー構造体２００はイオン注入面２０２に沿って劈開されるか、さもなければ破断される。ドナー構造体２００を基板１０４に接合するために、ドナー構造体２００および基板１０４の接合表面を酸化させて、その上に酸化物材料の層を設けることができ、酸化物層を直接に物理的接触させて、基板１０４とドナー構造体２００との間に酸化物−酸化物の直接分子結合を確立することができる。接合された酸化物層は、図１０に示されるように、一緒に中間層１０６を形成する。追加の実施形態では、中間層１０６は、金属または半導体材料であって、そのような材料の２つの層の間に直接分子結合を確立することによって形成される金属または半導体材料を含む。
接合プロセスの後、接合されたドナー構造体２００はイオン注入面２０２に沿って劈開されるか、さもなければ破断されて、図１に示した構造体が形成されうる。例えば、ドナー構造体２００および受容構造体を加熱して、ドナー構造体２００をイオン注入面２０２に沿って破断させることができる。オプションとして、機械的な力をドナー構造体２００に適用して、イオン注入面２０２に沿ってドナー構造体２００を劈開するのを支援することができる。
ドナー構造体２００がイオン注入面２０２に沿って劈開されたか、さもなければ破断された後、ドナー構造体２００の一部分は受容構造体の基板１０４に接合されたままであり、その一部分は図１に示した結晶シリコンの層１０２を画定する。ドナー構造体２００の残りの部分をさらなるスマートカット（登録商標）プロセスで再使用して、ドナー構造体２００の追加の部分を受容構造体に転写することができる。
破断プロセスの後、結晶シリコンの層１０２の露出した主表面１０３はドナー構造体２００の破断された表面を含み、結晶シリコンの層１０２の結晶格子にイオン不純物および不完全部を含むことがある。結晶シリコンの層１０２は、結晶シリコンの層１０２の不純物レベルを低下させ、結晶格子の品質を改善する（すなわち、露出した主表面１０３に隣接する結晶格子の欠陥の数を減少させる）ことを目指して処置することができる。そのような処置は、研削、研磨、エッチング、および熱アニーリングのうちの１つまたは複数を含むことができる。
他の実施形態では、基板１０４および中間層１０６の上に結晶シリコンの層１０２をエピタキシャル的に成長させるか、さもなければ堆積させることによって、または基板１０４および中間層１０６の上にバルク結晶シリコンを接合し、続いて、研削プロセス、研磨プロセス、およびエッチングプロセス（例えば、化学機械研磨プロセス）のうちの１つまたは複数を使用して最初の平均層厚Ｔ１までバルク結晶シリコンを薄化することによって、結晶シリコンの層１０２を基板１０４の上に設けることができる。
いくつかの実施形態では、図３および図４を参照して上述した薄化プロセスを実行する前に、結晶シリコンの層１０２は、その中に能動デバイス構造体１２２を含むように選択することができる。そのような方法が、図１１から図１５を参照して以下で説明される。
図１１は、結晶シリコンの層１０２と、結晶シリコン１０２の上および／または中に形成された能動デバイス構造体１２２とを含む半導体構造体３００を示す。能動デバイス構造体１２２は、例えば、ＰＮ接合、トランジスタ、導電性ライン、および導電性ビアのうちの１つまたは複数を含むことができる。いくつかの実施形態では、能動デバイス構造体１２２は結晶シリコンの層１０２の内部に埋め込むことができる。能動デバイス構造体１２２をその中にもつ結晶シリコンの層１０２は、実施形態によっては、層転写プロセスで基板１０４に転写し接合することができる。
図１２に示されるように、結晶シリコンの層１０２を薄化する前に、結晶シリコンの層１０２の露出した主表面１０３は、オプションとして、図２を参照して前に説明したように平滑化することができる。露出した主要面１０３は、例えば、機械的な研削または研磨プロセス、化学エッチングプロセス、および化学機械研磨（ＣＭＰ）プロセスのうちの１つまたは複数を使用して平滑化することができる。
結晶シリコンの層１０２の一部分１０２□を金属シリサイド１１２に変換して、図１３に示される半導体構造体３００を形成することができる。限定でなく例として、金属シリサイド１１２は、図７および図８を参照して前に説明した方法を使用して形成することができる。結晶シリコンの層１０２が能動デバイス構造体１２２を含む実施形態では、金属シリサイド１１２は、前に形成されている能動デバイス構造体１２２を損傷しないようにするために、摂氏約７００度（７００℃）以下、摂氏約５００度（５００℃）以下、またはさらに摂氏約３００度（３００℃）以下の温度で一部分１０２□に形成することができる。
半導体材料の層１０２に金属シリサイド１１２を形成した後、図４を参照して前に説明したように、エッチングプロセスを使用して金属シリサイド１１２を除去して、図１４に示される半導体構造体３１０を形成することができる。したがって、結晶シリコンの層１０２は、図１２に示された最初の平均層厚Ｔ１から図１４に示された選択された最終の平均層厚ＴＦに薄化することができる。
オプションとして、能動デバイス構造体１２２の様々な追加の層を、能動デバイス構造体１２２および結晶シリコンの層１０２の上に設けることができる。例えば、図１５は、能動デバイス構造体１２２および結晶シリコンの層１０２の上に設けられた３つの追加の層１２４Ａ、１２４Ｂ、１２４Ｃを含む別の半導体構造体３２０を示す。そのような追加の層１２４Ａ、１２４Ｂ、１２４Ｃは、結晶シリコンの追加の層を堆積させるかまたはエピタキシャル的に成長させ、結晶シリコンのそれぞれの層ごとに追加の能動デバイス構造体１２２を形成することによって形成することができる。追加の実施形態では、そのような追加の層１２４Ａ、１２４Ｂ、１２４Ｃは、別々に製作され、続いて、３Ｄ集積化プロセスを使用して結晶シリコンの層１０２の上に転写され接合されうる。
本開示の追加の非限定の例示の実施形態が以下に記載される。
実施形態１：半導体デバイスを製作する方法であって、結晶シリコンの層を受容構造体上に設けるステップと、結晶シリコンの層の露出した主表面に隣接する結晶シリコンの一部分に金属シリサイドを形成するステップと、結晶シリコンと比べて金属シリサイドに対して選択的であるエッチング液を使用して金属シリサイドをエッチングするステップとを含むことを特徴とする方法。
実施形態２：結晶シリコンの層を受容構造体上に設けるステップは、結晶シリコンの層をドナー構造体から受容構造体に転写するステップを含むことを特徴とする実施形態１に記載の方法。
実施形態３：能動デバイス構造体を含むように結晶シリコンの層を選択するステップをさらに含むことを特徴とする実施形態２に記載の方法。
実施形態４：ＰＮ接合、トランジスタ、導電性ライン、および導電性ビアのうちの１つまたは複数を含むように結晶シリコンの層を選択するステップをさらに含むことを特徴とする実施形態３に記載の方法。
実施形態５：モノ結晶シリコンを含むように結晶シリコンを選択するステップをさらに含むことを特徴とする実施形態１乃至４のいずれか１つに記載の方法。
実施形態６：結晶シリコンの層の露出した主表面に隣接する結晶シリコンの一部分に金属シリサイドを形成するステップは、結晶シリコンの層の露出した主表面の上に金属を堆積させるステップと、堆積された金属および結晶シリコンの層をアニールして、金属シリサイドを形成するステップとを含むことを特徴とする実施形態１乃至５のいずれかに記載の方法。
実施形態７：結晶シリコンの層の露出した主表面に隣接する結晶シリコンの一部分に金属シリサイドを形成するステップは、金属イオンを結晶シリコンに注入して、金属シリサイドを形成するステップを含むことを特徴とする実施形態１乃至５のいずれかに記載の方法。
実施形態８：チタン、ニッケル、コバルト、およびタングステンのうちの少なくとも１つを含むように金属イオンを選択するステップをさらに含むことを特徴とする実施形態７に記載の方法。
実施形態９：結晶シリコンの一部分に金属シリサイドを形成するステップは、約７００℃以下の温度で結晶シリコンの一部分に金属シリサイドを形成するステップを含むことを特徴とする実施形態１乃至８のいずれかに記載の方法。
実施形態１０：約７００℃以下の温度で結晶シリコンの一部分に金属シリサイドを形成するステップは、約５００℃以下の温度で結晶シリコンの一部分に金属シリサイドを形成するステップを含むことを特徴とする実施形態９に記載の方法。
実施形態１１：約５００℃以下の温度で結晶シリコンの一部分に金属シリサイドを形成するステップは、約３００℃以下の温度で結晶シリコンの一部分に金属シリサイドを形成するステップを含むことを特徴とする実施形態１０に記載の方法。
実施形態１２：金属シリサイドをエッチングするステップは、湿式エッチングプロセス、乾式エッチングプロセス、および電気化学エッチングプロセスのうちの１つまたは複数を使用して金属シリサイドをエッチングするステップを含むことを特徴とする実施形態１乃至１１のいずれかに記載の方法。
実施形態１３：金属シリサイドをエッチングするステップは、金属シリサイドを少なくとも実質的に除去し、結晶シリコンの表面を露出させるステップを含むことを特徴とする実施形態１乃至１２のいずれかに記載の方法。
実施形態１４：湿式洗浄プロセス、化学機械研磨プロセス、プラズマ洗浄プロセス、およびイオントリミングプロセスのうちの１つまたは複数を使用して結晶シリコンの表面を平滑化するステップをさらに含むことを特徴とする実施形態１３に記載の方法。
実施形態１５：金属シリサイドをエッチングするステップは、摂氏約１００度（１００℃）以下の温度で金属シリサイドをエッチングするステップを含むことを特徴とする実施形態１乃至１４のいずれかに記載の方法。
実施形態１６：摂氏約１００度（１００℃）以下の温度で金属シリサイドをエッチングするステップは、摂氏約２５度（２５℃）以下の温度で金属シリサイドをエッチングするステップを含むことを特徴とする実施形態１５に記載の方法。
実施形態１７：結晶シリコンと比べて金属シリサイドに対して選択的であるエッチング液を使用して金属シリサイドをエッチングするステップは、金属シリサイドをＨＦでエッチングするステップを含むことを特徴とする実施形態１乃至１６のいずれかに記載の方法。
実施形態１８：結晶シリコン、受容構造体、およびそれらの間の誘電体層を含むＳＯＩ型基板を形成するステップをさらに含むことを特徴とする実施形態１乃至１７のいずれかに記載の方法。
実施形態１９：結晶シリコンを含む電子信号プロセッサ、メモリデバイス、発光ダイオード、レーザダイオード、およびフォトセルのうちの１つまたは複数を形成するステップをさらに含むことを特徴とする実施形態１乃至１８のいずれかに記載の方法。
実施形態２０：金属シリサイドをエッチングした後に約５００ｎｍ以下の平均層厚を有するように結晶シリコンの層を形成するステップをさらに含むことを特徴とする実施形態１乃至１９のいずれかに記載の方法。
実施形態２１：金属シリサイドをエッチングした後に約１００ｎｍ以下の平均層厚を有するように結晶シリコンの層を形成するステップをさらに含むことを特徴とする実施形態２０に記載の方法。
実施形態２２：金属シリサイドをエッチングした後に約５．０ｎｍ以下の平均表面粗さＲａを結晶シリコンの層の露出した主表面に与えるステップをさらに含むことを特徴とする実施形態１乃至２１のいずれかに記載の方法。
実施形態２３：金属シリサイドをエッチングした後に約２．０ｎｍ以下の平均表面粗さＲａを結晶シリコンの層の露出した主表面に与えるステップをさらに含むことを特徴とする実施形態２２に記載の方法。
実施形態２４：シリコンオンインシュレータ（ＳＯＩ）基板を形成する方法であって、結晶シリコンの層とベース基板との間に誘電体材料を伴ってベース基板の上に結晶シリコンの層を設けるステップと、結晶シリコンの層を約５００ｎｍ以下の厚さに薄化するステップと含むことを特徴とする方法。結晶シリコンの層を薄化するステップは、結晶シリコンの層の露出した主表面に隣接する結晶シリコンの層の一部分に全体的に平坦な金属シリサイド層を形成するステップと、結晶シリコンと比べて金属シリサイド層に対して選択的であるエッチング液を使用して金属シリサイド層をエッチングするステップとを含むことを特徴とする方法。
実施形態２５：結晶シリコンの層の露出した主表面に隣接する結晶シリコンの一部分に金属シリサイドを形成するステップは、結晶シリコンの層の露出した主表面の上に金属を堆積させるステップと、堆積された金属および結晶シリコンの層をアニールして、金属シリサイドを形成するステップとを含むことを特徴とする実施形態２４に記載の方法。
実施形態２６：結晶シリコンの層の露出した主表面に隣接する結晶シリコンの一部分に金属シリサイドを形成するステップは、金属イオンを結晶シリコンに注入して、金属シリサイドを形成するステップを含むことを特徴とする実施形態２４に記載の方法。
実施形態２７：チタン、ニッケル、コバルト、およびタングステンのうちの少なくとも１つを含むように金属イオンを選択するステップをさらに含むことを特徴とする実施形態２６に記載の方法。
実施形態２８：結晶シリコンの一部分に金属シリサイドを形成するステップは、約７００℃以下の温度で結晶シリコンの一部分に金属シリサイドを形成するステップを含むことを特徴とする実施形態２４乃至２７のいずれかに記載の方法。
実施形態２９：約７００℃以下の温度で結晶シリコンの一部分に金属シリサイドを形成するステップは、約５００℃以下の温度で結晶シリコンの一部分に金属シリサイドを形成するステップを含むことを特徴とする実施形態２８に記載の方法。
実施形態３０：約５００℃以下の温度で結晶シリコンの一部分に金属シリサイドを形成するステップは、約３００℃以下の温度で結晶シリコンの一部分に金属シリサイドを形成するステップを含むことを特徴とする実施形態２９に記載の方法。
実施形態３１：金属シリサイドをエッチングするステップは、摂氏約１００度（１００℃）以下の温度で金属シリサイドをエッチングするステップを含むことを特徴とする実施形態２４乃至３０のいずれかに記載の方法。
実施形態３２：摂氏約１００度（１００℃）以下の温度で金属シリサイドをエッチングするステップは、摂氏約２５度（２５℃）以下の温度で金属シリサイドをエッチングするステップを含むことを特徴とする実施形態３１に記載の方法。
実施形態３３：金属シリサイドをエッチングした後に約１００ｎｍ以下の平均層厚を有するように結晶シリコンの層を形成するステップをさらに含むことを特徴とする実施形態２４乃至３２のいずれかに記載の方法。
実施形態３４：金属シリサイドをエッチングした後に約５．０ｎｍ以下の平均表面粗さＲａを結晶シリコンの層の露出した主表面に与えるステップをさらに含むことを特徴とする実施形態２４乃至３３のいずれかに記載の方法。
実施形態３５：金属シリサイドをエッチングした後に約２．０ｎｍ以下の平均表面粗さＲａを結晶シリコンの層の露出した主表面に与えるステップをさらに含むことを特徴とする実施形態３４に記載の方法。
上述した本開示の例示の実施形態は、この実施形態が単に本発明の実施形態の例であるので、添付の特許請求の範囲およびそれの法的な均等物の範囲によって定義される本発明の範囲を限定しない。いかなる均等な実施形態も本発明の範囲内にあることが意図される。実際、本明細書で図示され説明されたものに加えて、説明された要素の代替の有用な組合せなどの本開示の様々な変形が、本説明から当業者には明らかになるであろう。言い換えれば、本開示の追加の実施形態を提供するために、本明細書で説明された１つの例示の実施形態の１つまたは複数の特徴は、本明細書で説明された別の例示の実施形態の１つまたは複数の特徴と組み合わせることができる。そのような変形および実施形態は、やはり、添付の特許請求の範囲の範囲内にあることが意図される。

Claims (16)

  1. 半導体デバイスを製作する方法であって、
    結晶シリコンの層を受容構造体上に設けるステップと、
    前記結晶シリコンの層の露出した主表面に隣接する前記結晶シリコンの一部分に金属シリサイドを形成するステップと、
    前記結晶シリコンと比べて前記金属シリサイドに対して選択的であるエッチング液を使用して前記金属シリサイドをエッチングするステップと
    を含むことを特徴とする方法。
  2. 前記結晶シリコンの層を前記受容構造体上に設けるステップは、前記結晶シリコンの層をドナー構造体から前記受容構造体に転写するステップを含むことを特徴とする請求項１に記載の方法。
  3. 能動デバイス構造体を含むように前記結晶シリコンの層を選択するステップをさらに含むことを特徴とする請求項２に記載の方法。
  4. 前記結晶シリコンの層の前記露出した主表面に隣接する前記結晶シリコンの前記一部分に前記金属シリサイドを形成するステップは、
    前記結晶シリコンの層の前記露出した主表面の上に金属を堆積させるステップと、
    前記堆積された金属および前記結晶シリコンの層をアニールして、前記金属シリサイドを形成するステップと
    を含むことを特徴とする請求項１に記載の方法。
  5. 前記結晶シリコンの層の前記露出した主表面に隣接する前記結晶シリコンの前記一部分に前記金属シリサイドを形成するステップは、金属イオンを前記結晶シリコンに注入して、前記金属シリサイドを形成するステップを含むことを特徴とする請求項１に記載の方法。
  6. チタン、ニッケル、コバルトおよびタングステンのうちの少なくとも１つを含むように前記金属イオンを選択するステップをさらに含むことを特徴とする請求項５に記載の方法。
  7. 前記結晶シリコンの前記一部分に前記金属シリサイドを形成するステップは、約７００℃以下の温度で前記結晶シリコンの前記一部分に前記金属シリサイドを形成するステップを含むことを特徴とする請求項１に記載の方法。
  8. 前記金属シリサイドをエッチングするステップは、湿式エッチングプロセス、乾式エッチングプロセスおよび電気化学エッチングプロセスのうちの１つまたは複数を使用して前記金属シリサイドをエッチングするステップを含むことを特徴とする請求項１に記載の方法。
  9. 前記金属シリサイドをエッチングするステップは、前記金属シリサイドを少なくとも実質的に除去し、前記結晶シリコンの表面を露出させるステップを含むことを特徴とする請求項１に記載の方法。
  10. 湿式洗浄プロセス、化学機械研磨プロセス、プラズマ洗浄プロセスおよびイオントリミングプロセスのうちの１つまたは複数を使用して前記結晶シリコンの表面を平滑化するステップをさらに含むことを特徴とする請求項９に記載の方法。
  11. 前記金属シリサイドをエッチングするステップは、摂氏約１００度（１００℃）以下の温度で前記金属シリサイドをエッチングするステップを含むことを特徴とする請求項１に記載の方法。
  12. 前記結晶シリコンと比べて前記金属シリサイドに対して選択的である前記エッチング液を使用して前記金属シリサイドをエッチングするステップは、前記金属シリサイドをＨＦでエッチングするステップを含むことを特徴とする請求項１に記載の方法。
  13. 前記結晶シリコン、前記受容構造体およびそれらの間の誘電体層を含むＳＯＩ型基板を形成するステップをさらに含むことを特徴とする請求項１に記載の方法。
  14. 前記結晶シリコンを含む電子信号プロセッサ、メモリデバイス、発光ダイオード、レーザダイオードおよびフォトセルのうちの１つまたは複数を形成するステップをさらに含むことを特徴とする請求項１に記載の方法。
  15. 前記金属シリサイドをエッチングした後に約１００ｎｍ以下の平均層厚を有するように前記結晶シリコンの層を形成するステップをさらに含むことを特徴とする請求項１に記載の方法。
  16. 前記金属シリサイドをエッチングした後に約２．０ｎｍ以下の平均表面粗さＲａを前記結晶シリコンの層の前記露出した主表面に与えるステップをさらに含むことを特徴とする請求項１に記載の方法。
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