TWI514560B - 矽上iii-v族半導體裝置之混合整合 - Google Patents

矽上iii-v族半導體裝置之混合整合 Download PDF

Info

Publication number
TWI514560B
TWI514560B TW101145435A TW101145435A TWI514560B TW I514560 B TWI514560 B TW I514560B TW 101145435 A TW101145435 A TW 101145435A TW 101145435 A TW101145435 A TW 101145435A TW I514560 B TWI514560 B TW I514560B
Authority
TW
Taiwan
Prior art keywords
layer
iii
semiconductor material
semiconductor
substrate
Prior art date
Application number
TW101145435A
Other languages
English (en)
Other versions
TW201342587A (zh
Inventor
John Heck
Hanan Bar
Avi Feshali
Ran Feldesh
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of TW201342587A publication Critical patent/TW201342587A/zh
Application granted granted Critical
Publication of TWI514560B publication Critical patent/TWI514560B/zh

Links

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
    • G02B6/10—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type
    • G02B6/12—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type of the integrated circuit kind
    • G02B6/122—Basic optical elements, e.g. light-guiding paths
    • G02B6/1225—Basic optical elements, e.g. light-guiding paths comprising photonic band-gap structures or photonic lattices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
    • G02B6/10—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type
    • G02B6/12—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type of the integrated circuit kind
    • G02B6/12004—Combinations of two or more optical elements
    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
    • G02B6/10—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type
    • G02B6/12—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type of the integrated circuit kind
    • G02B6/13—Integrated optical circuits characterised by the manufacturing method
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28575—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/8252—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using III-V technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/8258—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using a combination of technologies covered by H01L21/8206, H01L21/8213, H01L21/822, H01L21/8252, H01L21/8254 or H01L21/8256
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
    • H01L29/205—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
    • G02B6/10—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type
    • G02B6/12—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type of the integrated circuit kind
    • G02B2006/12035—Materials
    • G02B2006/12061—Silicon

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Optics & Photonics (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Lasers (AREA)

Description

矽上III-V族半導體裝置之混合整合
本發明之實施例大致關於半導體裝置，更具體地關於光子積體電路(PIC)及其製造。
單晶集成(Monolithically integrated)的光子電路可用作為，例如但不限於，高效能計算(HPC)、光學記憶體擴充(OME)及裝置間互連之應用中的光學資料鏈路。同樣的對於移動計算平台而言，PIC係一實用的I/O手段，以快速地更新一行動裝置或將一行動裝置與一主機裝置及/或其中無線或電子鏈路不具有足夠頻寬的雲端服務同步。此種光學鏈路利用一光學I/O介面，其中包括一光學發射器及一光學接收器。
矽基PIC是PIC的一種特別有利的形式，因為他們可兼容已發展了幾十年的許多製造技術，例如使用互補式金氧半導體(CMOS)技術來實現電子積體電路(electrical integrated circuit,EIC)。矽基PIC因此提供成熟製造技術的成本優勢，並亦有與EIC單晶集成的優勢。
然而在製造PIC之矽光子裝置的期間，矽可能會被化學地腐蝕(attack)。改變該等裝置之特徵頻率或增加光學損耗所產生的波導維度、光柵及其他光子特徵的小變化，可能對該等裝置的效能非常不利。傳統上，光子結構的許多矽表面可能被二氧化矽(SiO2 )、氮化矽(Si3 N4 ) 覆蓋或露出。雖然二氧化矽有利地提供高折射率對比(high-index-contrast)之包覆(cladding)功能，但製造過程經常引起二氧化矽包覆的去除(例如，在氫氟酸(HF)為基的濕清潔期間等)。因此通常使用氮化矽，因為它具有高抵抗HF特性。雖然氮化矽沒有高折射率對比，然而它無法以對下層矽的高選擇性而被移除，因此，在許多情形中，矽未被保護並受到後續的化學腐蝕。用於保護矽基PIC之光子元件的技術及結構可因此為有利的。
雖然矽基PIC具有優勢，但III-V族化合物半導體材料在許多光子裝置，特別是在提供某種形式的光學增益之主動式光子裝置，例如雷射中係有利的。因此，透過與包括III-V族半導體材料之裝置集成而混合(hybridizing)矽基PIC係所欲的。混合之一途徑為將III-V族半導體材料結合(bonding)至該矽基PIC之表面，並接著移除該III-V族半導體生長基板(即，轉移層(transferred layer)程序)。典型地，此移除程序涉及初始塊體蝕刻(bulk etch)及最後選擇性化學蝕刻程序。然而許多化學蝕刻程序係結晶的(crystallographic)，導致轉移III-V族半導體材料具有如同該轉移程序之人造物(artifact)之許多微米高的結晶邊緣(crystallographic rim)。此非平面性不利於後續製造程序(例如，旋轉塗布、光微影成像聚焦(photolithographic imaging focus)等)。減少或消除此種非平面性源的技術及結構可因此為有利的。
為了保持集成矽基PIC與矽基EIC的優勢，形成在設 置於該PIC基板上之任何III-V族化合物半導體材料中的裝置亦應兼容矽基EIC。在該III-V族半導體裝置之接點金屬化中產生一個潛在的不相容性。傳統地，在III-V族裝置的情況中發展的許多接點金屬包含金(Au)，其係對矽基EIC高度不利的已知汙染物(特別是MOS技術)。許多其他的接觸金屬難以圖案化，而依賴低良率技術，例如剝離法(lift-off)。兼容矽基EIC且可高度化製造的接點金屬化技術及提供良好參數(例如，低具體接觸電阻，Rc )的結構可因此為有優勢的。
在下面說明中闡述許多細節，熟習此技藝之人士將更清楚的是無需這些具體細節亦可實施本發明。在某些情況下，以方塊圖形式而非詳細地示出習知的方法及裝置，以避免模糊本發明。本說明書中所指之「一實施例」意味著結合該實施例所描述之特定特徵、結構、功能或特性係包含於本發明之至少一個實施例中。因此，在本說明書中多處出現之「在一實施例中」之詞不一定指本發明之相同的實施例。此外，特定特徵、結構、功能或特性可能在一或多個實施例中以任何適合的方式結合。例如，一第一實施例可能與一第二實施例結合，該兩個實施例在各處係互斥的。
「耦合」與「連結」之詞及它們的衍生詞可在本文被用來描述元件之間的功能或結構關係。應可了解的是，這 些詞並非企圖成為彼此的同義詞。相反地，在特定實施例中，「連結」可被用來指示兩個或更多個元件係彼此直接物理接觸或電性接觸。「耦合」可被用來指示兩個或更多個元件係彼此直接或間接(以它們之間的其他中間元件)物理、光學或電性接觸，及/或指示兩個或更多個元件彼此合作或交互(例如，作為一因果關係)。
本文所使用之「之上」、「之下」、「之間」及「上」之詞指的是一個元件或材料層相對於其他元件或層的相對位置，其中此物理關係係值得注意的。例如在材料層的情況中，設置在另一層之上或之下的一層可能直接地接觸該另一層或可能具有一或多個中間層。此外，設置在兩層之間的一層可能直接地接觸該兩層或可能具有一或多個中間層。相反地，在一第二層「上」的一第一層係直接地接觸該第二層。在元件組合的情況中亦有類似的區別。
本文所述為包含一或多個光子鈍化層(PPL)之裝置及結構、矽/III-V族混合光子裝置、及接點金屬化結構。本文亦描述形成及集成此等裝置及結構之技術。本文所述之各種裝置、結構及技術主要鑒於矽基PIC，以強調本發明之協同實施例。然而，如同熟習本技藝之人士可理解的，可在本文明確描述之範例性矽基PIC之外輕易地實施本文所述之許多實施例。
在實施例中，PIC之光子元件包括PPL，其包含矽氧化物之氮摻雜或「氮化」。通常，PPL係用於保護光子元件之表面對抗諸如磷酸、氨溶液之濕蝕刻劑，以及在形成 光子元件之後實施的乾電漿蝕刻程序。此種腐蝕為特別針對矽光子裝置基本上由矽所組成之表面可在後續處理期間被凹陷的問題。例如，在一第III-V族半導體材料被接合到矽波導之表面的範例性混合式雷射程序中，化學物質可能腐蝕在該III-V族材料之下的矽，導致在波導中的凹陷。在實施例中，PPL係非犧牲的(即，永久的)，因而被保留在一全功能的PIC中。與矽氮化物層相比，氮化矽氧化物具有更多的氧原子，且比傳統CVD氮化物沉積過程能達到的明顯更薄。因此，除了本文所述之可高度抵抗蝕刻劑的PPL實施例之外，某些PPL實施例在光子元件中可能僅導致無法偵測/微小的惡化(例如，光學損失)。
圖1為說明依據一實施例，形成PPL之方法100的流程圖。方法100起始於在操作103接收矽PIC。如本文所採用的，矽PIC為一PIC，其包括一或多個包含矽的光子元件(被動或主動)，該等光子元件之其中一些基本上由矽組成(即，矽光子元件)，而其他可能包含矽的合金(例如，SiC、SiGe等等)。在範例性實施例中，一矽光子元件具有單晶，雖然多晶(矽)及非晶(矽)實施例亦為可能的。圖2A示出通過包含絕緣體上半導體(SOI)基板200之一矽PIC的橫截面之側視圖。SOI基板200包括塊體(bulk)基板201(單晶的)、埋藏介電層202(SiO2 )、及裝置層203(在範例性實施例中亦為單晶的)。如所示，包含光柵203A、波導203B、及混合式雷 射203C之各種光子元件係製造自裝置層203。如所指，裝置層203在範例性實施例中為如塊體基板201的矽。其他任何已知的光子元件亦可存在於矽PIC上，諸如但不限於，拉椎(taper)及多模干擾(MMI)耦合器。
返回圖1，在操作105，氧化光子元件之至少一個表面，以形成包含矽之氧化物(silicon-comprising oxide)(即，矽源自該光子元件)。在裝置層203基本上由矽所構成之圖2B中所示之範例性實施例中，SiO2 層205A係形成在光子元件203A、203B及203C之表面上，該等表面暴露於在操作105所實施之氧化過程。在本發明之實施例中，該氧化過程不同於原生氧化(native oxidation)(即，在STP條件形成於矽上之氧化)。通常，使用大多數任何的穿隧氧化物過程，SiO2 層205A將具有良好控制的厚度及品質，該穿隧氧化物過程對於非揮發性隨機存取記憶體(NVRAM)技術(例如，快閃記憶體)而言係傳統的，其為用於形成PPL之關於厚度及品質兩者之均勻性及控制的優良候選者。在實施例中，SiO2 層205係形成為大致在1-10奈米(nm)之範圍中的厚度。更大的厚度亦為可能的，雖然如本文其他處所描述的，因為僅部分的SiO2 層205被轉換為PPL，一旦該厚度足以達成足夠的膜品質及厚度之均勻性及可重複性，更大的厚度提供的優勢則不大。
在本文之實施例中，雖然存在許多用於形成穿隧氧化物的技術，但在範例性實施例中，操作105涉及一或多個 熱氧化或自由基氧化過程。由於這些技術之各者可由對於穿隧氧化物生長之情況感興趣的讀者所輕易地獲得，此處足以理解的是，一熱氧化過程通常採用在900-1000℃之溫度範圍中的乾式O2 來源，而一自由基氧化過程通常使用大致在1000-1100℃之溫度範圍的氧(O2 )及氫(H2 )氣體，並且可能進一步採用原位蒸氣生成(in situ steam generation，ISSG)技術。在一替代實施例中，操作105涉及本技術領域中習知之任何電漿氧化過程，雖然均勻性及品質可能會稍微小於熔爐實施例。
方法100接著進行至操作110，在操作110，於操作105形成之包含矽的氧化物(例如，SiO2 )係藉由結合氮原子而被氮化，以形成富氮矽氧化物(SiOx Ny )之層，作為該PPL。取決於在操作110所採用之技術，氮濃度分佈可能不同。在由圖2C所示之範例性實施例中，氮濃度朝向光子元件203A、203B、203C之表面增加，使得小於SiO2 層205A之厚度的富氮矽氧化物PPL 206之厚度被形成在矽表面的界面。在範例性實施例中，操作105包括SiO2 層205A之熱退火的情形(例如，在850-1100℃，包含氮之來源氣體，例如NO，存在的情形下實行)中，當SiO2 層205A退火成為已退火的SiO2 層205B時，氮透過SiO2 層205A擴散，以產生厚度大約在5至15 Å之間的富氮矽氧化物PPL 206。
有利地，在範例性實施例中，氧化操作105及氮化操作110兩者皆為高度保形過程，使得光子結構之側壁及頂 表面均被一具有實質上相同之可控制組成及厚度的層所保護。以此技術，PPL 206之氮含量可被調整為1012 至1016 原子/cm3 。在另外的實施例中，若有需要，可透過植入程序加入額外的次表面氮。高度保形及極度薄膜將對該等光子元件的光子特性有小的不利影響。
在實施例中，如圖2D所示，PIC之處理可能涉及暴露於一或多個移除經退火的SiO2 層205B的蝕刻劑。然而，富氮且無凹洞(pinhole)的PPL 206係不受蝕刻劑影響，藉此保護在下面的光子元件表面(例如，矽表面)。圖5為顯示依據一實施例之一光子鈍化層之蝕刻行為的圖。已退火的SiO2 層205B之消耗量以Å顯示在y軸上，作為Trimix中之蝕刻時間(秒)的函數(500：1緩衝氧化蝕刻)。明顯地，對於氧化及氮化操作105、110之兩個不同的實施例而言，其導致在下面的矽表面之上的總厚度93Å，蝕刻平頂(plateau)約在82-84Å，其表示一約10Å的剩餘堅固的氮化膜。此膜亦被證明可抵抗50：1 HF。
返回圖1，在範例性實施例中係非犧牲的PPL 206在操作115被埋在一層間介電材料(ILD)之下。範例性的ILD材料包括但不限於二氧化矽及摻雜碳的二氧化矽。在另外的實施例中，轉移半導體層透過PPL 206被接合到PIC。如圖2E中進一步所示，包含第III-V族半導體材料225之一晶粒(die)被直接地與PPL 206接觸而接合，作為轉移基板程序之一部份，以形成混合式雷射203C之頂部。已知的接合技術，例如採用電漿活化程序，已被發現 能夠接合至PPL 206。因而，由溝槽226所定義的脊形波導227可繼續由PPL 206保護，以防止在III-V族半導體材料225之下的矽的凹陷，而混合式雷射203C保留功能性(例如，漸逝的(evanescent))。ILD 215接著被沉積在第III-V族半導體材料225及PPL 206兩者之上。按照常規技術、及/或納入本文別處所述之一或多個實施例，方法100(圖1)接著在操作120進行微電子裝置之完成。
在一實施例中，PPL 206係選擇性地沉積在除了光子元件之頂表面的表面上。圖3為說明依據此一實施例之選擇性形成一光子鈍化層之方法300的流程圖。方法300以接收包括矽光子元件之PIC而起始於操作303，其實質上如先前所述之操作103(圖1)，不同處在於一硬遮罩被沉積在該等光子元件之頂表面上。圖4A為通過PIC之橫截面的側視圖，該PIC具有包括被利用來形成光子裝置之層204A及204B的硬遮罩(例如，裝置層203的蝕刻遮罩)。在該範例性實施例中，SiO2 遮罩層213A係沉積在光子元件之頂表面213A上，而Si3 N4 遮罩層213B係沉積在SiO2 遮罩層213A上。
再次返回圖3，在操作305，PPL僅在光子元件之暴露的第二表面上形成(即，那些表面並未由被利用來形成該等光子元件之硬遮罩所保護)。如圖4B中進一步所示，在實施熱氧化操作105及熱氮化操作106的情形中，已退火的SiO2 層205B及PPL層206被形成在光子元件 203A、203B及203C之側壁及溝槽底部上。
繼續方法300，在操作311，剝離該硬遮罩。在圖4B中所示的範例性實施例中，已退火的SiO2 層205B及PPL 206作為一堆疊，可高度抵抗(例如，由磷酸)蝕刻Si3 N4 遮罩層213B伴隨著移除已退火的SiO2 層205B而不損害PPL 206的(例如，由50：1 HF)蝕刻SiO2 遮罩層213A。返回圖3，方法300接著進行至操作315，沉積ILD於PPL層上及/或接合一第III-V族半導體材料之轉移於PPL層上。如圖4D中所示，III-V族半導體材料225被接合到脊形波導227，而在矽頂表面213A處無介在中間的PPL 206。雖然如此，PPL 206殘留在脊形波導227的側壁表面上，同樣地殘留在溝槽226的底部。因而，兩個區域均繼續受到保護，以防止在III-V族半導體材料225之下的矽的凹陷。方法300(圖3)接著在操作120進行微電子裝置之完成，如本文先前所述。
在實施例中，諸如但不限於圖2A中所示之混合式雷射203C之一混合式半導體裝置包括一第III-V族半導體材料，其具有自第III-V族半導體材料之晶體解理面(crystal cleavage plane)截切(offcut)的至少一個側壁表面(即，邊緣)。如本文進一步所述，可達成具有截切邊緣之III-V族生長基板之移除，而很少或沒有設置在轉移的(複數)第III-V族半導體材料層周圍的結晶邊緣(crystallographic rim)人造物。因而，本文所述之截切晶粒切單(singulation)並不限於該範例性PIC實施例， 而是可廣泛地應用至任何晶粒級轉移層程序，該程序中一第III-V族半導體材料層被轉移至一基板，且接著以化學蝕刻劑使至少部分變薄。
圖6為說明依據一實施例，形成包含設置在一矽基基板上之截切第III-V族半導體層之混合式半導體裝置之方法600的流程圖。方法600起始於在操作601接收一III-V族磊晶基板。通常，III-V族晶基板包括一生長基板，其上為一或多個主動磊晶III-V族材料層，該等材料層將被接合或轉移至在操作603所接收的矽基基板。在該範例性實施例中，該III-V族磊晶生長基板為結晶的InP。在其他實施例中，該III-V族磊晶生長基板為GaAs或GaN。通常，主動磊晶堆疊可包括摻雜或未摻雜的In、Al、Ga、As及P之任意數量的二元、三元或四元合金。在該範例性實施例中，主動磊晶III-V族材料層包括至少一個n型InP層及至少一個p型InGaAs層，而矽基基板包括一絕緣體上矽基板，具有光子元件在矽裝置層(例如，如圖2A中所示之PIC之層203)中。
在操作604，藉由切割未對準晶體解理面之晶粒邊緣而將III-V族磊晶基板切單為晶粒。圖7A為依據一實施例，經切單成為晶粒(die)703之範例性第III-V族半導體基板700(例如，包括一InP生長基板)的平面圖。在該示例性實施例中，III-V族半導體基板具有(100)結晶取向(即，晶粒703之主動表面在(100)平面上)且平坦部(flat)在(110)平面上。對於具有鋅混合(Zinc Blend)晶體結構之實施例而言，解理面係沿著{110}家族，平行及正交於平坦部使得解理將導致方形晶粒。然而，在實施例中，切單係藉由裂解以外的方式實施以形成沿著解理平面之外(即，不同於{110})的街道(street)705A、705B。在圖7A中所示之實施例中，街道705A係截切(offcut)自(110)平面大約30°之角度θ。然而在該範例性實施例中，截切角度僅介於離{110}平面5-10°。如所示，街道705A及705B被維持正交，使得晶粒703之所有相對邊緣保持平行且被截切，因此任何介於1°至45°之間的截切角度θ可能已足夠。應理解的是，在該範例性實施例中，在第III-V族半導體基板700上沒有圖案化裝置。然而，若所欲，則圖案化應以將符合截切晶粒切單之預定的晶圓取向來實施。
各種技術可能被使用來截切晶粒，如所述。在操作604之一實施例中，InP晶粒係使用微水刀雷射(laser microjet,LMJ)處理而被切單，其幾乎可以切割任意形狀。LMJ結合雷射能量與水刀，且由瑞士洛桑的Synova公司(Synova,Inc.)商業販售。在進一步的LMJ實施例中，晶粒703的角落被磨圓(如圖7A中所示)以最小化接合應力。在操作604的替代實施例中，以切割機(dicing saw)實施傳統的切割(dicing)。
繼續方法600，在操作605，具有截切邊緣的晶粒被接合到矽基基板。可採用任何已知用於接合所選擇之材料的傳統接合處理。在該範例性實施例中，在接合程序中利 用電漿活化。圖7B為通過混合式半導體裝置之橫截面的側視圖，該混合式半導體裝置包括晶粒703及SOI基板200。如所示，主動磊晶層702(例如，InP)之(100)表面被接合到矽裝置層203，更具體地被設置在形成混合式雷射(例如，圖2A中所示之混合式雷射203C)之基底的脊形波導227上。
返回圖6，在操作610，薄化已接合之第III-V族晶粒。可利用任何已知用於薄化適合生長基板材料之已接合晶粒的傳統處理。如圖7C中之範例性實施例所示，以塊體去除(bulk removal)程序移除InP生長基板701，接著以對主動磊晶堆疊(例如，一InGaAs層)中的停止層係選擇性的濕化學蝕刻來完成。以截切邊緣，濕化學蝕刻可能進行最小化結晶蝕刻人造物且因此改善平整度。按照常規技術、及/或納入本文別處所述之一或多個實施例，方法600(圖6)接著進行在操作615之微電子裝置的完成。
在實施例中，包括一或多個III-V族半導體材料的半導體裝置採用包括NiGe之合金的接點金屬化。已發現NiGe合金實施例用以形成對n型及p型第III-V族半導體材料兩者之低電阻接觸。為了CMOS兼容性，可能因此避免以Au為基的接點金屬化。已發現Ni的鍺化物具有優於其他諸如PdGe之鍺化物的優點，因為在許多CMOS過程中Pd仍被視為汙染物(雖然比不上Au)，Ni比Pd便宜得多，且Ni亦比Pd容易圖案化。
在該範例性實施例中，包括設置在矽基板上之III-V族半導體材料(例如，轉移層或異質磊晶層)的矽基PIC在III-V族半導體材料中所製造的裝置上的接點金屬化中採用NiGe。在此一實施例中，在混合式雷射203C(圖2A)之III-V族半導體材料225上利用NiGe接點金屬化。在另外的實施例中，NiGe被利用於已接合之III-V族半導體材料中所製造的裝置上以及在矽基PIC之矽裝置層中所製造的裝置上(例如，在p型MOS電晶體上)。雖然本文所述之範例性實施例強調某些綜效，熟知此技藝之人士將理解到具有本文所述之優點的NiGe合金接觸可被應用在其他許多情況中。例如，NiGe接觸可被利用於任何在III-V族半導體材料上所形成之裝置上，無論III-V族材料是否為轉移層。
圖8為說明依據一實施例，在第III-V族半導體裝置上形成接點金屬化之方法800的流程圖。方法800起始於操作803，接收一半導體裝置，其具有p型III-V族半導體材料層及n型III-V族半導體材料層之至少一者設置在一基板之上。該基板可為III-V族材料(例如，InP、GaAs、GaN)、第IV族材料(例如，Si、Ge、SiGe)、或一施體基板(例如，藍寶石)。圖9A為一範例性實施例之橫截面的側視圖，該範例性實施例中半導體裝置包括諸如但不限於InP之一n型III-V族半導體材料層905以及諸如但不限於InGaAs之一p型III-V族半導體材料層906設置於矽SOI基板200上。如所示，已接合之III-V 族半導體材料層905、906被圖案化以暴露一p端子於中央台面(mesa)上，及兩個n端子於較低台面水平之側面上。如圖9B中進一步所示，ILD 915被沉積及圖案化以形成電性隔離之接觸開口。
返回圖8，在一實施例中，方法800進行操作810，在操作810，例如，藉由物理氣相沉積(PVD)沉積一金屬擴散阻障於一或多個至n型及p型層905、906之暴露的接觸開口之上。如圖8中之虛線所表示，操作810為非必需的。在執行操作810的範例性實施例中，該擴散阻障為鈦(Ti)。替代地，該擴散阻障可為鎢(W)、或其他已知可作為良好擴散阻障的金屬。通常，該擴散阻障應為薄的，介於25Å至100Å，而該範例性實施例為50Å的鈦。
對於採用擴散阻障的實施例而言，取決於阻障厚度而減少或禁止Ni及Ge擴散進入III-V族，因而該III-V族材料不會與NiGe合金接觸金屬變成合金。因為此原因，諸如鈦之擴散阻障的存在可藉由在裝置的整個生命週期間阻止交互擴散而提高可靠度。雖然在圖9B中所示的範例性實施例中，ILD 915在n型及p型III-V族材料層905、906之上係打開的，使得在p型及n型接觸兩者上沉積一擴散阻障，但在一替代實施例中，擴散阻障僅被沉積在p型III-V族半導體材料層906上。雖然未被理論所約束，但一般相信，受益於III-V族半導體之n型接觸摻雜有Ge，而p接觸則因為此摻雜而劣化。在擴散阻障僅沉積在 p型III-V族半導體材料層906中(例如，具有被圖案化以獨立地打開p型及n型接觸的ILD 915)的實施例中可達成較低接觸電阻。
仍返回圖8，在操作820形成一NiGe歐姆接點金屬化至p型及n型III-V族半導體材料之至少一者，更佳為兩者。雖然NiGe合金可能有不同的組成，在範例性實施例中，該合金為基本上由Ni及Ge所構成的二元合金。指示最佳結果之改變Ni對Ge之比例的實驗在有Ni(原子)過量的情況中達成。在範例性實施例中，Ni：Ge之原子比介於1.25：1至5：1。
可利用許多技術來沉積NiGe合金，包括單獨靶材的共同濺鍍或具有將提供用於接點金屬化所欲之合金成分的NiGe合金靶材的濺鍍。然而在該範例性實施例中，沉積Ge及Ni的分開層，接著退火成為合金。如圖9C中所示，(例如，藉由PVD)首先沉積Ge層920於p型及n型III-V族半導體層905及906之上(在不採用擴散阻障的情況中直接地沉積在一者或兩者之上)。藉由傳統的蝕刻技術(例如，電漿蝕刻)來圖案化Ge層920，以在單獨的接觸之間暴露ILD 915。接著，如圖9D中所示，(例如，藉由PVD)沉積Ni層930於Ge層920及暴露的ILD 915上。沉積Ni層930至對應於所欲之合金組成之相對於Ge層920之厚度的厚度。假設Ge及Ni層920、930之兩者的整體密度(bulk density)，以達成1：1之原子比，Ni層930應被沉積至大約Ge層920之厚度的一半。 為了落在原子比之示例性範圍內(1.25：1-5：1 Ni：Ge)，相對於Ge層920之厚度的Ni層930之厚度應按比例增加。
執行退火以將Ge及Ni層920、930合金成為NiGe合金(鍺化物)層940，如圖9E中所示。通常，可採用任何傳統的接觸退火(contact anneal)過程，諸如但不限於爐退火、快速熱退火(RTA)、閃退火(flash anneal)、或雷射退火(熔化或次熔化)。在範例性實施例中，在介於250℃至400℃間的溫度利用RTA達30秒的持續時間。已發現在此整個退火溫度範圍，n型接觸之具體接觸電阻(Rc )低於1x10-5 Ω-cm，而對於p型接觸而言，具有優於2x10-5 Ω-cm之Rc，退火應為300℃以上，較佳為至少350℃。退火之後，例如藉由濕蝕刻，將設置在ILD 915之上之基板的表面上的過量Ni或設置在NiGe接點金屬化之上的未反應的Ni移除，如由圖9G所示。
返回圖8，方法800進行至操作830，藉由任何此技術領域中習知之手段來沉積及圖案化金屬化之佈線(例如，在圖9G中之金屬層945)而完成接點金屬化。如熟習此技藝之人士應明瞭的，圖9A-9G中所示之鍺化鎳接點金屬化為自對準的鍺化物接點金屬化，其具有與MOS裝置中典型的自對準矽化物(“salicide”)接點金屬化相同之許多優點。按照常規實施，在方法800接著在操作850進行微電子裝置的完成。
雖然本文所述之PPLs、矽/III-V族混合式光子裝置、及接點金屬化技術及結構可在許多系統級應用內單獨地或 組合地被利用，圖10為依據本發明之實施例，包括一光學發射器之一行動計算平台的示意圖。
行動計算平台400可為任何可攜式裝置，被組態用於電子資料顯示、電子資料處理、及無線電子資料傳輸之各者。例如，行動計算平台400可為膝上型電腦、輕省筆電(netbook)、筆記型電腦、超薄型筆電(ultrabook)、平板、智慧型手機等之任一者，且包括可為觸控螢幕(例如，電容式、電阻式等)之顯示螢幕406、光學發射器410、及電池413。
光學發射器410進一步示於放大功能方塊視圖420中，說明在基板403之上、在基板403上或在基板403中之由耦合至被動半導體層之電路462所控制的電性幫浦雷射(electrically pumped laser)401之陣列。半導體基板403另外包括複數個光學波導405A-405N，在該等光學波導之上接合有具有截切邊緣的一條III-V族半導體增益介質材料423，以沿著反射器409A-409N產生包括NiGe接點金屬化之混合式雷射的陣列。在操作期間，在可以PPL鈍化之複數個光學波導405A-405N內分別產生複數個光束419A-419N，如本文所述。藉由調變器413A-413N調變複數個光束419A-419N，接著以光學塞取多工器(optical add-drop multiplexer)417結合複數個光束419A-419N之所選擇的波長，以輸出單一光束421通過光柵耦合器130，其接著被光學地耦合進入光學導線453。光學導線453進一步被耦合至在行動計算平台400外部的下游光學 接收器(即，透過平台光學I/O端子耦合)，或進一步被耦合至行動計算平台400內部的下游光學接收器(即記憶體模組)。
在一實施例中，光學導線453可以在至少25 Gb/s且潛在超過1 Tb/s的速度，在光束421中所包含多個波長傳輸資料。在一範例中，複數個光學波導405A-405N係在用於在PIC晶片之一側上占據小於4 mm之整個光學資料總線的單一矽層中。
圖11為依據本發明之一實施例之行動計算平台400的功能性方塊圖。行動計算平台400包括主機板1002。主機板1002可包括多個元件，包含但不限於，處理器1004及至少一個通訊晶片1006。處理器1004係物理地且電性地耦合至主機板1002。在某些實施例中，該至少一個通訊晶片1006亦物理地且電性地耦合至主機板1002。在另外的實施例中，通訊晶片1006為處理器1004之部分。取決於其之應用，行動計算平台400可包括其他可能或可能不物理地且電性地耦合至主機板1002的元件。這些其他的元件包括，但不限於，揮發性記憶體(例如，DRAM)、非揮發性記憶體(例如，ROM)、快閃記憶體、圖形處理器、數位信號處理器、加密處理器、晶片組、天線、觸控螢幕顯示器、觸控螢幕控制器、電池、音訊編解碼器、視訊編解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速度計、陀螺儀、揚聲器、相機、及大量儲存裝置(諸如硬碟驅動器、固態硬碟(SSD)、光碟(CD)、 數位多功能光碟(DVD)等等)。
通訊晶片1006之至少一者致能無線通訊，用於傳輸資料至及自行動計算平台400。「無線」一詞及其衍生詞可被用來描述可能透過使用經由非固態介質之經調變的電磁輻射而進行資料通訊的電路、裝置、系統、方法、技術、通訊通道等。該詞並非意味著相關聯的裝置不包含任何導線，雖然在某些實施例中他們可能不包含任何導線。通訊晶片1006可實現數個無線標準或協定之任一個，包括但不限於，Wi-Fi(IEEE 802.11家族)、WiMAX(IEEE 802.16家族)、IEEE 802.20、長期演進技術(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙、其衍生物、以及被指定為3G、4G、5G及之後的任何其他無線協定。行動計算平台400可包括複數個通訊晶片1006。例如，第一通訊晶片1006可被指定為更短範圍無線通訊，諸如Wi-Fi及藍牙，而第二通訊晶片1006可被指定為更長範圍無線通訊，諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其他。
處理器1004包括一積體電路，被封裝在處理器1004之內。「處理器」一詞可指稱任何裝置或一裝置之部分，該裝置處理來自暫存器及/或記憶體之電子資料以轉換該電子資料為其他可被儲存於暫存器及/或記憶體之電子資料。通訊晶片1006之任一者可涉及光學發射器100，實質上如本文其他處所述。
應可理解的是，上面說明係示例的而非限制的。例如，雖然圖式中的流程圖顯示由本發明之某些實施例所實施之特別的操作順序，但應可理解的是，此種順序可能非必需的(例如，替代實施例可能以不同順序實施該等操作、結合某些操作、重疊某些操作等)。此外，許多其他實施例將在熟習此技藝之人士閱讀及理解上面說明後變得顯而易見。雖然本發明已參考特定範例實施例來說明，將可理解的是本發明並不限於所述之實施例，而可以在隨附之申請專利範圍之精神及範圍內的修改及變更來實施。因此，本發明之範圍應參考隨附之申請專利範圍，以及此等申請專利範圍所請之等效的全部範圍。
200‧‧‧絕緣體上半導體(SOI)基板
201‧‧‧大塊基板
202‧‧‧埋藏介電層
203‧‧‧裝置層
203A‧‧‧光柵
203B‧‧‧波導
203C‧‧‧混合式雷射
205‧‧‧SiO2 層
205A‧‧‧SiO2 層
205B‧‧‧已退火的SiO2 層
206‧‧‧光子鈍化層(PPL)
215‧‧‧層間介電材料(ILD)
225‧‧‧第III-V族半導體材料
226‧‧‧溝槽
227‧‧‧脊形波導
204A‧‧‧層
204B‧‧‧層
213A‧‧‧SiO2 遮罩層
213B‧‧‧Si3 N4 遮罩層
700‧‧‧第III-V族半導體基板
703‧‧‧晶粒
705A‧‧‧街道
705B‧‧‧街道
701‧‧‧InP生長基板
702‧‧‧主動磊晶層
905‧‧‧n型III-V族半導體材料層
906‧‧‧p型III-V族半導體材料層
915‧‧‧層間介電材料(ILD)
920‧‧‧Ge層
930‧‧‧Ni層
940‧‧‧NiGe合金(鍺化物)層
945‧‧‧金屬層
400‧‧‧行動計算平台
406‧‧‧顯示螢幕
410‧‧‧光學發射器
413‧‧‧電池
403‧‧‧基板
401‧‧‧電性幫浦雷射
413A-413N‧‧‧調變器
405A-405N‧‧‧光學波導
409A-409N‧‧‧反射器
419A-419N‧‧‧光束
423‧‧‧III-V族半導體增益介質材料
417‧‧‧光學塞取多工器
421‧‧‧單一光束
130‧‧‧光柵耦合器
453‧‧‧光學導線
462‧‧‧電路
1002‧‧‧主機板
1004‧‧‧處理器
1006‧‧‧通訊晶片
本發明之實施例係以例示而非限制之方法所示，且當考慮結合圖式時，可參考以下之詳細說明而更全面地理解，其中：圖1為說明依據一實施例形成一光子鈍化(photonic passivation)層之方法的流程圖；圖2A、2B、2C、2D及2E為依據一實施例，當形成一光子鈍化層時通過矽PIC之橫截面的側視圖；圖3為說明依據一實施例形成一光子鈍化層之方法的流程圖；圖4A、4B、4C及4D為依據一實施例，當形成一光子鈍化層時通過PIC之橫截面的側視圖； 圖5為示出依據一實施例，一光子鈍化層之蝕刻行為的圖；圖6為說明依據一實施例，形成一混合式半導體裝置之方法的流程圖，該混合式半導體裝置包括形成在矽基基板上之第III-V族半導體層；圖7A為依據一實施例，經切單(singulate)成為晶粒之一第III-V族半導體基板的平面圖；圖7B及7C為通過一混合式半導體裝置之橫截面的側視圖，該混合式半導體裝置包括待設置於一矽基基板上之自圖7A所示之晶粒轉移的一第III-V族半導體材料層；圖8為說明依據一實施例，在一第III-V族半導體裝置上形成接點金屬化之方法的流程圖；圖9A、9B、9C、9D、9E、9F、9G為依據一實施例，當在設置於一矽基基板上之一第III-V族半導體材料層中所形成的裝置上形成接點金屬化時之橫截面的側視圖；圖10為依據本發明之實施例，包含光學發射器之行動裝置的示意圖；及圖11為依據本發明之一實施例，於圖10中所示之該行動裝置的功能方塊圖。

Claims (31)

  1. 一種光子積體電路(PIC)，包含：包含矽之光子元件，設置在一基板上；包含具有厚度小於100Å之氮摻雜矽氧化物之一光子鈍化層(PPL)，設置在該光子元件上；以及一層間介電質(ILD)，設置在該PPL上。
  2. 如申請專利範圍第1項之PIC，其中該PPL具有介於5Å至15Å之間的厚度。
  3. 如申請專利範圍第1項之PIC，其中該PPL具有介於1012 至1016 原子/cm3 之間的氮原子濃度。
  4. 如申請專利範圍第1項之PIC，其中該光子元件基本上包含矽，並由以下所組成之群組中選出：光柵、波導、及多模干擾(MMI)耦合器。
  5. 如申請專利範圍第1項之PIC，更包含接合至該PPL之一第III-V族半導體材料，且其中該ILD係沉積在該被接合之第III-V族半導體材料之上。
  6. 一種製造光子積體電路(PIC)的方法，該方法包含：形成一包含矽之光子元件於一基板上；形成一二氧化矽層於該光子元件上；以及藉由氮化該二氧化矽層之至少一部分而形成一光子鈍化層(PPL)。
  7. 如申請專利範圍第6項之方法，更包含：在形成該PPL之後，以二氧化矽之濕化學蝕刻劑移除該二氧化矽 層之一部分。
  8. 如申請專利範圍第6項之方法，其中形成該二氧化矽層進一步包含該光子元件之熱氧化或自由基氧化之至少一者，且其中氮化該二氧化矽層進一步包含擴散氮通過該二氧化矽層之至少一部分。
  9. 如申請專利範圍第8項之方法，其中該光子元件包含一基本上包含矽之波導，且其中該方法進一步包含藉由將一第III-V族半導體材料接合於設置在該波導上之PPL上而形成一混合式雷射。
  10. 如申請專利範圍第6項之方法，其中該PPL係選擇性地形成在該光子元件之第一表面之上，同時第二表面保持無該PPL。
  11. 一種光子積體電路(PIC)，包含：一波導，設置在一矽基板上；以及一混合式半導體裝置，包含接合至該波導之一結晶第III-V族半導體材料，其中該第III-V族半導體材料具有截切(offcut)自該第III-V族半導體材料之結晶解理面的至少一側壁表面。
  12. 如申請專利範圍第11項之PIC，其中該結晶第III-V族半導體材料具有接合至該波導之一(100)表面，且其中該側壁表面係截切自{110}平面。
  13. 如申請專利範圍第11項之PIC，其中該側壁表面係截切自該結晶解理面5°-10°。
  14. 如申請專利範圍第11項之PIC，其中該第III-V 族半導體材料包含一磊晶堆疊，其包含複數個第III-V族半導體層，且其中該第III-V族半導體材料之相對側壁係整體以實質上相同量截切，以保持實質上平行。
  15. 如申請專利範圍第11項之PIC，其中該混合式半導體裝置為雷射，且其中該波導包含結晶矽。
  16. 一種製造混合式半導體裝置的方法，該方法包含：藉由切割未對準第III-V族半導體材料之結晶解理面之晶粒邊緣，將一結晶第III-V族半導體基板切單(singulating)成晶粒；將設置在該第III-V族半導體晶粒上之一第III-V族半導體材料層之表面接合至在矽半導體基板上之表面；以及藉由自該第III-V族半導體材料層移除該第III-V族半導體基板材料之塊體(bulk)而薄化該被接合的第III-V族半導體晶粒。
  17. 如申請專利範圍第16項之方法，其中移除該第III-V族半導體基板進一步包含化學濕蝕刻程序。
  18. 如申請專利範圍第16項之方法，其中該切單包含雷射切單程序或切割機切割程序(saw dicing process)之至少一者。
  19. 如申請專利範圍第18項之方法，其中該以雷射為基之切割程序進一步包含以微水刀雷射(laser micro jet)截切該等晶粒邊緣。
  20. 如申請專利範圍第16項之方法，其中接合該第III-V族半導體材料層之該表面進一步包含接合一磊晶層之(100)表面，且其中在該矽基板上之該表面為一波導之表面，該波導包含矽及二氧化矽之至少其中一者。
  21. 一種半導體裝置，包含：一p型第III-V族半導體材料層，設置在一基板之上；一n型第III-V族半導體材料層，設置在該基板之上；以及一接點金屬化，設置在該p型及n型第III-V族半導體材料層之兩者之上，其中該接點金屬化包含NiGe合金。
  22. 如申請專利範圍第21項之裝置，其中接點金屬化基本上包含直接設置在該n型第III-V族半導體材料層上的NiGe合金，及設置在該p型第III-V族半導體材料層之上的NiGe合金，其之間設置有一擴散阻障。
  23. 如申請專利範圍第21項之裝置，其中該基板包含矽，且其中該p型第III-V族半導體材料層包含Ga及As，且其中該n型第III-V族半導體材料層包含In及P。
  24. 如申請專利範圍第23項之裝置，其中該p型第III-V族半導體材料層基本上包含InGaAs，且其中該n型第III-V族半導體材料層基本上包含InP。
  25. 如申請專利範圍第21項之裝置，其中在該NiGe合金中的Ni對Ge之原子比介於1.5：1至5：1之間。
  26. 一種在半導體裝置上形成接點金屬化的方法，該方法包含：沉積一NiGe合金於設置在一基板上之半導體裝置之p型半導體材料層之上；沉積一NiGe合金於設置在該半導體裝置上之一n型半導體材料層之上；以及形成佈線(routing)金屬化於該NiGe合金之上。
  27. 如申請專利範圍第26項之方法，其中沉積該NiGe合金於該p型及n型半導體材料層之上進一步包含：沉積一Ge層於該p型半導體材料層之上以及於該n型第III-V族半導體材料層之上；沉積一Ni層於該Ge層之上；以及形成該等被沉積的Ge及Ni層的合金。
  28. 如申請專利範圍第27項之方法，更包含自該NiGe之頂表面移除未反應的Ni。
  29. 如申請專利範圍第27項之方法，更包含：在沉積該Ni層之前圖案化該Ge層；以及在圖案化期間，在移除Ge的區域中將設置在該基板之上之未反應的Ni移除。
  30. 如申請專利範圍第26項之方法，更包含藉由將包含該p型及n型半導體材料層之一磊晶堆疊接合到包含矽之一基板上，而形成該p型半導體材料層及該n型第III-V族半導體材料層。
  31. 如申請專利範圍第26項之方法，其中沉積一Ni層於該Ge層之上進一步包含沉積厚度至少等於該Ge層厚度之該Ni層。
TW101145435A 2011-12-20 2012-12-04 矽上iii-v族半導體裝置之混合整合 TWI514560B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2011/066255 WO2013095397A1 (en) 2011-12-20 2011-12-20 Hybrid integration of group iii-v semiconductor devices on silicon

Publications (2)

Publication Number Publication Date
TW201342587A TW201342587A (zh) 2013-10-16
TWI514560B true TWI514560B (zh) 2015-12-21

Family

ID=48669056

Family Applications (1)

Application Number Title Priority Date Filing Date
TW101145435A TWI514560B (zh) 2011-12-20 2012-12-04 矽上iii-v族半導體裝置之混合整合

Country Status (4)

Country Link
US (1) US20140307997A1 (zh)
EP (1) EP2795675A4 (zh)
TW (1) TWI514560B (zh)
WO (1) WO2013095397A1 (zh)

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9252118B2 (en) 2011-12-22 2016-02-02 Intel Corporation CMOS-compatible gold-free contacts
WO2015068597A1 (ja) * 2013-11-06 2015-05-14 シャープ株式会社 半導体素子の製造方法および半導体素子
US9435948B2 (en) 2014-06-13 2016-09-06 Globalfoundries Inc. Silicon waveguide structure with arbitrary geometry on bulk silicon substrate, related systems and program products
US10366883B2 (en) * 2014-07-30 2019-07-30 Hewlett Packard Enterprise Development Lp Hybrid multilayer device
CA2958754C (en) * 2014-08-15 2021-04-20 Aeponyx Inc. Methods and systems for microelectromechanical packaging
US9627575B2 (en) * 2014-09-11 2017-04-18 International Business Machines Corporation Photodiode structures
US9212912B1 (en) 2014-10-24 2015-12-15 Honeywell International Inc. Ring laser gyroscope on a chip with doppler-broadened gain medium
FR3040533B1 (fr) * 2015-08-31 2018-03-09 Commissariat A L'energie Atomique Et Aux Energies Alternatives Formation de contacts ohmiques pour un dispositif dote d'une region en materiau iii-v et d'une region en un autre materiau semi-conducteur
WO2017039674A1 (en) 2015-09-03 2017-03-09 Hewlett Packard Enterprise Development Lp Defect free heterogeneous substrates
US10510560B2 (en) 2015-09-04 2019-12-17 Nanyang Technological University Method of encapsulating a substrate
US10586847B2 (en) 2016-01-15 2020-03-10 Hewlett Packard Enterprise Development Lp Multilayer device
US11088244B2 (en) 2016-03-30 2021-08-10 Hewlett Packard Enterprise Development Lp Devices having substrates with selective airgap regions
US9953125B2 (en) 2016-06-15 2018-04-24 International Business Machines Corporation Design/technology co-optimization platform for high-mobility channels CMOS technology
US9917171B2 (en) 2016-07-21 2018-03-13 International Business Machines Corporation Low-resistive, CMOS-compatible, Au-free ohmic contact to N—InP
CN109564361B (zh) * 2016-11-23 2023-09-01 洛克利光子有限公司 电光有源装置
CN110325900B (zh) * 2016-12-02 2023-11-17 洛克利光子有限公司 波导光电器件
JP6649308B2 (ja) * 2017-03-22 2020-02-19 キオクシア株式会社 半導体装置およびその製造方法
JP7269931B2 (ja) * 2017-11-23 2023-05-09 ロックリー フォトニクス リミテッド 光電気能動素子
KR102075764B1 (ko) * 2018-03-28 2020-02-10 한국과학기술원 이종 광 집적회로 및 이의 제조 방법
US10381801B1 (en) 2018-04-26 2019-08-13 Hewlett Packard Enterprise Development Lp Device including structure over airgap
US10459133B1 (en) 2018-04-26 2019-10-29 Hewlett Packard Enterprise Development Lp Grating with plurality of layers
US10541214B2 (en) * 2018-04-27 2020-01-21 Juniper Networks, Inc. Enhanced bonding between III-V material and oxide material
FR3084174B1 (fr) * 2018-07-23 2020-06-26 Commissariat A L'energie Atomique Et Aux Energies Alternatives Transmetteur photonique
JP6834062B2 (ja) * 2018-08-01 2021-02-24 出光興産株式会社 結晶構造化合物、酸化物焼結体、及びスパッタリングターゲット
KR102563570B1 (ko) 2018-10-24 2023-08-04 삼성전자주식회사 반도체 레이저 장치
US11315860B2 (en) * 2019-10-17 2022-04-26 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and manufacturing process thereof
CN111244227B (zh) * 2020-01-19 2023-07-18 中国科学院上海微系统与信息技术研究所 一种硅基光子集成模块及其制备方法

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5480829A (en) * 1993-06-25 1996-01-02 Motorola, Inc. Method of making a III-V complementary heterostructure device with compatible non-gold ohmic contacts
TW512401B (en) * 1999-11-30 2002-12-01 Hitachi Europ Ltd Photonic device
TW200400371A (en) * 2002-06-21 2004-01-01 3M Innovative Properties Co Optical waveguide
TW587346B (en) * 2003-03-28 2004-05-11 United Epitaxy Co Ltd Optoelectronic device made by semiconductor compound
US20050105869A1 (en) * 2001-05-22 2005-05-19 Micron Technology, Inc. Three-dimensional photonic crystal waveguide structure and method
TW200605151A (en) * 2004-05-06 2006-02-01 Cree Inc Lift-off process for gan films formed on sic substrates and devices fabricated using the method
TW200715401A (en) * 2005-06-02 2007-04-16 Koninkl Philips Electronics Nv Silicon deflector on a silicon submount for light emitting diodes
US20070170417A1 (en) * 2006-01-20 2007-07-26 The Regents Of The University Of California III-V photonic integration on silicon
TW200822238A (en) * 2006-09-20 2008-05-16 Samsung Electronics Co Ltd Semiconductor device including field effect transistor and method of forming the same
TWI307415B (en) * 2006-08-11 2009-03-11 Ind Tech Res Inst A manufacture method and structure of integrated photoelectric component

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6078707A (en) * 1995-09-22 2000-06-20 Sharp Kabushiki Kaisha Waveguide-photodetector, method for producing the same, waveguide usable in the waveguide-photodetector, and method for producing the same
US5994778A (en) * 1998-09-18 1999-11-30 Advanced Micro Devices, Inc. Surface treatment of low-k SiOF to prevent metal interaction
US6732550B2 (en) * 2001-09-06 2004-05-11 Lightwave Microsystems, Inc. Method for performing a deep trench etch for a planar lightwave circuit
US7006719B2 (en) * 2002-03-08 2006-02-28 Infinera Corporation In-wafer testing of integrated optical components in photonic integrated circuits (PICs)
US6993236B1 (en) 2002-06-24 2006-01-31 Luxtera, Inc. Polysilicon and silicon dioxide light scatterers for silicon waveguides on five layer substrates
TWI370515B (en) * 2006-09-29 2012-08-11 Megica Corp Circuit component
US8213751B1 (en) * 2008-11-26 2012-07-03 Optonet Inc. Electronic-integration compatible photonic integrated circuit and method for fabricating electronic-integration compatible photonic integrated circuit
JP5262639B2 (ja) * 2008-12-03 2013-08-14 沖電気工業株式会社 光学素子及びマッハツェンダ干渉器
WO2011143548A2 (en) * 2010-05-14 2011-11-17 Cornell University Electro-optic modulator structures, related methods and applications
US9335289B2 (en) * 2011-02-07 2016-05-10 The Governing Council Of The University Of Toronto Bioprobes and methods of use thereof

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5480829A (en) * 1993-06-25 1996-01-02 Motorola, Inc. Method of making a III-V complementary heterostructure device with compatible non-gold ohmic contacts
TW512401B (en) * 1999-11-30 2002-12-01 Hitachi Europ Ltd Photonic device
US20050105869A1 (en) * 2001-05-22 2005-05-19 Micron Technology, Inc. Three-dimensional photonic crystal waveguide structure and method
TW200400371A (en) * 2002-06-21 2004-01-01 3M Innovative Properties Co Optical waveguide
TW587346B (en) * 2003-03-28 2004-05-11 United Epitaxy Co Ltd Optoelectronic device made by semiconductor compound
TW200605151A (en) * 2004-05-06 2006-02-01 Cree Inc Lift-off process for gan films formed on sic substrates and devices fabricated using the method
TW200715401A (en) * 2005-06-02 2007-04-16 Koninkl Philips Electronics Nv Silicon deflector on a silicon submount for light emitting diodes
US20070170417A1 (en) * 2006-01-20 2007-07-26 The Regents Of The University Of California III-V photonic integration on silicon
TWI307415B (en) * 2006-08-11 2009-03-11 Ind Tech Res Inst A manufacture method and structure of integrated photoelectric component
TW200822238A (en) * 2006-09-20 2008-05-16 Samsung Electronics Co Ltd Semiconductor device including field effect transistor and method of forming the same

Also Published As

Publication number Publication date
EP2795675A1 (en) 2014-10-29
US20140307997A1 (en) 2014-10-16
TW201342587A (zh) 2013-10-16
WO2013095397A1 (en) 2013-06-27
EP2795675A4 (en) 2015-11-25

Similar Documents

Publication Publication Date Title
TWI514560B (zh) 矽上iii-v族半導體裝置之混合整合
US10074588B2 (en) Semiconductor devices with a thermally conductive layer and methods of their fabrication
JP5917978B2 (ja) 半導体装置及びその製造方法
US20040033638A1 (en) Method for fabricating a semiconductor component based on GaN
US10312360B2 (en) Method for producing trench high electron mobility devices
WO2005088743A1 (en) Fabrication of semiconductor devices
TW200950077A (en) Optical communication integration
TWI730842B (zh) 半導體裝置及其形成方法
US20180315591A1 (en) Hetero-integration of iii-n material on silicon
CN109801930B (zh) 异质半导体结构及其制造方法
KR101695700B1 (ko) 아발란치 포토다이오드의 제조방법
WO2015089826A1 (zh) 半导体器件和制备半导体器件的方法
WO2017171812A1 (en) Micro light emitting diode
US9275861B2 (en) Methods of forming group III-V semiconductor materials on group IV substrates and the resulting substrate structures
US9372307B1 (en) Monolithically integrated III-V optoelectronics with SI CMOS
US9711679B2 (en) Front-side emitting mid-infrared light emitting diode fabrication methods
JP6193271B2 (ja) 結晶半導体材料の薄層を設ける方法、ならびに関連する構造体およびデバイス
US9395490B2 (en) Variable buried oxide thickness for a waveguide
US6656761B2 (en) Method for forming a semiconductor device for detecting light
KR102459555B1 (ko) 이미지 센서의 픽셀 구조체에서의 표면 균일성 제어
JP6228873B2 (ja) 半導体光素子の製造方法
US20200185329A1 (en) Heterogeneous integrated circuit for short wavelengths
US10903119B2 (en) Semiconductor chip, method of producing a semiconductor chip and apparatus having a plurality of semiconductor chips
CN118136761A (zh) 发光二极管及其制造方法
JPS62272571A (ja) 半導体装置