JP7269931B2 - 光電気能動素子 - Google Patents

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Description

本発明は、シリコンベースの光電気能動素子に関し、特に電気光変調器に関する。
図１に示すように、従来の光電気能動素子は、第１及び第２の受動導波路１０２ａ及び１０２ｂが形成されるＳＯＩ基板１０１を備える。光電気活性ＥＰＩスタック１０３は、受動導波路間のギャップ内で成長し、第１のファセット、第２のファセット又は曲げ領域１０４ａ、１０４ｂを含む。
ＥＰＩスタックのファセット領域又は屈曲領域は、素子内でかなりの損失を生じる可能性がある。
概して、本発明は、ファセット領域が除去され、充填材で置き換えられる光電気能動素子及びその素子を製造する方法を提供する。
従って、第１の態様では、本発明は、シリコンベースの光電気能動素子であって、シリコン上の絶縁体によるＳＯＩ導波路と、前記ＳＯＩ導波路のキャビティ内に光電気活性スタックを含む光電気活性導波路と、前記光電気活性スタックと前記ＳＯＩ導波路との間でライナーでライニングされたチャネルとを備え、前記ライニングされたチャネルは、前記キャビティの側壁を形成する材料の屈折率と同等の屈折率を有する充填材で充填され、それにより、前記ＳＯＩ導波路と前記光電気活性スタックとの間のチャネルにブリッジ導波路を形成する。
第２の態様では、シリコンベースの光電気能動素子を製造する方法であって、シリコン上の絶縁体によるＳＯＩ導波路を設け、前記ＳＯＩ導波路のＢＯＸ層を貫いて前記ＳＯＩ導波路の一部にキャビティをエッチングし、前記キャビティの側壁の隣接領域にファセットを有する光電気活性スタックをキャビティ内でエピタキシャル成長させ、光電気活性スタックをエッチングして光電気活性導波路を形成し、前記領域をエッチングしてファセットを除去し、側壁と前記スタックとの間にチャネルを生成し、ライナーでチャネルをライニングして、ライニングされたチャネルを設け、側壁を形成する材料の屈折率と同等の屈折率を有する充填材で前記ライニングされたチャネルを充填し、それにより、前記充填材が前記ＳＯＩ導波路と前記光電気活性スタックとの間のチャネルにブリッジ導波路を形成する方法が提供される。
光電気活性スタックとは、スタックが複数の機能層を含み、そのうちのいくつかが光電気的に活性であることを意味する。例えば、スタックは、スペーサ層、多重量子井戸（ＭＱＷ）及びバリア層を含む中間層によって分離された、バッファ層、Ｐドープ層及びＮドープ層を含んでもよい。これらの層は、スタックが形成されるＳＯＩ導波路に対して層状、すなわち、それらは水平層でよい。バッファ層は、ＭＱＷ層の仮想基板として機能し、非ドープ又はＰドープのいずれかで構成できる。充填材料の屈折率は、ＳＯＩ導波路、ライナー、及び充填材料から形成される本質的にバリアのない導波路を提供するものと同等であることが意図される。同等は、実質的に等しいことを意味する。充填材の屈折率は、キャビティの側壁を形成する材料の屈折率より大きくても小さくてもよい。充填材の屈折率は、キャビティの側壁を形成する材料の屈折率の１０％以内でよい。充填材の屈折率は、１３１０ｎｍの波長で少なくとも３．２で、４．０以下でよい。キャビティの側壁を形成する材料の屈折率は、１３１０ｎｍの波長で少なくとも３．４で、３．６以下でよい。ライナーの屈折率は、１３１０ｎｍの波長で少なくとも２．５で、２．８以下でよい。
このように、光は、ブリッジ導波路を介してＳＯＩ導波路と光電気活性スタックとの間で結合し、キャビティの側壁と光電気活性スタックの側壁に隣接する領域のＳＯＩ導波路のファセットとキャビティとの間で直接接触しない。
有利なことに、チャネルをライナーでライニングすることによって、充填材とＳＯＩ導波路の基板との間に絶縁体層を設けなくてもよい。
好都合なことに、ライナーは、光電気活性スタックがエッチングされた後、ファセットが非活性化される。ライナーが設けられない場合、その後のプロセス（たとえば、ＳｉＯ2の堆積、α－シリコンの堆積、及びＳｉＯ2のエッチング）中にファセットが空気にさらされ、ファセットに欠陥が加わる可能性がある。結果として、本発明の方法は、従来の方法と比較してより高い収率を提供できる。
有利なことに、前述の方法は、従来技術より簡単かつ単純である。ライナーを使用しない例では、絶縁体の堆積後に必要な化学機械平坦化工程は非常に複雑である。
好都合なことに、ライナーを含まない素子と比較して、光結合効率は低下しない。
素子の側面から見た場合、チャネルは、素子の最上面からキャビティの底部に向かって垂直下方に（すなわち、ＳＯＩ導波路の表面に対して９０°の方向に）延びるといえる。
次に、本発明の任意の特徴を述べる。これらは、単独又は任意の組み合わせで、本発明の任意の態様に適用できる。
ライナーは、窒化ケイ素から形成されてもよい。例えば、ライナーはＳｉ3Ｎ4で形成されてもよい。ライナーは、少なくとも２００ｎｍで、２８０ｎｍ以下の厚さを有するとよい。一例として、ライナーは２４０ｎｍの厚さを有してもよい。一例として、ライナーは残された構造と同程度の大きさを有し、その高さは、導波路のガイド方向と整列した断面で見たときに異なるものでもよい。他の例では、ライナーは、均一な高さを有する実質的に均一な壁として形成されてもよい。チャネルの側壁の最も低い表面及びチャネルの基部に位置するライナーの部分の上面は、ＳＯＩの埋め込み酸化物層の上面と位置が揃ってもよい。
充填材は、アモルファスシリコン（α－Ｓｉ）又はＳｉＧｅ材料でよい。光電気活性スタックと第２のＳＯＩ導波路との間に、第２のライナーを含む第２のライニングがされたチャネルがあってもよい。第２のライニングされたチャネルは、第１のライニングがされたチャネルと同じ充填材で充填されてもよい。第２のライニングがされたチャネルは、第１のライニングがされたチャネルに対して光電気活性導波路の反対側に配置されてもよい。
チャネルに向いたスタックの表面は、エッチングされた表面といえる。エッチングされた表面は、成長した表面を超える利点を示し、スタックの成長した各層の端部の望ましくない屈曲領域は、エッチングによって除去できる。スタックのスライスに代えて、スタックとチャネル間の接続部分は鋭いものになる。従って、曲げ領域は、ＳＯＩ導波路及び光電気活性ＥＰＩスタックと整列する直線ブリッジ導波路を形成する充填材で置き換えられる。
光電気活性スタックは、上から見たとき（上面図において）、平行四辺形又は台形の形状を有するとよい。
光電気能動素子は、ＳＯＩ素子のシリコン基板と光電気活性導波路を形成する光活性領域との間に位置するエピタキシャルクラッド層をさらに含んでもよい。このエピタキシャルクラッド層は、光電気活性スタック内のバッファ層の屈折率より低い屈折率を有する。このエピタキシャル層は、既に存在するクラッド領域又は埋め込み酸化物（ＢＯＸ）領域などのクラッド領域の一部をエッチングで除去し、次に、エッチングされたキャビティ内のエピタキシャルクラッド層を成長させ、当該エピタキシャルクラッド層で元のクラッド層の一部を置き換えることによって形成できる点で、再成長クラッド層と呼ばれる。
チャネルを充填する工程は、プラズマ強化化学蒸着（ＰＥＣＶＤ）、又は低エネルギープラズマ強化化学蒸着（ＬＥＰＥＣＶＤ）、又は最低のスタック成長温度より低い温度での他のエピタキシャル成長方法によって行われてもよい。温度は２５０℃から５００℃の範囲内でもよい。一つの実施形態では、温度は、３００℃から３５０℃の範囲でもよい。ライニングされたチャネルを充填する工程は、熱線化学蒸着によって行われてもよい。
この方法は、化学機械研磨によって充填材を平坦化する工程をさらに含んでもよい。
エピタキシャル成長した光電気活性スタックは、キャビティの反対側の側壁に隣接する第２の領域に第２のファセットを有してもよく、エッチング工程は、第２の領域を除去して第２のファセットを除去し、反対側の側壁とスタックとの間の第２のチャネルを生成してもよい。充填工程は、第２のチャネルをアモルファスシリコン又はＳｉＧｅで充填してもよい。
この方法は、スタックの成長前に、スペーサでキャビティをライニングする工程をさらに含んでもよい。スペーサは、厚さが５ｎｍから３５ｎｍでもよく、厚さが２０ｎｍでもよい。この方法は、さらに、キャビティの底部内（すなわち、キャビティの側壁の間）にあるライニングの一部をエッチングで除去する工程を含んでもよい。
光電気能動素子は、光電気変調器、光検出器、又はレーザーのいずれか一つである。一つの実施形態では、この素子は、光電気変調器であり、一つの実施形態では、この素子は、量子閉じ込めシュタルク効果による電気吸収変調器である。
光電気活性スタックは、多重量子井戸領域を含んでもよい。
エピタキシャル成長スタックは、シリコン層及びバッファ層を含んでもよく、この方法は、変調器の光モードがＳＯＩ導波路の光モードと一致するようにバッファ層の高さを調整するものでもよい。シリコン層は、エピタキシャル成長スタックの最下層、すなわち、キャビティのベッドに最も近い層でもよい。
一つの実施形態では、スタックは、シリコン基板に直接隣接する層から上に向かって、ＢＯＸ層と同じ厚さを有するシリコン層、ＳｉＧｅを含むバッファ層、ＳｉＧｅを含むＰドープ層、ＳｉＧｅを含むスペーサ層、Ｇｅ及び／又はＳｉＧｅを含む多重量子井戸層、ＳｉＧｅを含むさらなるスペーサ層、ＳｉＧｅを含むＮドープ層、ＳｉＧｅを含むＮドープ層、及びＳｉＧｅを含むＮ＋ドープ層の順序で配置される。
一つの実施形態では、スタックは、シリコン基板に直接隣接する層から上に向かって、ＢＯＸ層と同じ厚さを有するＳｉＧｅ層、ＳｉＧｅを含むＰドープバッファ層、ＳｉＧｅを含むスペーサ層、Ｇｅ及び／又はＳｉＧｅを含む多重量子井戸層、ＳｉＧｅを含むさらなるスペーサ層、ＳｉＧｅを含むＮドープ層、及びＳｉＧｅを含むＮ＋ドープ層の順序で配置される。
一つの実施形態では、スタックは、シリコン基板に直接隣接する層から上に向かって、ＢＯＸ層と同じ厚さを有するシリコン層、ＳｉＧｅを含むＰドープバッファ層、ＳｉＧｅを含むスペーサ層、Ｇｅ及び／又はＳｉＧｅを含む多重量子井戸層、ＳｉＧｅを含むさらなるスペーサ層、ＳｉＧｅを含むＮドープ層、及びＳｉＧｅを含むＮ＋ドープ層の順序で配置される。
より具体的には、一つの実施形態では、スタックは、シリコン基板に直接隣接する層から上に向かって、４００ｎｍ厚のシリコン層、Ｓｉ0.28Ｇｅ0.72を含む４００ｎｍ厚のバッファ層、Ｓｉ0.28Ｇｅ0.72を含む２００ｎｍ厚のＰドープ層、各井戸が１０ｎｍ厚のＧｅ井戸層と１２ｎｍ厚でＳｉ0.43Ｇｅ0.67のバリア層を含む７個（又は１０個）の量子井戸、Ｓｉ0.28Ｇｅ0.72を含む５０ｎｍ（又は２０ｎｍ）のさらなるスペーサ層、Ｓｉ0.28Ｇｅ0.72を含む６００ｎｍ厚のＮドープ層、Ｓｉ0.8Ｇｅ0.2を含む２００ｎｍ厚のＮドープ層、及びＳｉ0.8Ｇｅ0.2を含む１００ｎｍ厚のＮ＋ドープ層の順序で配置される。一つの実施形態では、１００ｎｍ厚でＮ＋ドープ（例えば、１×１０19ｃｍ-3を超えるドープ）された最上部は、高濃度にドープされ、低い接触抵抗を有するオーミック接触を実現する。４００ｎｍ厚のバッファ層にはＰドープができ、直列抵抗を減らし、高速化できる。
一つの実施形態では、スタックは、シリコン基板に直接隣接する層から上に向かって、Ｓｉ0.8Ｇｅ0.2を含む４００ｎｍ厚の層（トランジットバッファ層と呼ばれる）、Ｓｉ0.18Ｇｅ0.82を含む４００ｎｍ厚のＰドープ層（バッファ層と呼ばれる）、Ｓｉ0.18Ｇｅ0.82を含む１５ｎｍ（又は５０ｎｍ）厚のスペーサ層、各井戸が１０ｎｍ厚のＧｅ井戸層と１２ｎｍ厚でＳｉ0.33Ｇｅ0.67のバリア層を含む八つの量子井戸、Ｓｉ0.18Ｇｅ0.82を含む１５ｎｍ（又は５０ｎｍ）厚のさらなるスペーサ層、Ｓｉ0.18Ｇｅ0.82を含む３００ｎｍ厚のＮドープ層、及びＳｉ0.8Ｇｅ0.2を含む８０ｎｍ厚のＮ＋ドープ層の順序で配置される。一つの実施形態では、８０ｎｍ厚でＮ＋ドープ（例えば、１×１０19ｃｍ-3を超えるドープ）された最上部は、高濃度でドープされ、低い接触抵抗を有するオーミック接触を実現する。Ｎドープ層及びＮ＋ドープ層のドーパント種はリンでよい。
一つの実施形態では、スタックは、シリコン基板に直接隣接する層から上に向かって以下の順序である：４００ｎｍ厚ののＳｉ層（トランジットバッファ層と呼ばれる）、Ｓｉ0.18Ｇｅ0.82を含む４００ｎｍ厚のＰドープ層（バッファ層と呼ばれる）、Ｓｉ0.18Ｇｅ0.82を含む１５ｎｍ（又は５０ｎｍ）厚のスペーサ層、各井戸が１０ｎｍ厚のＧｅ井戸層と１２ｎｍ厚でＳｉ0.33Ｇｅ0.67のバリア層を含む八つの量子井戸、Ｓｉ0.18Ｇｅ0.82を含む１５ｎｍ（又は５０ｎｍ）厚のさらなるスペーサ層、Ｓｉ0.18Ｇｅ0.82を含む３００ｎｍ厚のＮドープ層、及びＳｉ0.18Ｇｅ0.82を含む８０ｎｍ厚のＮ＋ドープ層の順序で配置される。一つの実施形態では、８０ｎｍ厚でＮ＋ドープ（例えば、１×１０19ｃｍ-3を超えるドープ）された最上部は、高濃度でドープされ、低い接触抵抗を有するオーミック接触を実現する。Ｎドープ層及びＮ＋ドープ層のドーパント種はリンでよい。
さらなる態様では、本発明は、
シリコン上の絶縁体によるＳＯＩ導波路と、
前記ＳＯＩ導波路のキャビティ内に光電気活性スタックを含む光電気活性導波路と、
前記光電気活性スタックと前記ＳＯＩ導波路との間のチャネルとを備える光電気能動素子であって、前記チャネルは、キャビティの側壁を形成する材料の屈折率と同等の屈折率を有する充填材で充填され、それにより、前記ＳＯＩ導波路と前記光電気活性スタックとの間の前記チャネルにブリッジ導波路を形成するシリコンベースの光電気能動素子を提供する。
先行技術の素子を示す図である。 本発明の素子を上から見た透視図である。 図２に示す素子の断面図である。 図２に示す素子の断面図である。 図２に示す素子の断面図である。 図２に示す素子の断面図である。 本発明による様々な製造工程を示す図である。 本発明による様々な製造工程を示す図である。 本発明による様々な製造工程を示す図である。 本発明による様々な製造工程を示す図である。 本発明による様々な製造工程を示す図である。 本発明による様々な製造工程を示す図である。 本発明による様々な製造工程を示す図である。 本発明による様々な製造工程を示す図である。 本発明による様々な製造工程を示す図である。 本発明による様々な製造工程を示す図である。 本発明による様々な製造工程を示す図である。 本発明による様々な製造工程を示す図である。 本発明による様々な製造工程を示す図である。 本発明による様々な製造工程を示す図である。 本発明による様々な製造工程を示す図である。 本発明による様々な製造工程を示す図である。 本発明による様々な製造工程を示す図である。 本発明による様々な製造工程を示す図である。 本発明による様々な製造工程を示す図である。 本発明による様々な製造工程を示す図である。 本発明による様々な製造工程を示す図である。 本発明による様々な製造工程を示す図である。 本発明による様々な製造工程を示す図である。 本発明による様々な製造工程を示す図である。 本発明による様々な製造工程を示す図である。
次に、本発明の実施形態を、添付の図面を参照して例として説明する。
図２は、本発明にかかる素子２００を示す。図２ＡはＡ－Ａ '線に沿った素子の断面図を示し、図２ＢはＢ－Ｂ’線に沿った素子の断面図を示し、図２ＣはＣ－Ｃ '線に沿った素子の断面図を示し、図２ＤはＤ－Ｄ’線に沿った素子の断面図を示す。
概して、素子は、図示のｘ方向に、装置の一端から他端まで延在するスラブの上に配置されたリブから形成される導波管を備える。素子全体は、埋め込み酸化物層２０２で覆われている場所のシリコン基板２０１上にある。埋め込み酸化物層は、シリコン基板のｙ方向の最上面から測定すると、約４００ｎｍの厚さでよい。
光は、入力側導波路２５０の入力ポートを介して素子に入る。入力側導波路２５０は、スラブ部分２０７ａの上にあるリブ部分２０３ａを備える。この例では、どちらもシリコンで形成されている。導波路内の光は、方向ｘに、すなわち図２Ｂの面方向に導かれる。図２Ｂに最も明示されるように、リブ部分２０３ａは、ｚ方向に測定して約２．５μｍの幅を有する。リブは、スラブ部分の最上部からｙ方向に測定して約０．６μｍの厚さを有してもよい。スラブは、埋め込み酸化物層の最上部からｙ方向に測定して約０．４μｍの厚さを有してもよい。入力側導波路は、埋め込み酸化物層２０２の上にあり、これは、シリコン基板２０１の上にある。入力側導波路の光モードは、光の大部分がリブ部分２０３ａ内に含まれ、光の少ない一部はスラブ部分２０７ａに含まれるるものである。
光は、入力側導波路２５０によって、入力ポートからチャネルに隣接する出力ポートに導かれる。チャネルは、第１の側壁ライナー２０４ａ、充填材２０５、及び第２の側壁ライナー２０４ｂを含む。図２ＣにＣ－Ｃ’線に沿ったチャネルの断面図を示す。見て分かるように、充填材は、リブ部分２０５ａ及びスラブ部分２０５ｃを含む。充填材の寸法は、出力ポートを提供する入力側導波路の寸法と実質的に等しい。充填材の下には、第１の下部ライナー２０４ｅがあり、第２の下部ライナーは、以下で論じるように、素子の反対側に配置された第２のチャネルに配置される。第１の下部ライナー及び第２の下部ライナーは約４００ｎｍの厚さを有してもよい。第１の側壁ライナー、第２の側壁ライナー、及び第１の下部ライナーは全て、窒化ケイ素（ＳｉＮ）、例えばＳｉ3Ｎ4で形成される。チャネルのｘ方向の長さは約３μｍである。第１の下部ライナー２０４ｅの下には、以下で論じられる光活性スタックの一部を形成する層２４２がある。
光は、ブリッジ導波路として機能するチャネルを通過し、光活性スタック２１０に入る。スタックは、あるチャネルから次のチャネルまでｘ方向で測定すると、約８０μｍの長さを有してもよい。この例のスタックは、最下層から（シリコン基板２０１から離れる方向の）最上層にかけて、以下の構成である。
２４２：Ｓｉ0.8Ｇｅ0.2で形成される高さ４００ｎｍのトランジットバッファ層；
２４０：Ｓｉ0.18Ｇｅ0.82で形成される高さ４００ｎｍのＰ型バッファ層；
２３８：Ｓｉ0.18Ｇｅ0.82で形成される高さ１５ｎｍのスペーサ層；
２３６：各井戸が１０ｎｍ厚のＧｅ量子井戸層と、各井戸の間にＳｉ0.33Ｇｅ0.67で形成される１２ｎｍ厚の障壁層を含む高さ１８８ｎｍの多重量子井戸層、九つの障壁層があるとよい；
２３４：Ｓｉ0.18Ｇｅ0.82で形成される高さ１５ｎｍのスペーサ層；
２３２：１×１０18ｃｍ-3の濃度にドープされたＳｉ0.18Ｇｅ0.82から形成される高さ３００ｎｍのＮ層；及び
２３０：濃度が１×１０19ｃｍ-3以上にドープされたＳｉ0.8Ｇｅ0.2で形成される高さ８０ｎｍのＮ＋層。
Ｎ層及びＮ＋層中のドーパント種はリンでよい。そのようなスタックは、２Ｖバイアスで６０℃で１３１０ｎｍの動作波長において、０．９５のピークΔα／ａｌｐｈａで量子閉じ込め開始効果を提供できる。多重量子井戸層の１３１０ｎｍにおける吸収係数（ｃｍ-1）は３２０である。多重量子井戸層の屈折率は１３１０ｎｍで約４．０５３１である。これに対し、α－シリコン充填材の屈折率は約３．４である。
光活性スタックは、光電気活性スタックでもよい。 例えば、光活性スタックは、量子閉じ込めシュタルク効果変調器として動作可能でもよい。
一例の詳細なパラメータを以下の表１に示す。
Figure 0007269931000001
図２Ａに最も明確に示すように、トランジットバッファ層２４２は、チャネルの下の経路の少なくとも一部に延在する。さらに、図２Ｄに最も明確に示すように、トランジットバッファ層２４２及びＰ型バッファ層の両方が、他の層よりｚ方向に延びて、光活性領域にスラブを設ける。従って、光活性スタック２１０は、層２３８～２３０で形成されるリブ部分と、層２４０及び２４２で形成されるスラブ部分とを含む導波路を設ける。図２Ｄに示すように、リブ部分の幅は約２．５μｍである。
一例では、光活性スタックは、一つ又は複数の電極に接続され、変調器、たとえば電界吸収変調器として動作可能でもよい。
光は、光活性スタック２１０の通過後、第３の側壁ライナー２０４ｃ、第２の充填材２０５ｂ及び２０５ｄ、及び第４の側壁ライナー２０４ｄから形成される第２のチャネルを通過する。第２のチャネルの構造は、第１のチャネルの構成と実質的に同じである。
光は、第２のチャネルを通過後、スラブ部分２０７ｂの上にリブ部分２０３ｂを備える出力側導波路２６０に入る。次に、光は、出力側導波路の出力ポートを介して素子を出る。出力側導波路は一般に入力側導波路に類似しており、概念的に素子は双方向と考えられる（入力側導波路が出力側導波路でもよく、その逆も可能）。
図２Ａ～図２Ｄに示されているが、図２には示されていない上部絶縁層２０６が設けられる。この上部絶縁層は、例えば、二酸化ケイ素（ＳｉＯ2）から形成され、素子を不動態化するように機能できる。なお、明確化のために、図２では省略されている。
図３（Ａ）～図３（Ｎ）は、図２Ａと同じＡ－Ａ’面に沿った様々な製造段階を示す。図３（Ａ）は、本発明による第１の製造段階を示す。シリコン基板２０１が設けられ、その上に埋め込み酸化物（例えば、ＳｉＯ2）層３０２があるシリコンオンインシュレータウェハを構成する。埋め込み酸化物層の上には、高さが約１．１μｍ－１．５μｍ（埋め込み酸化物層の上面からシリコン層の上面までのｙ方向で測定）であるシリコン層３０１が設けられる。
次に、図３（Ｂ）に示すように、キャビティ３０３が素子内にエッチングされる。キャビティは、シリコン基板２０１の上面３０４まで延び、埋め込み酸化物層の少なくとも一部を除去し、キャビティのいずれかの側に位置する第１の埋め込み酸化物層２０２ａ及び第２の埋め込み酸化物層２０２ｂが形成される。同様に、シリコン層の一部が除去されるため、第１のシリコン部４０１ａ及び第２のシリコン部４０１ｂが、キャビティ３０３の両側に設けられる。
次に、図３（Ｃ）に示すように、第１の光活性スタックのプリカーサー３１０ａが、既にエッチングされているシリコンオンインシュレータウェハ上にエピタキシャルに堆積される。エピタキシャル堆積はｎ段階で行われ、ｎは光活性スタックのプリカーサーの層数に対応する。しかし、堆積中、光活性スタックのプリカーサーは、すべての露出した表面からエピタキシャルに成長する。従って、シリコン基板の上面３０４からだけでなく、第１のシリコン部４０１ａ及び第２のシリコン部４０１ｂの側壁から、ならびにこれらのシリコン部の上面からも成長が望ましい。従って、ファセット欠陥３０５ａ及び３０５ｂが生じ、素子内に残った場合に重大な信号損失を引き起こす可能性がある。これらのファセット領域は、光活性スタックのプリカーサーの各層の湾曲に起因すると理解できる。
図３（Ｃ）に示す工程に続いて、窒化シリコン層３０６が、第１のプリカーサー光活性スタック３１０ａの最上面の上に堆積される。この状態を図３（Ｄ）に示す。窒化シリコン層は、Ｓｉ3Ｎ4から形成されてもよい。
次に、図３（Ｅ）に示すように、素子は化学機械的平坦化工程を経る。これにより、前に形成されたキャビティの上に延びる第１の光活性スタックのプリカーサー３１０ａの部分、ならびにシリコン部４０１ａ及び４０１ｂのそれぞれの一部が除去される。約２０ｎｍ厚の窒化シリコン層３０７が維持される。第１のシリコン部４０１ａ及び第２のシリコン部４０１ｂの高さが約１μｍになるように、平坦化工程及び／又はその後のエッチング工程が行われる。
次の工程として、二酸化シリコンハードマスク３０８が素子の上面を覆って堆積される。この結果を図３（Ｆ）に示す。
その後、図３（Ｇ）に示すように、フォトレジスト３０９ａ、３０９ｂ、及び３０９ｃが素子の上面の上に設けられる。ギャップ３１１ａ及び３１１ｂは、ファセット欠陥領域３０５ａ及び３０５ｂの上のフォトレジストに設けられる。上面から見ると、フォトレジストは、それぞれのファセット欠陥領域の上に二つの長方形のギャップを持つ一つの層になる。このフォトレジストは、一層のフォトレジストを堆積して設けられ、長方形のギャップを形成するために必要な材料を、電子ビーム又は光フォトリソグラフィーによって除去する。
図３（Ｈ）は、以後の工程の結果を示す。この工程では、フォトレジストによって覆われていない領域がエッチングされ、その後フォトレジストが除去される。このエッチング工程でエッチングされる深さは変更できる。図３（Ｈ）に示す例では、エッチングによって４００ｎｍ厚のトランジットバッファの約２４０ｎｍが除去され、残存するトランジットバッファ２４２と比較して厚さが減少したトランジットバッファの第１の領域２４２ａ及び第２の領域２４２ｂが残る。別の方法として、図３（Ｈ）（ｉ）に示すように、エッチングによって、フォトレジストで覆われていないトランジットバッファがすべて除去され、シリコン基板２０１までエッチングされる。この例では、結果として、シリコン基板の第１の露光領域２０１ａ及び第２の露光領域２０１ｂができる。また、エッチングは、プリカーサー光活性スタックの二つの表面を結合する第１のチャネル３１２ａ及び第２のチャネル３１２ｂを設ける。一般に、エッチングの深さは、次の工程でのチャネルの底部の窒化シリコンライナーの厚さに依存し、窒化シリコンライナーの上面がＢＯＸ層の上面と確実に位置合わせされるようにする。
第１のプリカーサー光活性スタック３１０ａは、現在は第２のプリカーサー光活性スタック３１０ｂであり、第２のプリカーサー光活性スタック３１０ｂは、ファセット欠陥領域３０５ａ及び３０５ｂをもはや含まないことによって第１のプリカーサーと区別される。
このエッチング工程の後、二酸化シリコンハードマスク３０８が除去され、素子のすべての露出した表面上に、厚さ２４０ｎｍの窒化シリコン（例えば、Ｓｉ3Ｎ4）の側壁が堆積される。これは図３（Ｉ）に示され、第１の上部ライナー３１３ａ、第２の上部ライナー３１３ｂ、及び第３の上部ライナー３１３ｃ（これらは後に削除される）、及び側壁ライナー２０４ａ～２０４ｄ、並びに第１の下部ライナー２０４ｅ及び第２の下部ライナー２０４ｆを設け、その上面は、図２Ａに示すように、ＢＯＸ層の上面と位置が合わせられる。
次に、図３（Ｊ）に示すように、アモルファスシリコン（α－Ｓｉとも呼ばれる）を堆積させて、第１のチャネル３１２ａ及び第２のチャネル３１２ｂの残った部分を充填する。第１のバルク充填材５０５ａ及び第２のバルク充填材５０５ｂが設けられ、図２Ａに示す充填材を設ける。しかし、チャネル３１２ａ及び３１２ｂ内に含まれていないかなりの量のバルクアモルファスシリコンが存在し、これらは除去されるべきものである。
従って、図３（Ｋ）に示すように、チャネル３１２ａ及び３１２ｂではないアモルファスシリコンをエッチングして、開口部３１４ａ～３１４ｃを設ける。これらの開口部は、後続の化学機械平坦化（ＣＭＰ）プロセス中に得られる均一度を高める。その結果を図３（Ｌ）に示す。ＣＭＰプロセスは、上部ライナー部３１３ａ～３１３ｃを約２０ｎｍに低減し、残存するアモルファスシリコンが上部ライナー部３１３ａ～３１３ｃと実質的に位置合わせされるように行われる。
次に、図３（Ｍ）に示すように、アモルファスシリコンの最上面を第２のプリカーサー光活性スタックの最上面と一致させるために、さらなるエッチング工程が行われる。さらに、上部ライナー部３１３ａ～３１３ｃが除去され、第２のプリカーサー光活性スタック３１０ｂの最上面２３０が露出する。この後、第２のハードマスク３１５が最上面の上に堆積される。
図３（Ｎ）は、明確化のために第２のハードマスク３１５を省略して、上からの視点で以後の工程を示す。第２のフォトレジスト３１６は、素子の最上面の中央部分を覆って設けられ、一方の側から他方の側に延びる。第２のフォトレジストの幅（ｚ方向で測定）は、入力側導波路、出力側導波路、及び光活性スタックの結果として生じるリブ部分の幅を定める。図３（Ｎ）Ａ～図３（Ｎ）Ｃは、それぞれ図３（Ｎ）の線Ａ－Ａ’、Ｂ－Ｂ’、及びＣ－Ｃ’に沿った断面図を示す。
次に、覆われていない部分がエッチングされ、その結果が図３（Ｏ）Ａ～図３（Ｏ）Ｃに示される。エッチングが行われた後を図３（Ｎ）の断面Ａ－Ａ’に沿って描いた図３（Ｏ）Ａでは、入力側導波路が図２Ｂに示すリブ部分２０３ａ及びスラブ部分２０７ａを備えることが示される。同様に、エッチングが行われた後の図３（Ｎ）の断面Ｂ－Ｂ’に沿って描かれた図３（Ｏ）Ｂは、充填材がリブ部分２０５ｂと、第１の下部ライナー２０４ｅの上にあるスラブ部分２０５ｃを含むことを示す。さらに、エッチングが行われた後の図３（Ｎ）の断面Ｃ－Ｃ’に沿って描かれた図３（Ｏ）Ｃは、第２のプリカーサー光活性スタックが図２Ｄに示す光活性スタック２１０になったことを示す。
図２～図２Ｄに示す素子を提供するために、フォトレジスト３１６が除去され、素子を不活性化するためにバルクの二酸化ケイ素が設けられる。
さらに、オプションの工程が図３（Ｐ）～図３（Ｑ）Ａに示され、一つ又は複数の電極が光活性スタックのそれぞれの層に接続される。
図３（Ｐ）は、光活性スタック２１０の片側がエッチングされてＰ型バッファ層２４０の一部を除去する、さらなるエッチング工程の結果を示し、その結果、トランジットバッファ２４２の上面が露出する。これは、図３（Ｐ）のＣ－Ｃ’線に沿った断面図である図３（Ｐ）Ａに最も明確に示される。断面Ａ－Ａ’及び断面Ｂ－Ｂ’に沿って見た様子は実質的に変更されない。
これに加えて、図３（Ｑ）に示すように、第１の電極６０１及び第２の電極６０２が設けられる。図３（Ｑ）の線Ｃ－Ｃ’に沿った断面図である図３（Ｑ）Ａで最も明記されているように、第１の電極６０１は、（上部絶縁層２０６によってトランジットバッファ層２４２から分離されるが）光活性スタックに隣接する位置から光活性スタックの側壁を上まで上部絶縁層２０６のビアを介して延び、Ｎ＋層２３０との電気的接触を形成する。同様に、第２の電極６０２は、上部絶縁層２０６の第２のビアを介して延び、Ｐ型バッファ層２４０との電気的接触を形成する。
電極に接続されると、素子は０から２Ｖの間の電圧で駆動可能である。本発明による素子の光損失は、以下の表２に詳述される。
Figure 0007269931000002
様々な寸法が図に示されており、確定的な値ではなく、例示として使用されたい。
前述の例示的な実施形態に関連して本発明を説明したが、この開示が与えられれば、当業者には多くの同等の修正及び変形が明らかであろう。 従って、前述の本発明の例としての実施形態は、例示であり、限定的ではないと考えるべきである。本発明の趣旨及び範囲から逸脱することなく、説明された実施形態に対する様々な変更を行うことができる。
ここまでで参照した全ての参考文献は、参照により本明細書に組み込まれる。

Claims (22)

  1. シリコンベースの光電気能動素子であって、
    シリコン上の絶縁体によるＳＯＩ導波路と、
    前記ＳＯＩ導波路のキャビティ内に、複数のシリコン－ゲルマニウム層を含む光電気活性スタックを含む光電気活性導波路と、
    前記光電気活性スタックと前記ＳＯＩ導波路との間で、２００ｎｍから２８０ｎｍの厚さのライナーでライニングされたチャネルとを備え、
    前記ライニングされたチャネルは、前記キャビティの側壁を形成する材料の屈折率と同等の屈折率を有する充填材で充填され、それにより、前記ＳＯＩ導波路と前記光電気活性スタックとの間のチャネルにブリッジ導波路を形成する光電気能動素子。
  2. 請求項１に記載のシリコンベースの光電気能動素子であって、
    前記ライナーが窒化ケイ素から形成される光電気能動素子。
  3. 請求項１又は２に記載のシリコンベースの光電気能動素子であって、
    前記チャネルの基部に位置するライナーの一部の上面が、ＳＯＩ素子の埋め込み酸化物層の表面の上面と位置が揃えられる光電気能動素子。
  4. 請求項１から３のいずれか一つに記載のシリコンベースの光電気能動素子であって、
    前記光電気活性スタックが多重量子井戸領域を含む光電気能動素子。
  5. 請求項１から４のいずれか一つに記載のシリコンベースの光電気能動素子であって、
    前記充填材がアモルファスシリコンである光電気能動素子。
  6. 請求項１から４のいずれか一つに記載のシリコンベースの光電気能動素子であって、
    前記充填材がシリコン－ゲルマニウム（ＳｉＧｅ）である光電気能動素子。
  7. 請求項１から６のいずれか一つに記載のシリコンベースの光電気能動素子であって、
    前記光電気活性スタックは、上から見て平行四辺形又は台形の形状を有する光電気能動素子。
  8. シリコンベースの光電気能動素子を製造する方法であって、
    シリコン上の絶縁体によるＳＯＩ導波路を設け、
    前記ＳＯＩ導波路のＢＯＸ層を貫いて前記ＳＯＩ導波路の一部にキャビティをエッチングし、
    前記キャビティの側壁の隣接領域にファセットを有し、複数のシリコン－ゲルマニウム層を含む光電気活性スタックをキャビティ内でエピタキシャル成長させ、光電気活性スタックをエッチングして光電気活性導波路を形成し、
    前記キャビティの側壁に隣接する領域をエッチングしてファセットを除去し、前記キャビティの側壁と前記光電気活性スタックとの間にチャネルを生成し、
    ライナーでチャネルをライニングして、ライニングされたチャネルを設け、
    側壁を形成する材料の屈折率と同等の屈折率を有する充填材で前記ライニングされたチャネルを充填し、それにより、前記充填材が前記ＳＯＩ導波路と前記光電気活性スタックとの間のチャネルにブリッジ導波路を形成する方法。
  9. 請求項８に記載の方法であって、
    前記ライナーは、窒化ケイ素で形成される方法。
  10. 請求項８又は９に記載の方法であって、
    前記ライナーが２００ｎｍから２８０ｎｍの厚さを有する方法。
  11. 請求項８から１０のいずれか一つに記載の方法であって、
    前記光電気活性スタックが多重量子井戸領域を含む方法。
  12. 請求項８から１１のいずれか一つに記載の方法であって、
    前記ライニングされたチャネルが充填される前記充填材がアモルファスシリコンである方法。
  13. 請求項８から１１のいずれか一つに記載の方法であって、
    前記ライニングされたチャネルが充填される前記充填材がシリコン－ゲルマニウム（ＳｉＧｅ）である方法。
  14. 請求項８から１３のいずれか一つに記載の方法であって、
    前記ライニングされたチャネルを充填する工程がプラズマ強化化学蒸着によって行われる方法。
  15. 請求項８から１３のいずれか一つに記載の方法であって、
    前記ライニングされたチャネルを充填する工程が熱線化学気相堆積によって行われる方法。
  16. 請求項８から１５のいずれか一つに記載の方法であって、
    化学機械研磨により前記充填材を平坦化する工程をさらに含む方法。
  17. 請求項８から１６のいずれか一つに記載の方法であって、
    前記エピタキシャル成長した光電気活性スタックは、キャビティの反対側の側壁に隣接する第２の領域に第２のファセットを有し、
    前記エッチングする工程では、前記第２の領域の除去によって前記第２のファセットを除去し、反対側の側壁と前記光電気活性スタックとの間に第２のチャネルを生成し、
    前記充填する工程では、第２のチャネルをアモルファスシリコンで充填する方法。
  18. 請求項１７に記載の方法であって、
    前記シリコンベースの光電気能動素子が、量子閉じ込めシュタルク効果に基づく電気吸収変調器である方法。
  19. 請求項８から１８のいずれか一つに記載の方法であって、
    前記エピタキシャル成長したスタックがバッファ層を含み、
    前記方法が、変調器の光モードが前記ＳＯＩ導波路の光モードと一致するように前記バッファ層の高さを調整する工程を含む方法。
  20. 請求項８から１９のいずれか一つに記載の方法であって、
    前記光電気活性スタックが前記キャビティ内に平行四辺形又は台形の形状を有するように成長される方法。
  21. 請求項８から２０のいずれか一つに記載の方法であって、
    前記ＳＯＩ導波路の一部に前記キャビティをエッチングする工程が、ＳＯＩ導波路を埋め込み酸化物（ＢＯＸ）層の底部まで又はそれを超えてエッチングして、埋め込み酸化物がないボックスレス領域を作成する工程を含む方法。
  22. 請求項２１に記載の方法であって、
    光活性領域のバッファ層の屈折率より小さい屈折率を有するクラッド層を、エッチングされたキャビティ内に成長させる工程をさらに含む方法。
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