CN114730045B - 制造光电子部件的方法 - Google Patents

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Abstract

一种在绝缘体上硅衬底内制造光电子部件的方法，所述方法包括：提供绝缘体上硅(SOI)衬底，所述SOI衬底包括硅基层、在所述基层的顶上的掩埋氧化物(BOX)层和在所述BOX层的顶上的硅器件层；将第一腔区蚀刻到所述SOI衬底中并且将第二腔区蚀刻到所述SOI衬底中，所述第一腔区具有第一深度并且所述第二腔区具有第二深度，所述第二深度大于所述第一深度；将多堆叠外延层同时地沉积到所述第一腔区和所述第二腔区中，所述多堆叠外延层包括第一多堆叠部分和第二多堆叠部分，所述第一多堆叠部分包括第一有源区，所述第二多堆叠部分包括第二有源区；其中基于所述第一腔区和所述第二腔区的深度差来选择在所述多堆叠外延层内的所述第一有源区和所述第二有源区的相对间隔，使得在所述同时沉积步骤之后，所述第一腔区内的所述第一有源区与所述第二腔区内的所述第二有源区位于光电子器件的相同水平处并且位于与硅器件层相同的水平处。

Description

制造光电子部件的方法
技术领域
根据本发明的实施方案的一个或多个方面涉及一种制造光电子部件的方法，并且更具体地，涉及一种包括将多堆叠外延层同时地沉积到第一腔和第二腔中的步骤的方法，该第二腔具有与第一腔不同的深度。
背景技术
常规的光电子器件(例如，电吸收调制器或EAM)包括在通常是半导体衬底(诸如硅衬底)的基部上的波导。半导体衬底上的波导典型地被配置为通过全内反射引导光信号通过衬底的上层。在使用绝缘体上硅(SOI)衬底的情况下，SOI衬底由硅基层、在该基层的顶上的掩埋氧化物(BOX)层和在BOX层的顶上的硅器件层组成。
光电子器件可包括沉积在硅层中的腔中的具有光学有源区的波导(也称为有源波导)，例如电吸收介质。典型地，在BOX层与光学有源区之间在腔的底部上留下薄硅层作为晶种，以用于有源材料外延地生长。硅籽晶层和BOX层两者都可起到用于有源波导的底部包层的作用。通常，有源材料的外延生长需要位于硅籽晶层上的又一有源材料籽晶层，以便获得期望的有源区的高品质晶体结构。例如，当要生长硅-锗有源层时，可生长锗籽晶层。
对于任何光波导器件，期望优化无源(非光学有源)波导与有源波导之间的耦合效率，因为高损耗将造成不太有用或可能无用的器件。器件的性能也可通过对材料的选择来优化，并且对有源材料的选择变得越来越复杂。对包括有源材料层的复杂的外延堆叠物的使用得到很好证明。这带来了独特的制造挑战。最终，期望的是减少所涉及的制造步骤的数量。然而，涉及的结构越复杂；涉及的制造步骤的数量越多。当沉积复杂的外延堆叠物并且随后进行图案化时特别是如此。
先前已经在用于在单个有源结构与光波导之间形成更好的耦合的步骤处使用单一外延生长。
发明内容
因此，本发明旨在通过根据第一方面提供一种在绝缘体上硅衬底内制造光电子部件的方法来解决以上问题，所述方法包括：
提供绝缘体上硅(SOI)衬底，该SOI衬底包括硅基层、在基层的顶上的掩埋氧化物(BOX)层和在BOX层的顶上的硅器件层；
将第一腔区蚀刻到SOI衬底中并且将第二腔区蚀刻到SOI衬底中，第一腔区具有第一深度并且第二腔区具有第二深度，第二深度大于第一深度；
将多堆叠外延层同时地沉积到第一腔区和第二腔区中，该多堆叠外延层包括第一多堆叠部分和第二多堆叠部分，该第一多堆叠部分包括第一有源区，该第二多堆叠部分包括第二有源区；
其中基于第一腔区和第二腔区的深度差来选择在多堆叠外延层内的第一有源区和第二有源区的相对间隔，使得在同时生长步骤之后，第一腔区内的第一有源区与第二腔区内的第二有源区位于光电子器件的相同水平处并且位于与硅器件层相同的水平处。
传统地，对于每个外延生长阶段，要求高温清洁过程。例如，对于SiGe外延生长，清洁过程要求约1100℃的温度。这种温度将损坏任何先前的外延生长，并且因此也将损坏任何未来的外延生长。通过在单个外延步骤中沉积多堆叠物的所有外延层，可最小化因清洁步骤而造成的任何损坏。
多堆叠物内的每个层的外延厚度被设计为使得激光模与EAM模在竖直方向上对准。
该方法可具有以下任选特征中的任一者，或者在它们兼容的程度上，可具有以下任选特征的任何组合。
在一些实施方案中，第一多堆叠部分的堆叠层包括在第一有源区处形成pin结的掺杂层。以此方式，形成有源区的有源材料层被夹在至少一个p掺杂区和至少一个n掺杂区之间，使得所得的pin结与有源材料重叠。因此，有源材料形成pin结的“本征”部分的至少一部分。
在一些实施方案中，第二多堆叠部分的堆叠层包括在第二有源区处形成pin结的掺杂层。
在一些实施方案中，第一多堆叠部分包括在第一有源区处的未掺杂层。
在一些实施方案中，第二多堆叠部分的堆叠层包括在第二有源区处的未掺杂层。
在一些实施方案中，该方法还包括以下步骤：将SOI平台的器件层图案化以形成引导层，该引导层包括一个或多个波导，该一个或多个波导可包括输入波导和输出波导。以此方式，所得的器件位于衬底内，其中第一腔中的第一有源区、第二腔中的第二有源区和SOI的器件层全部都位于相同的水平处。
任选地，第一腔区和第二腔区中的多堆叠外延层包括以下III-V材料中的一种或多种：诸如InGaAs、InGaAsP、AlInGaAs、InGaNAs。
任选地，第一腔区和第二腔区中的多堆叠外延层包括以下IV族材料中的一种或多种：诸如Ge、SiGe和SiGeSn。
在一些实施方案中，选择第一堆叠部分的材料，使得当在第一有源区上施加电偏压时，该第一堆叠部分起到电吸收调制器(EAM)的作用。在一些实施方案中，EAM可经由量子约束斯塔克效应(QCSE)或弗朗兹–凯尔迪什(FK)效应起作用。
在一些实施方案中，选择第二堆叠部分的材料，使得当在第二有源区上施加电偏压时，该第二堆叠部分起到激光二极管的作用。
在一些实施方案中，第一有源区可起到EAM的作用，并且第二有源材料可起到激光二极管的作用。在其他实施方案中，第一有源材料可起到激光二极管的作用，并且第二有源材料可起到EAM的作用。在其他实施方案中，第一有源材料可起到用于一个操作波长的EAM的作用，并且第二有源材料可起到用于另一个操作波长的EAM的作用。在其他实施方案中，第一有源材料可起到用于一个操作波长的激光二极管的作用，并且第二有源材料可起到用于另一个操作波长的激光器的作用。用来制造有源区的材料可决定所述有源区是位于多堆叠外延层的最上部分内还是位于多堆叠外延层的最下部分处。
第一有源材料和第二有源材料可由一种或多种III-V材料形成，例如InAs、InGaAs、InGaAsP、AlInGaAs或InGaNAs。
在一些实施方案中，第一有源区和/或第二有源区包括多量子阱(MQW)。
在一些实施方案中，第一有源区和/或第二有源区包括量子点(QD)。在任一有源区中，有源材料可采取在量子阱中的量子点的形式。
在一些实施方案中，缓冲结构位于第一腔和第二腔中的每一者的基部处。对于SOI衬底，缓冲结构可位于硅衬底的基层与最下外延层之间。
在一些实施方案中，缓冲结构是多层结构。
在一些实施方案中，缓冲结构的多层结构是以下中的一者：Ge/GaAs/InAlAs/InGaAs(包括1μm Ge层、1μm GaAs层、1.3μm渐变InAlAs层和0.5μm InGaAs层)；Ge/GaAs/InAlAs/InP(包括1μm Ge层、1μm GaAs层、1.3μm渐变InAlAs层和0.5μm InP层)；或者GaP/GaAs/10对10nm GaAs/20nm In0.1Ga0.9As的超晶格/GaAs(包括45nm GaP层、0.1μm GaAs层、10对10nm GaAs/20nm In0.1Ga0.9As的超晶格层和0.7μm GaAs层)。
在一些实施方案中，第一腔区和第二腔区是相连的。以此方式，第一腔区和第二腔区可被认为是单个腔。不存在硅衬底的壁，而是在第一腔区的底部与第二腔区的底部之间形成台阶。
在一些实施方案中，第一腔区和第二腔区由SOI衬底的中间部分分离。以此方式，SOI衬底的中间部分在第一有源区与第二有源区之间形成无源硅波导。
在一些实施方案中，分布布拉格反射器(DBR)光栅位于SOI衬底的中间部分处。以此方式，光电子部件采取DBR激光器的形式。
根据本发明的第二方面，提供了一种制造光电子部件的方法，该方法包括：
提供衬底，
将第一腔区蚀刻到衬底中并且将第二腔区蚀刻到衬底中，第一腔区具有第一深度并且第二腔区具有第二深度，第二深度大于第一深度；
将多堆叠外延层同时地沉积到第一腔区和第二腔区中，该多堆叠外延层包括第一堆叠部分和第二堆叠部分，该第一堆叠部分包括第一有源区，该第二堆叠部分包括第二有源区；
其中基于第一腔区和第二腔区的深度差来选择在多堆叠物内的第一有源区和第二有源区的相对间隔，使得在同时生长步骤之后，第一腔区内的第一有源区与第二腔区内的第二有源区位于光电子器件的相同水平处。
在一些实施方案中，该方法还包括以下步骤：将衬底图案化以形成引导波导，该引导波导包括输入波导和输出波导，该引导波导与第一有源区和第二有源区位于相同的水平处。以此方式，衬底本身形成光电子器件的波导，并且无需为负责将光传入和传出有源区的引导波导提供附加材料。根据本摘要，衬底可以是SOI，但是也可由另一种材料(诸如InP)制成。
在一些实施方案中，该方法还包括第三腔和第四腔，第三腔具有比第二腔更大的深度，并且第四腔具有比第三腔更大的深度；其中
多堆叠外延层包括第三多堆叠部分和第四多堆叠部分，所述第三多堆叠部分包括第三有源区，所述第四多堆叠部分包括第四有源区；并且
其中第一腔内的第一有源区和第二腔内的第二有源区与第三腔内的第三有源区和第四腔内的第四有源区位于光电子部件的相同水平内。
在一些实施方案中，当在有源区上施加电偏压时，第一有源区、第二有源区、第三有源区和第四有源区各自起到EAM的作用，使得光电子部件起到四通道粗波分复用器(CWDM4)的作用。以此方式，仅用单个外延生长步骤就可制造具有4个EAM的CWDM4，每个EAM具有不同的操作波长。这削减了所需的清洁步骤的数量。传统地，对于每一EAM外延生长步骤，将有必要进行清洁步骤，并且每个清洁步骤将要求约1100℃的温度，这将造成对已经沉积的先前外延层的损坏。
根据本发明的第三方面，提供了一种在绝缘体上硅(SOI)衬底内的光电子部件，该SOI衬底包括硅基层、在基层的顶上的掩埋氧化物(BOX)层和在BOX层的顶上的硅器件层，并且该光电子部件包括：
第一腔区，该第一腔区被蚀刻到SOI衬底中，该第一腔区具有第一深度；
第二腔区，该第二腔区被蚀刻到SOI衬底中，该第二腔区具有第二深度，第二深度大于第一深度；
多堆叠外延层，该多堆叠外延层位于第二腔区内，该多堆叠外延层具有包含第一有源区的第一多堆叠部分和在第一多堆叠部分的顶上的第二多堆叠部分；第二多堆叠部分包含第二有源区；以及
另外的多堆叠外延层，该另外的多堆叠外延层具有另外的第一有源区，该另外的多堆叠外延层位于第一腔区内，另外的多堆叠外延物的外延层与第一多堆叠部分的层相同。以此方式，第一腔内的第一有源区与第二腔内的第二有源区在相同水平上，并且两者都与由衬底本身形成的输入波导和输出波导齐平。第二腔内的第一有源区位于第二有源堆叠物下方，并且因此是完全冗余的。
附图说明
本发明的这些及其他特征和优点将参考说明书、权利要求书和附图来了解和理解，其中：
图1a示出了其中第一腔区与第二腔区相连的光电子部件，并且图1b示出了其中第一腔区和第二腔区由衬底的中间部分彼此分离的光电子部件。图1c更详细地示出了图1a的部件的多堆叠外延层的层；
图2a至图2g示出了在用于制造图1a的光电子部件的方法中涉及的步骤；
图3a示出了多堆叠外延层的另外的示例的详细结构，其中包括EAM有源层的第一多堆叠部分位于包括用于激光器的有源层的第二多堆叠部分下方；图3b示出了多堆叠外延层的替代示例的详细结构，其中包括用于激光器的有源层的第一多堆叠部分位于包括用于EAM的有源层的第二多堆叠部分下方；
图4a至图4z示出了在用于制造图1b的光电子部件的方法中涉及的步骤；
图4za示出了在激光器波导部分的输入和输出处蚀刻的小平面；
图4zb示出了将图4za中的小平面涂覆抗反射涂层；
图5描绘了包括多堆叠外延层(诸如图3b的多堆叠外延层)的光电子部件；
图6a示出了结合有量子点激光器的多堆叠外延层，并且图6b示出了结合有图6a的多堆叠外延层的光电子器件的示例；
图7a示出了结合有量子点激光器的替代多堆叠外延层，并且图7b示出了结合有图7a的多堆叠外延层的光电子器件的示例；
图8描绘了具有四个EAM的光电子部件的第一实施方案的示例；
图9描绘了具有四个EAM的光电子部件的第二实施方案的示例；
图10描绘了具有四个EAM的光电子部件的第三实施方案的示例；
图11描绘了具有四个光电子区的光电子部件的第四实施方案的示例；
图12a至图12i示出了在制造图8的光电子部件中涉及的示例性步骤；
图13a至图13l示出了在制造图9的光电子部件中涉及的示例性步骤；
图14a至图14j示出了在制造根据图11的光电子部件中涉及的示例性步骤，该光电子部件包括四个EAM，这些EAM具有被配置为经由量子约束斯塔克效应(QCSE)或弗朗兹–凯尔迪什(FK)效应来调制光信号的III-V型有源区。
具体实施方式
以下结合附图阐明的详细描述意图作为根据本发明提供的光电子部件和制造光电子部件的方法的示例性实施方案的描述，而不意图表示其中可构建或利用本发明的唯一形式。该描述结合所示的实施方案阐明本发明的特征。然而，应当理解，相同或等效的功能和结构可由也意图涵盖在本发明的精神和范围内的不同实施方案实现。如本文其他地方所指示，相似的元件编号意图指示相似的元件或特征。
在图1a和图1b中示出了光电子部件的实施方案的两个示例。在每个示例中，衬底1包括第一腔区10a、11a和第二腔区10b、11b。多堆叠外延层位于第二腔区内，并且由包含第一有源区的第一多堆叠部分12b和在第一多堆叠部分的顶上的第二多堆叠部分13b组成；第二多堆叠部分包含第二有源区。在图1c中更详细地示出了组成多堆叠外延层的层的示例。
具有另外的第一有源区的另外的多堆叠外延层12a位于第一腔10a、11a内。如图1c所示，第一腔区内的另外的多堆叠外延物的外延层与第二腔区内的第一多堆叠部分的层相同。如以下将更详细地讨论的，这是由于第一腔和第二腔在单个生长阶段中被多堆叠物的生长同时地填充的事实。在第一腔部分内位于第二多堆叠部分13b下方的第一多堆叠部分12b是完全冗余的并且在光电子部件的功能上不起任何作用。
基于第一腔区和第二腔区的深度差来选择在多堆叠物内的第一有源区和第二有源区的相对间隔，使得第一腔区内的第一有源区与第二腔区内的第二有源区位于光电子器件的相同水平处。就是说，第一腔区的第一有源区中的光学有源材料层与第二腔区的第二有源区中的光学有源材料层沿着同一水平面安置，其中该水平面平行于衬底的上表面。在图1a至图1c示出的实施方案中，衬底是绝缘体上硅(SOI)衬底，该SOI衬底由硅基层、在基层的顶上的掩埋氧化物(BOX)层和在BOX层的顶上的硅器件层组成。硅器件层本身形成用于有源区的输入波导和输出波导，因为SOI衬底的器件层可进行图案化以形成波导。波导可形成为肋形波导、条形波导或通道波导。在一些实施方案中，EAM可被制造为条形波导，但是激光器可被制造为脊形波导。可制造波导，使得两者的模中心在相同高度对准。
在图1a示出的实施方案中，第一腔区与第二腔区相连；而在图1b的实施方案中，第一腔区和第二腔区是经由由衬底本身形成的中间波导部分20光学地耦合在一起的物理上分离的单独腔。
在图1a至1c示出的实施方案中，选择第一多堆叠部分12a的层，使得在施加偏压时，第一有源区12b起到EAM的作用。选择第二多堆叠部分13b的层，使得在施加偏压时，第二有源区13b起到激光二极管的作用。在图1a的实施方案中，所得的光电子部件可起到法布里-珀罗激光器的作用；而图1b的实施方案可适于起到FP激光器的作用，或者起到DBR光栅的作用。在后一种情况下，DBR光栅将被制造在位于第一腔区与第二腔区之间的中间波导部分20上，该光栅确定所得的光电子部件的激光波长。对于FP激光器，FP腔由堆叠物的蚀刻小平面确定。在图1a至图1c的实施方案中，有源区中的每一者包括掺杂层以形成pin结。因此，在第二腔的多堆叠外延层中，存在两个pin结，一个pin结在另一个pin结的顶上。在多堆叠外延层中，PN结形成在第一有源区的pin结的顶部p型掺杂包层与第二有源区的pin结的底部n型掺杂底部包层之间，这提供了在两个pin结之间的电隔离，并且因此确保第二腔内的多堆叠外延层的冗余有源区不会电干扰该腔内的第二有源区(在这种情况下，对应于器件的激光二极管)。另外，第一有源区的pin结的顶部包层中的p型掺杂InP和第二有源区的pin结的底部包层中的n型掺杂InP两者具有低于I区的反射率和大于1000nm的厚度，这提供了在两个pin结之间的光隔离，并且确保第二腔内的多堆叠外延层的冗余有源区不会光干扰该腔内的第二有源区。
在图1a的实施方案中，隔离沟槽14形成在衬底1与位于第二腔区10b内的多堆叠外延层12b、13b之间。另外的隔离沟槽15形成在第一腔区10a的第一多堆叠外延部分12a与位于第二腔区10b内的第二多堆叠外延部分13b之间。最终的被填充的沟槽16位于第一腔的第一多堆叠外延部分12a与衬底1之间。沟槽16填充有氮化硅和非晶硅，其尺寸与SOI波导的尺寸相同并且用作桥波导以连接SOI波导和第一腔区10a的第一多堆叠外延部分12a。通过蚀刻多堆叠外延层的边缘，可消除不期望的边缘缺陷。在已经蚀刻沟槽后留下的边缘中的一者或多者可涂覆抗反射(AR)涂层。
以下参考图2a至图2g描述制造光电子部件的方法。最初，如图2a所示，提供衬底1。在所示的实施方案中，该方法在绝缘体上硅(SOI)晶片上进行，该SOI晶片由硅基层100、在硅基层的顶上的掩埋氧化物(BOX)层101和在BOX层的顶上的硅器件层102组成。然而，应当理解，该方法可替代地在其他衬底(诸如InP)上调适和进行。
使用标准SOI蚀刻技术将第一腔区10a和第二腔区10b蚀刻到衬底1中，如图2b所示。在本实施方案中，第一腔区和第二腔区是相连的，因此形成具有台阶状基部的单个腔。第一腔区具有第一深度h1，并且第二腔区具有第二深度h2，该第二深度大于第一深度。第一腔区和第二腔部分两者都延伸穿过硅器件层、BOX层并且更远地向下进入硅基层100。
在单个外延生长步骤(图2c)中，多堆叠外延层同时地生长到第一腔区和第二腔区中。多堆叠外延层由第一多堆叠部分12a、12b和直接地位于第一多堆叠部分的顶上的第二多堆叠部分13a、13b组成。在生长多堆叠外延层之前，缓冲结构14a、14b可生长在第一腔和第二腔的基部上。以此方式，可适应硅基层与堆叠物内的后续材料层(诸如InP)之间的晶格常数不匹配。
第一多堆叠部分包括第一有源区，并且第二多堆叠部分包括第二有源区。如在图1c中可更详细地看出，这可包括合适的材料(诸如AlInGaAs)的一个/多个未掺杂层。掺杂层位于未掺杂层的下方和顶上。在图2a至图2g示出的实施方案中，每个多堆叠部分的掺杂层和未掺杂层形成pin结，其中n掺杂层位于未掺杂层下方，并且p掺杂层位于未掺杂层上方。因此，多堆叠外延层整体由两个pin结组成；按沉积次序采取n-i-p:n-i-p结构。
基于第一腔区和第二腔区的深度差来选择在多堆叠物内的第一有源区和所述第二有源区的相对间隔，使得在多堆叠外延层的同时生长之后，第一腔区内的第一有源区与第二有源区位于(光电子器件的)相同水平处。最终的光电子器件将采取具有第一有源波导区和第二有源波导区、输入波导和输出波导的肋形波导(在这种情况下，硅肋形波导)的形式。因此，由第一有源区和第二有源区支持的模被选择为不仅彼此重叠，而且与由输入波导和输出波导支持的模重叠。应当注意，本文描述的详细EPI结构仅是示例，并且可调适材料、层数量、厚度、掺杂剂浓度等。
在所示的实施方案中，缓冲结构是位于硅衬底的顶上的多层缓冲区，诸如Ge/GaAs/InAlAs/InGaAs。这可作为单一多堆叠外延生长的一部分或就在这之前进行生长。
第一有源区和第二有源区中的每一者可包括多量子阱(MQW)或量子阱中的量子点(QD)。在一些实施方案中，第二有源区(其形成EAM有源区)可由体材料组成。典型地，III-V材料适用于第一有源区(其对应于本实施方案中的激光器)和第二有源层(其对应于本实施方案中的EAM)，诸如InAs、InGaAs、InGaAsP、AlInGaAs、InGaNAs。
在同时生长步骤之后，经由平坦化来去除多余外延层(图2d)。在当前情况下，要平坦化的多余材料对应于从第一腔区向上突出的第二多堆叠部分13a，因为第一腔被设计为仅容纳多堆叠物的与第一部分相关的那些层(即，EAM)。在平坦化之后，在腔壁的边缘与第一腔区的多堆叠外延层之间蚀刻沟槽19(图2e)，以便去除小平面。然后用氮化硅和非晶硅(α-Si)重填沟槽，氮化硅在沟槽的壁上形成初始钝化层，并且α-Si填充所得的衬有氮化硅的沟槽。氧化硅层将自然地形成在α-Si的顶上。
通过用氮化硅给沟槽加衬里，可缓解α-Si的不利影响，诸如长期可靠性问题，诸如α-Si可能对pin结造成的漏电流，同时仍充分利用α-Si的低损耗性质。
最后，蚀刻另外的沟槽(图2g)以用作隔离沟槽并且还制造多堆叠区的肋形波导结构。
多堆叠外延层的详细示例可在图3a和图3b中看到。图3a示出了以下示例：其中具有有源层102b(该有源层适用于起到EAM的作用)的第一多堆叠部分112b位于包括有源层103b(该有源层适用于在层上施加偏压时起到激光二极管的作用)的第二多堆叠部分113b下方。缓冲结构(模板)114b由多个层组成并且表现出渐变效果，以形成用于多堆叠外延层的生长的改进的起点。在所示的实施方案中，缓冲结构包括Ge、GaAs、InAlAs和InGaAs或InP的子层。第一多堆叠部分中使用的典型材料包括InP、InGaAsP、AlInGaAs和InGaAs。
图3b示出的替代多堆叠外延层与图3a的多堆叠外延层的不同之处在于，第一多堆叠部分和第二多堆叠部分的排序被颠倒。在这种情况下，第一多堆叠部分212b包括适用于起到激光二极管的作用的有源层202b。第一多堆叠部分212b直接地位于包括有源层203b的第二多堆叠部分213b下方，该有源层适用于在层上施加偏压时起到EAM的作用。在图5中可看到包括多堆叠外延层(诸如图3b的多堆叠外延层)的光电子部件的示例。
现在下面参考图4a至图4zb来描述用于制造包括衬底(诸如图1b示出的衬底)的中间部分的光电子部件的方法。最初，如图4a所示，提供衬底300。在所示的实施方案中，该方法在绝缘体上硅(SOI)晶片上进行，该SOI晶片由硅基层301、在硅基层的顶上的掩埋氧化物(BOX)层302和在BOX层的顶上的硅器件层303组成。然而，就像先前的实施方案那样，应当理解，该方法可替代地在其他衬底(诸如InP)上调适和进行。
使用标准SOI蚀刻技术将第一腔区310a和第二腔区310b蚀刻到衬底1中，如图4b所示。在本实施方案中，第一腔区和第二腔区是完全分离的，因此形成两个单独的腔。第一腔区具有第一深度h1，并且第二腔区具有第二深度h2，该第二深度大于第一深度。第一腔区和第二腔部分两者都延伸穿过硅器件层、BOX层并且更远地向下进入硅基层301。两个腔由衬底304的中间部分离。
第一腔区和第二腔区的侧壁各自涂覆有SiO2(图4c)。可使用诸如热氧化的过程来沉积这些侧壁衬里层。这些层的典型厚度将是50nm或约50nm。应当注意，这些SiO2可被认为是存在于后续的图中(尽管未示出)。尽管没有关于图2a至图2g的实施方案示出它们，但是应当理解，它们也可应用于该实施方案。
然后，在单个外延生长步骤中沉积多堆叠外延层(图4d)，多堆叠外延层同时地生长到第一腔区和第二腔区中。多堆叠外延层由第一多堆叠部分312a、312b和直接地位于第一多堆叠部分的顶上的第二多堆叠部分313a、313b组成。在生长多堆叠外延层之前，缓冲结构314a、314b可生长在第一腔和第二腔的基部上。在本实施方案中，第一多堆叠部分的有源层对应于EAM，并且第二多堆叠部分的有源层对应于激光二极管。就是说，多堆叠物的EAM区段直接地位于多堆叠物的激光器区段下方。
在多堆叠外延层的生长期间(图4d)，SiO2侧壁的厚度将减小到约20nm。就像先前的实施方案那样，外延层厚度被设计成当生长到不同深度的两个腔中时，激光器和EAM光模在竖直方向上与SOI波导模对准。换句话说，第一有源层和第二有源层位于最终器件的同一水平上，并且与SOI衬底的器件层303位于同一水平上。
SiO2层306形成在除第一腔区上方之外的所有区域上(图4e)，然后蚀刻该第一腔区中的多堆叠外延层的多余区312b(图4f)，多余区是从SOI衬底向上延伸并且对应于第二多堆叠部分的层的区。多堆叠物中存在蚀刻停止层，在这种情况下是EAM堆叠物(第一多堆叠部分)中的InGaAs。蚀刻的替代方案可以是经由化学机械抛光(CMP)的表面平坦化。
一旦已经去除堆叠物的多余子层，就在第一腔区内的多堆叠部分中蚀刻沟槽319、320(图4g)，以便去除任何边缘缺陷。更详细地，该步骤涉及沉积硬蚀刻掩模，诸如SiO2，将这些区域图案化以暴露对应于在第一多堆叠部分312a(在本实施方案中是EAM多堆叠物)的小平面处的期望沟槽位置的区。选择沟槽319、320的深度，以在SOI衬底的BOX层下方延伸并进入硅基层。然后，用高折射率衬里层(诸如氮化硅)填充沟槽(图4h)。在所示的实施方案中，这可采取具有2.7的折射率的氮化硅衬里330的形式。在沟槽的侧壁上的SiN层的典型厚度可以是240nm或约240nm。在沟槽的底部上的厚度将通常大于在侧壁上的厚度(例如，是510nm或约510nm)。在所示的实施方案中，位于沟槽的底部处的氮化硅的顶表面被选择为与BOX层的上表面对准。
一旦衬里层已经沉积在沟槽内，就用非晶硅(α-Si)填充沟槽319、320的其余部分(图4i)。然后，蚀刻非晶硅层(图4j)以仅延伸到在沟槽上方的区并在紧紧围绕沟槽的开口的区域处向外溢出。以此方式，这用于在使用CMP来去除非晶硅331和氮化硅330的后续去除阶段期间释放应力和减少晶片弓弯(图4k)；在氮化硅层330下方的SiO2层306用作蚀刻停止层。然后使用干法蚀刻工艺(图4l)来蚀刻非晶硅填充物，使得非晶硅的顶部与SOI衬底的器件层303的顶部齐平地对准。然后，沉积另外的SiO2层(图4m)，此后在该SiO2层上进行又一个平坦化步骤(图4n)。
然后，进行制造波导结构的步骤。沉积波导材料层，例如Si3N4(图4o)，并且将期望的波导结构蚀刻到该氮化硅层中(图4p)。然后，用光刻胶覆盖第一腔(用于EAM的腔)(图4q)。然后，进行另外的蚀刻步骤(图4r)以在第二腔区(用于激光器的腔)内的第二多堆叠部分处蚀刻波导结构334。蚀刻向下进行到第二腔中的在本征层上方的第二多堆叠部分的蚀刻停止层以形成脊形波导，其中本征层正好位于蚀刻停止层下方。在用于激光器的波导蚀刻之后，通过用PR覆盖其余部分来从第一腔中的第一多堆叠物蚀刻用于EAM的波导335(图4s)。蚀刻向下进行到第一腔中的第一多堆叠部分的n掺杂层，从而产生具有侧壁的波导，该波导顺着相应的多堆叠部分的n掺杂层以及本征层(包括组成有源区的任何层)向下延伸。
一旦已经蚀刻波导结构，就沉积氧化物层(诸如SiO2)332，接着是氮化硅层336(图4t)。然后，使用光刻胶337来覆盖在第一腔(在本实施方案中，该第一腔形成器件的EAM)和第二腔(在本实施方案中，该第二腔形成激光器)上方的区。然后，对剩余的SOI和非晶Si区段进行暴露(图4u)和蚀刻(图4v、图4w)，使得连接到多堆叠波导区和从该多堆叠波导区连接的SOI波导具有与由在用于EAM的第一腔中的第一多堆叠物制造的波导相同或基本上相同的波导高度。由于脊形波导的性质，来自第二腔中的第二多堆叠物的激光器波导可具有与来自第一腔中的第一多堆叠物不同的波导光模大小。以此方式，方便地将光导入和导出波导的已经由蚀刻的多堆叠物338形成的有源区(图4w)。去除氮化硅层336并且沉积新的SiO2层以构建具有下侧壁的任何波导区的高度。然后单个引导波导沿器件的长度经过，该波导由位于沿其纵向轴线的不同位置的多个不同波导部分组成。如图4x所示，这些波导部分包括：SOI部分(“SOI”)、激光器波导部分(“激光器”)、与激光器波导部分相距SOI波导部分(“SOI”)的EAM波导部分(“EAM”)、在EAM部分的任一侧处的非晶Si波导部分(“a-Si”)，非晶Si波导部分位于EAM波导部分与EAM波导部分的任一侧的SOI部分之间。
如从图4y可看出，在EAM部分中蚀刻EAM隔离区域340以接纳另外的电极。第二隔离区域340向下穿过整个多堆叠外延层延伸到在下方的缓冲结构314a。在激光器波导和EAM波导中的每一者的顶部处形成通孔，以提供用于与相应多堆叠部分的最上层电接触的路径。然后，经由金属化将电极341a、341b、342a、342b沉积(图4z)到激光器部分和EAM部分，以使得能够在激光器波导和EAM波导中的每一者的pin结上施加偏压。
如图4za所示，在激光器波导部分的输入和输出处蚀刻小平面。然后将这些小平面涂覆抗反射涂层，如图4zb所示。
尽管以上关于图4a至图4zb描述的实施方案涉及具有中间衬底区的光电子器件，但是应当理解，这些步骤中的任一者或组合也可应用于关于图2a至图2g描述的实施方案。
图5示出了替代实施方案，该替代实施方案与图4a至图4zb的实施方案的不同之处在于多堆叠物的排序已经颠倒。在这种情况下，包含激光器有源层的多堆叠部分位于包含EAM有源层的多堆叠部分下方。因此，第一腔最终将容纳激光器波导部分并且EAM波导部分将形成在第二(更深)腔内。多堆叠外延结构可采取图3b示出的形式。将进行以上关于图4a至图4zb阐述的制造步骤，但是这些制造步骤被调适以考虑到多堆叠部分的排序已经颠倒的事实。
参考图6a和图6b，呈现了光电子部件的另一个实施方案。在这种情况下，多堆叠外延层包括至少一个有源材料层401，该有源材料包括量子点(QD)材料。在这种情况下，QD层形成最终将形成激光器波导部分的有源区。在图6b示出的实施方案中，激光器多堆叠部分位于EAM多堆叠部分下方。因此，制造过程反映了图5的制造过程。图7b示出的实施方案与图6b的实施方案的不同之处在于其使用图7a示出的多层外延堆叠物进行制造。在这种情况下，EAM堆叠物部分位于激光器堆叠物部分(其包括QD有源区)下方。因此，为形成图7b的器件而进行的制造步骤遵循以上参考图4a至图4zb详细地描述的那些步骤。
以下参考图8、图9、图10描述了利用同时外延生长的发明构思的光电子器件的另外的示例。这些涉及包含多个EAM的光电子结构，例如用于粗波分复用的那些，诸如要求4个EAM的CWDM4，每个EAM具有与其他EAM不同的操作波长。在这些示例中，有源外延层是本征的(或无意掺杂的，UID)，其具有一层下包层SiGe(诸如Si0.8Ge0.2)层，该下包层具有较低折射率以光学地隔离堆叠物中的有源层。
这些示例克服了常规过程方法中的重大挑战，在常规过程方法中，在单个芯片上集成4个不同EAM要求4个单独外延生长阶段，每个生长阶段对于每次生长将要求高温清洁过程(例如，对于SiGe，温度为约1100℃)。不期望地，高温阶段将导致任何先前的EPI结构损坏。本发明提供了一种在一次EPI生长中集成具有不同操作波长的4个EAM的制造方法。
本发明的制造方法使得能够生长包含多个(在这种情况下为4个)多堆叠部分的单个多堆叠外延层，每个多堆叠部分对应于不同的EAM。就像先前的实施方案一样，蚀刻与每个相应的多堆叠部分相对应的适当大小的腔。这样，当在四个腔中的每一者中生长相同的多堆叠外延层时，每个EAM(EAM1、EAM2、EAM3、EAM4)的有源区(501、502、503、504)将沿单个光轴对准。这可经由蚀刻来成形，以形成单个波导结构。
在图8的光电子器件500中，EAM(EAM1、EAM2、EAM3、EAM4)中的每一者包括由SiGe形成的有源区501、502、503、504。设想的是，可使用表现出所需的光电子性质的其他类似的材料。在图9的光电子器件510中，EAM(EAM1、EAM2、EAM3、EAM4)中的每一者包括由包含多量子阱(MQW)结构的材料形成的有源区511、512、513、514，该材料可以是SiGe基MQW材料。在图10的光电子器件521中，EAM(EAM1、EAM2、EAM3、EAM4)中的每一者包括由SiGeSn材料形成的有源区511、512、513、514。
图11描绘了具有四个EAM的实施方案，每个EAM形成III-V多堆叠外延层的一部分，III-V多堆叠外延层的四个部分各自由包括由III-V材料形成的相应的有源区的层形成，在偏压当经由QCSE或FK效应施加偏压时，所述相应的有源区起到处于不同操作波长的EAM的作用。图12a至图12i示出了在制造图8的光电子部件中涉及的示例性步骤。在初始步骤(图12a)中，提供SOI晶片，施加硬掩模601，并且然后进行蚀刻(图12b)以形成四个腔621、622、623、624，每个腔具有不同深度。施加SiO2层来涂覆腔的侧壁(图12c)。该SiO2侧壁可具有＜20nm的厚度。腔向下延伸到SOI芯片的BOX层下方。
如图12d所示，生长单个外延多堆叠层，多堆叠层由四个多堆叠部分组成，每个部分包含用于四个EAM中的相应一者的有源区。在本实施方案中，每个多堆叠部分由一对层形成。每对层包括用于形成底部包层的材料(诸如Si0.8Ge0.2)的下层和形成有源芯层的SiGe的上层。这四个多堆叠部分堆叠在彼此的顶上以形成在所有四个腔中同时地生长的单个多堆叠外延层。如图12e所示，每个腔具有深度，该深度经选择而使得相应的EAM的相应有源区将沿单个光轴对准。这意味着多堆叠部分的多余区将形成在四个腔中的三个之上。经由抛光(诸如化学机械抛光(CMP))来去除该多余部分(图12e)。CMP过程可在SOI芯片的表面上方留下约20nm或更多的SiO2层602。如图12f所示，进行另外的蚀刻以在沿器件的光轴安置的相应EAM的有源区中的每一者处形成波导结构。在每种情况下，这都对应于与SOI平台的硅器件层齐平的有源波导区。在硅器件层上方的任何冗余层都将被移除，并且在硅器件层下方的任何有源层(即，位于SOI平台的BOX层或硅衬底内)将是冗余的。
如图12g所示，在形成的EAM波导结构中的每一者上进行掺杂以在波导处形成pin结。在所示的实施方案中，该掺杂在波导的侧壁的第一侧处采取p掺杂区635的形式并且在波导的侧壁的另一侧处采取n掺杂区636的形式。在波导的每一侧处，掺杂区可沿波导的部分或整个侧壁延伸。掺杂区还可沿波导的板横向地远离波导延伸，从而形成“L”形掺杂区。
在每个EAM波导结构处进行另外的掺杂步骤(图12h)，以在整个p掺杂区635内形成更集中的高度掺杂p掺杂区637并在整个n掺杂区636内形成高度掺杂n掺杂区638。高度掺杂区为电极提供了改进的欧姆接触，并且典型地位于波导的板的掺杂区内，并且典型地等距地间隔开，因为它们在相反横向方向上与波导的中心是等距的。
接下来，如图12i所描绘，通过在高度掺杂区中的每一者上方的SiO2层中形成敞开通孔并通过经由金属化沉积导电电极材料来制造电极触点。
图13a至图13l示出了在制造图9的光电子部件中涉及的示例性步骤。
在初始步骤(图13a)中，提供SOI晶片，施加硬掩模601，并且然后进行蚀刻(图13b)以形成四个腔621、622、623、624，每个腔具有不同深度。然后，将使用选择性外延生长或全面外延生长在每个腔中生长多堆叠物。如图13d所示，然后进行单个外延步骤以用全面外延生长来生长多堆叠物，该多堆叠物包括四个不同的SiGe多量子阱(MQW)区701、702、703、704，每个SiGe MQW区位于可采取Si0.8Ge0.2的形式的相应SiGe材料711、712、713、714的顶上。四种MQW材料具有彼此不同的性质，就是说，它们不是由彼此完全相同的材料形成的。预期小平面缺陷715将形成在多堆叠物的边缘处，在多堆叠物所在的腔的边缘附近。
如图13e所示，施加SiO2覆盖层，然后进行化学机械抛光以去除除了SiO2薄层716之外的所有部分，该薄层是例如20nm或更小。多层外延堆叠物的位于该SiO2薄层上方的任何层都被去除，使得在SOI 717的上表面和填充相应4个腔中的每一者的每个外延堆叠物的上表面上存在光滑的平坦表面。
在经填充的腔的任一侧处蚀刻沟槽以去除任何小平面缺陷区域718，如在图13f中可看到，该图是沿光传播方向的截面图。然后，沉积衬里719，诸如氮化硅(图13g)。对于材料(诸如氮化硅)，衬里可具有2.7的折射率。所沉积的氮化硅的侧壁厚度720可以是240nm或更小，并且可选择在沟槽的基部处的厚度721，使得衬里层的顶表面与BOX层的顶表面对准(即，位于相同的平面内)。
接下来，如图13h所示，沉积非晶硅722以填充所有沟槽。沉积将留下不平坦的上表面，使用诸如化学机械抛光(CMP)的方法对该上表面进行蚀刻和/或平坦化以形成平滑的上表面，诸如SiO2的覆盖层723可施加在该上表面上(图13i)。
接下来，可在每个EAM波导结构的MQW材料的最上层中蚀刻波导结构731、732、733、734(图13j)，并且可在每个EAM波导结构的一侧处蚀刻隔离区域结构741、742、743、744以容纳相应的顶部电极(图13k)。最后，如图13l所示，沉积诸如SiO2的绝缘材料层，蚀刻通孔并通过金属化来形成电极触点751、752、753、754以在MQW材料上施加偏压。
图14a至图14j示出了在制造根据图11的光电子部件中涉及的示例性步骤，该光电子部件包括四个EAM，这些EAM具有被配置为经由量子约束斯塔克效应(QCSE)或弗朗兹–凯尔迪什(FK)效应来调制光信号的III-V型有源区。
在初始步骤(图14a)中，提供SOI晶片，该SOI晶片包括硅衬底层、在硅衬底层的顶上的掩埋氧化物层(“BOX”)和直接在掩埋氧化物层的顶上的绝缘体上硅器件层(“SOI”)。将硬掩模601施加在SOI层的顶上，并且然后进行蚀刻(图14b)以形成四个腔821、822、823、824，每个腔具有不同深度。施加SiO2层810来涂覆腔的侧壁(图14c)。该SiO2侧壁可具有50nm或更小的厚度。腔可全部都向下延伸到SOI芯片的BOX层下方。
如图14d所示，在所有四个腔中生长单个多堆叠外延层。就像先前的实施方案那样，在单个步骤中生长单个多堆叠外延层，从而仅要求一个生长步骤来用所需的有源层填充所有四个腔。在图14e中示出了这种多堆叠外延层的详细示例。
多堆叠外延层包括每个EAM的多个层的生长，每个EAM具有一个或多个底部包层、一个芯有源区(其可包括多个层)和一个或多个上包层。对于每个EAM，芯有源区层的光模与整个器件的SOI波导的光轴对准。
由诸如p-InGaAs的材料形成的接触层812可插入在多堆叠外延层内的每个EAM堆叠物之间，其还用作在EPI生长之后的后续表面平坦化的蚀刻停止层。应当注意，可进行外延清洁步骤并且所述外延清洁步骤可能导致SiO2侧壁的厚度收缩。例如，该厚度可从约50nm减少到约20nm。预期在与相应腔的侧壁的界面处及其周围将存在多堆叠外延层的缺陷边缘区。
一旦沉积了多堆叠外延层，就沉积绝缘体层813，诸如SiO2(图14f)并且进行表面平坦化技术，诸如CMP(图14g)以留下平滑表面，在该表面上，(涂覆的)SOI的上层与相应的多堆叠物的最上层齐平。
图14h和图14i示出了图14f和图14g的替代步骤。在这些替代步骤中，首先限定蚀刻区域并且蚀刻存在的任何绝缘体层813(例如，SiO2)以暴露需要蚀刻的多堆叠层。这典型地将只是位于最浅三个腔内的那些多堆叠物。然后，蚀刻暴露的区域。在该第二步骤中，在材料包括InP和InGAs的情况下，将蚀刻InP层，并且任何InGAs层将形成蚀刻停止件。不管执行哪种平坦化技术，在波导和电极的后续制造之前都沉积诸如SiO2的后续绝缘体层814。以上参考图13f至图13l描述了这些后续制造步骤。
尽管本文已经具体地描述和说明了制造光电子部件的方法的示例性实施方案，但是许多修改和变化对于本领域技术人员来说将是显而易见的。因此，应当理解，制造根据本发明的原理构造的光电子部件的方法可以不同于本文具体地描述的方式体现。本发明也在所附权利要求书及其等效物中定义。

Claims (26)

1.一种在绝缘体上硅衬底内制造光电子部件的方法，所述方法包括：
提供绝缘体上硅SOI衬底，所述SOI衬底包括硅基层、在所述基层的顶上的掩埋氧化物BOX层和在所述BOX层的顶上的硅器件层；
将第一腔区蚀刻到所述SOI衬底中并且将第二腔区蚀刻到所述SOI衬底中，所述第一腔区具有第一深度并且所述第二腔区具有第二深度，所述第二深度大于所述第一深度；
将多堆叠外延层同时地沉积到所述第一腔区和所述第二腔区中，所述多堆叠外延层包括第一多堆叠部分和第二多堆叠部分，所述第一多堆叠部分包括第一有源区，所述第二多堆叠部分包括第二有源区；
其中基于所述第一腔区和所述第二腔区的深度差来选择在所述多堆叠外延层内的所述第一有源区和所述第二有源区的相对间隔，使得在所述同时沉积步骤之后，所述第一腔区内的所述第一有源区与所述第二腔区内的所述第二有源区位于光电子器件的相同水平处并且位于与硅器件层相同的水平处。
2.如权利要求1所述的方法，所述方法还包括以下步骤：将SOI衬底的所述器件层图案化以形成波导，所述波导包括输入波导和输出波导。
3.如权利要求1或权利要求2所述的方法，其中所述第一腔区和所述第二腔区中的所述多堆叠外延层包括以下III-V材料中的一种或多种：InGaAs、InGaAsP、AlInGaAs、InGaNAs。
4.如权利要求1或2所述的方法，其中所述第一腔区和所述第二腔区中的所述多堆叠外延层包括以下IV族材料中的一种或多种：Ge、SiGe和SiGeSn。
5.如权利要求1或2所述的方法，其中所述第一多堆叠部分的堆叠层包括在所述第一有源区处形成pin结的掺杂层。
6.如权利要求1或2所述的方法，其中所述第二多堆叠部分的堆叠层包括在所述第二有源区处形成pin结的掺杂层。
7.如权利要求1或2所述的方法，其中所述第一多堆叠部分的堆叠层包括在所述第一有源区处的未掺杂层。
8.如权利要求1或2所述的方法，其中所述第二多堆叠部分的堆叠层包括在所述第二有源区处的未掺杂层。
9.如权利要求1或2所述的方法，其中选择第一多堆叠部分的材料，使得当在所述第一有源区上施加电偏压时，所述第一多堆叠部分起到电吸收调制器EAM的作用。
10.如权利要求1或2所述的方法，其中选择第二多堆叠部分的材料，使得当在所述第二有源区上施加电偏压时，所述第二多堆叠部分起到激光二极管的作用。
11.如权利要求1或2所述的方法，其中选择所述第一多堆叠部分的材料，使得当在所述第二有源区上施加电偏压时，所述第一多堆叠部分起到激光二极管的作用。
12.如权利要求1或2所述的方法，其中选择所述第二多堆叠部分的材料，使得当在所述第二有源区上施加电偏压时，所述第二多堆叠部分起到电吸收调制器EAM的作用。
13.如权利要求1或2所述的方法，其中所述第一有源区和/或所述第二有源区包括多量子阱MQW。
14.如权利要求1或2所述的方法，其中所述第一有源区和/或所述第二有源区包括量子点QD。
15.如权利要求1或2所述的方法，其中所述第一有源区和/或所述第二有源区包括体材料。
16.如权利要求15所述的方法，其中所述第一有源区和/或所述第二有源区是本征或无意掺杂的UID并且包括一层下包层SiGe层，所述下包层具有折射率以光学地隔离多堆叠物中的有源层。
17.如权利要求1或2所述的方法，其中缓冲结构位于第一腔和第二腔中的每一者的基部处。
18.如权利要求17所述的方法，其中所述缓冲结构是多层结构。
19.如权利要求1或2所述的方法，其中所述第一腔区和所述第二腔区是相连的。
20.如权利要求1或2所述的方法，其中所述第一腔区和所述第二腔区由所述SOI衬底的中间部分分离。
21.如权利要求20所述的方法，所述方法还包括分布布拉格反射器DBR光栅，所述DBR光栅位于所述SOI衬底的所述中间部分处。
22.一种制造光电子部件的方法，所述方法包括：
提供衬底，
将第一腔区蚀刻到所述衬底中并且将第二腔区蚀刻到所述衬底中，所述第一腔区具有第一深度并且所述第二腔区具有第二深度，所述第二深度大于所述第一深度；
将多堆叠外延层同时地沉积到所述第一腔区和所述第二腔区中，所述多堆叠外延层包括第一多堆叠部分和第二多堆叠部分，所述第一多堆叠部分包括第一有源区，所述第二多堆叠部分包括第二有源区；
其中基于所述第一腔区和所述第二腔区的深度差来选择在多堆叠物内的所述第一有源区和所述第二有源区的相对间隔，使得在所述同时沉积步骤之后，所述第一腔区内的所述第一有源区与所述第二腔区内的所述第二有源区位于光电子器件的相同水平处。
23.如权利要求22所述的方法，所述方法还包括以下步骤：将所述衬底图案化以形成波导，所述波导包括输入波导和输出波导，所述波导与所述第一有源区和所述第二有源区位于相同的水平处。
24.如权利要求22或23所述的方法，所述方法还包括第三腔和第四腔，所述第三腔具有比所述第二腔更大的深度，并且所述第四腔具有比所述第三腔更大的深度；其中
所述多堆叠外延层包括第三多堆叠部分和第四多堆叠部分，所述第三多堆叠部分包括第三有源区，所述第四多堆叠部分包括第四有源区；并且
其中所述第一腔内的所述第一有源区和所述第二腔内的所述第二有源区与所述第三腔内的所述第三有源区和所述第四腔内的所述第四有源区位于所述光电子部件的相同水平内。
25.如权利要求24所述的方法，其中当在所述有源区上施加电偏压时，所述第一有源区、所述第二有源区、所述第三有源区和所述第四有源区各自起到EAM的作用，使得所述光电子部件起到四通道粗波分复用器CWDM4的作用。
26.一种在绝缘体上硅SOI衬底内的光电子部件，所述SOI衬底包括硅基层、在所述基层的顶上的掩埋氧化物BOX层和在所述BOX层的顶上的硅器件层，并且所述光电子部件包括：
第一腔区，所述第一腔区被蚀刻到所述SOI衬底中，所述第一腔区具有第一深度；
第二腔区，所述第二腔区被蚀刻到所述SOI衬底中，所述第二腔区具有第二深度，所述第二深度大于所述第一深度；
多堆叠外延层，所述多堆叠外延层位于所述第二腔区内，所述多堆叠外延层具有包含第一有源区的第一多堆叠部分和在所述第一多堆叠部分的顶上的第二多堆叠部分；所述第二多堆叠部分包含第二有源区；以及
另外的多堆叠外延层，所述另外的多堆叠外延层具有另外的第一有源区，所述另外的多堆叠外延层位于所述第一腔区内，另外的多堆叠外延物的外延层与所述第一多堆叠部分的层相同。
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