CN211480045U - 电光有源器件 - Google Patents
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Abstract
一种基于硅的电光有源器件及其生产方法，所述器件包括：绝缘体上硅(SOI)波导；所述SOI波导的腔体内的电光有源堆叠，其中所述电光有源堆叠通过晶种层与所述电光有源器件的绝缘层隔开；以及所述电光有源堆叠与所述SOI波导之间的通道；其中所述通道填充有填充材料，所述填充材料的折射率大于形成所述腔体的侧壁的材料的折射率，以在所述SOI波导与所述电光有源堆叠之间在所述通道中形成桥波导。
Description
技术领域
本发明涉及基于硅的电光有源器件，并且具体地涉及电光调制器。
背景技术
如图1所示，常规的电光有源器件可包括硅衬底101，第一无源波导102a和第二无源波导102b在所述硅衬底101上形成。电光有源EPI堆叠103生长在无源波导之间的间隙中，并且可包括第一切面或弯曲区104a和第二切面或弯曲区104b。
EPI堆叠的这些切面或弯曲区可在器件中产生明显的损耗。
发明内容
广泛地说，本发明提供一种电光有源器件及其生产方法，其中切面区被移除并且由填充材料取代。
因此，在第一方面，本发明提供一种基于硅的电光有源器件，其包括：绝缘体上硅(SOI)波导；电光有源波导，所述电光有源波导包括所述SOI波导的腔体内的电光有源堆叠；以及所述电光有源堆叠与所述SOI波导之间的通道，其中所述通道填充有填充材料，所述填充材料的折射率大于形成所述腔体的侧壁的材料的折射率，从而在所述SOI波导与所述电光有源堆叠之间在所述通道中形成桥波导。
在第二方面，提供一种生产基于硅的电光有源器件的方法，其具有以下步骤：提供绝缘体上硅(SOI)波导；穿过BOX层在所述SOI波导的一部分中蚀刻腔体；在所述腔体内外延生长电光有源堆叠，并蚀刻所述电光有源堆叠以形成电光有源波导，其中所述外延生长的电光有源堆叠在与所述腔体的侧壁相邻的区中具有切面；蚀刻所述区，从而移除所述切面并在所述侧壁与所述堆叠之间产生通道；以及用填充材料填充所述通道，所述填充材料的折射率大于形成所述侧壁的材料的折射率，以使所述填充材料在所述SOI波导与所述电光有源堆叠之间在所述通道中形成桥波导。
在第三方面，本发明提供一种基于硅的电光有源器件，其包括：绝缘体上硅(SOI)波导；电光有源波导，所述电光有源波导包括所述SOI波导的腔体内的电光有源堆叠，其中所述电光有源堆叠通过晶种层与所述电光有源器件的绝缘层隔开；以及所述电光有源堆叠与所述SOI波导之间的通道，其中所述通道填充有填充材料，所述填充材料的折射率大于形成所述腔体的侧壁的材料的折射率，从而在所述SOI波导与所述电光有源堆叠之间在所述通道中形成桥波导。
在第四方面，提供一种生产基于硅的电光有源器件的方法，其具有以下步骤：提供绝缘体上硅(SOI)波导；在所述SOI波导的一部分中蚀刻出腔体，所述腔体延伸穿过所述SOI波导的硅器件层的一部分，并在所述SOI波导的BOX层上方留下硅晶种层；在所述腔体内的所述硅晶种层上外延生长电光有源堆叠，并蚀刻所述电光有源堆叠以形成电光有源波导，其中所述外延生长的电光有源堆叠在与所述腔体的侧壁相邻的区中具有切面；蚀刻所述区，从而移除所述切面并在所述侧壁与所述堆叠之间产生通道；以及用填充材料填充所述通道，所述填充材料的折射率大于形成所述侧壁的材料的折射率，以使所述填充材料在所述SOI波导与所述电光有源堆叠之间在所述通道中形成桥波导。
电光有源堆叠可意味着堆叠包括多个功能层，其中一些是电光活性的。例如，堆叠可包括由中间层隔开的缓冲层、P型掺杂层和N型掺杂层，所述中间层包括间隔层、多量子阱(MQW)层和障碍层。这些层可相对于上面形成有堆叠的SOI波导进行分层，即，这些层是水平层。缓冲层用作MQW层的虚拟衬底，并且可以是未掺杂的或P型掺杂的。晶种层可以是硅晶种层。电光有源器件的绝缘层可以是可包括SiO2的掩埋氧化物或BOX层。
以此方式，光通过桥波导耦合在SOI波导与电光有源堆叠之间，使得SOI波导的在与腔体侧壁相邻的区中的切面与电光有源堆叠的侧壁之间没有直接接触。
当从器件的侧面观察时，通道可被描述为从器件的最上侧朝向腔体的底部垂直向下(即，在与SOI波导的表面成90°的方向上)延伸。
现在将阐述本发明的任选特征。这些特征单独地或与本发明的任何方面组合地是适用的。
填充材料可以是非晶硅(α-Si)或SiGe材料。
基于硅的电光有源器件可包括氮化硅衬里，所述氮化硅衬里给腔体的侧壁加衬里，所述氮化硅衬里位于SOI波导与填充材料之间。
堆叠的朝着通道的表面可被描述为蚀刻表面。蚀刻表面相比生长表面将展现出的优点在于，可通过蚀刻移除在堆叠的每个生长层的边缘处的不需要的弯曲区。相反，堆叠与通道之间的界面将是分明的；穿过堆叠的切片。因此，弯曲区由填充材料取代，所述填充材料形成与SOI波导和电光有源EPI堆叠对准的笔直的桥波导。
当从上方观看时(俯视图)，电光有源堆叠可具有平行四边形或梯形几何形状。
电光有源器件还可包括外延包覆层，所述外延包覆层位于SOI波导的硅衬底与形成电光有源波导的光学有源区之间。外延包覆层的折射率小于电光有源堆叠中的缓冲层的折射率。外延层可被称为再生包覆层，因为它可通过蚀刻掉预先存在的包覆区或包覆区(诸如，掩埋氧化物(BOX)区)的一部分、然后在蚀刻出的腔体中生长外延包覆层来形成，所述外延包覆层取代原始包覆层的一部分。
填充通道的步骤可通过等离子体增强化学气相沉积(PECVD)或低能量等离子体增强化学气相沉积(LEPECVD)或其他外延生长方法在低于堆叠的最低生长温度的温度下进行。温度可在250℃至500℃的范围内。在一些实施方案中，温度可在300℃至350℃的范围内。
方法还可包括通过化学机械抛光使填充材料平坦化的步骤。
外延生长的电光有源堆叠可在与腔体的相对侧壁相邻的第二区中具有第二切面，并且蚀刻步骤还可移除第二区，从而移除第二切面并在相对侧壁与堆叠之间产生第二通道；填充步骤还可用非晶硅或SiGe填充第二通道。
方法还可包括在生长堆叠之前用间隔物给腔体加衬里的步骤。间隔物的厚度可在5nm与35nm之间，并且厚度可为20nm。方法还可包括蚀刻掉衬里的位于腔体的底部中(即，在腔体的侧壁之间)的一部分的步骤。
方法可包括在用填充材料填充通道之前执行的用氮化硅衬里给通道加衬里的步骤。
电光有源器件可以是电光调制器、光探测器或激光器中的任一者。在一些实施方案中，器件是电光调制器，并且在一些实施方案中，器件是基于量子局限斯塔克效应的电吸收调制器。
电光有源堆叠可包括多量子阱区。
外延生长的堆叠可包括硅层和缓冲层，并且方法可包括调整缓冲层的高度，以使得调制器的光学模式与SOI波导的光学模式匹配。硅层可以是外延生长的堆叠的最下层，即最靠近腔体的底部的层。
在一些实施方案中，从紧邻硅衬底的层向上，堆叠依次为：厚度与BOX层相同的硅层、包括SiGe的缓冲层、包括SiGe的P型掺杂层、包括SiGe的间隔层、包括Ge/SiGe的多量子阱层、包括SiGe的另一间隔层、包括SiGe的N型掺杂层、包括SiGe的N型掺杂层以及包括SiGe的N+型掺杂层。
在一些实施方案中，从紧邻硅衬底的层向上，堆叠依次为：厚度与BOX层相同的硅层、包括SiGe的P型掺杂缓冲层、包括SiGe的间隔层、包括Ge/SiGe的多量子阱层、包括SiGe的另一间隔层、包括SiGe的N型掺杂层以及包括SiGe的N+型掺杂层。
更具体地说，在一些实施方案中，从紧邻硅衬底的层向上，堆叠依次为：400nm硅层、包括Si0.28Ge0.72的400nm缓冲层、包括Si0.28Ge0.72的200nm P型掺杂层、包括Si0.28Ge0.72的50nm(或20nm)间隔层、7(或10)个量子阱(其中每个阱包括10nm Ge阱层以及12nmSi0.43Ge0.57障碍层)、包括Si0.28Ge0.72的另一50nm(或20nm)间隔层、包括Si0.28Ge0.72的600nm N型掺杂层、包括Si0.8Ge0.2的200nm N型掺杂层以及包括Si0.8Ge0.2的100nm N+型掺杂层。在一些实施方案中，顶部100nm N+型掺杂层是重掺杂的(例如，掺杂大于1×1019cm-3)，以实现具有低接触电阻的欧姆接触。400nm缓冲层也可以是P型掺杂的，以减小串联电阻并获得高速度。
在一些实施方案中，从紧邻硅衬底的层向上，堆叠依次为：400nmSi0.8Ge0.2层、包括Si0.18Ge0.82的400nm P型掺杂层、包括Si0.18Ge0.82的15nm(或50nm)间隔层、8个量子阱(其中每个阱包括10nm Ge阱层以及12nm Si0.33Ge0.67障碍层)、包括Si0.18Ge0.82的另一15nm(或50nm)间隔层、包括Si0.18Ge0.22的300nm N型掺杂层以及包括Si0.8Ge0.2的80nm N+型掺杂层。在一些实施方案中，顶部80nm N+型掺杂层是重掺杂的(例如，掺杂大于1×1019cm-3)，以实现具有低接触电阻的欧姆接触。
附图说明
现将参考附图通过举例的方式描述本发明的实施方案，其中：
图1示出根据现有技术的器件；
图2示出根据本发明的器件；
图3A至图3N示出用于生产图2所示的器件的方法的各个阶段的横截面视图；
图3O至图3S示出在图3A至图3N所示的器件上执行的后续阶段的俯视图；
图4示出图2所示的器件耦合效率的模拟结果；
图5是示出图2所示的器件在1310nm下的模拟结果的表；
图6A至图6C示出图2所示的器件在1310nm下的光学模式耦合效率模拟结果；
图7示出电光有源器件的俯视图，还示出具有输入锥形波导区的输入波导和具有输出波导锥形区的输出波导；
图8示出电光有源器件的俯视图，还示出具有输入锥形波导区的输入波导和具有输出波导锥形区的输出波导，其中电光有源器件的一部分具有梯形几何形状；
图9示出电光有源器件的俯视图，还示出具有输入锥形波导区的输入波导和具有输出波导锥形区的输出波导，其中电光有源器件具有平行四边形几何形状；
图10示出电光有源器件的俯视图，还示出具有输入锥形波导区的输入波导和具有输出波导锥形区的输出波导，其中电光有源器件具有矩形几何形状，但设置成相对于输入和输出波导成一定角度。
图11示出电光有源器件的俯视图，还示出设置成与OAR的引导方向成角度
和γ的输入波导和输出波导；
图12示出电光有源器件的俯视图，还示出设置成与OAR的引导方向成角度
和γ的输入波导和输出波导；
图13示出电光有源器件的俯视图，还示出设置成与OAR的引导方向成角度
和γ并布置成使得其引导方向平行的输入波导和输出波导；
图14示出电光有源器件的俯视图，还示出设置成与OAR的引导方向成角度
和γ并布置成使得其引导方向平行并且整个部件已相对于全局水平线旋转了角度δ的输入波导和输出波导；
图15示出根据本发明的电光有源器件的另一实施方案的俯视图；
图16A至图16D示出图15的器件的各个位置处的横截面视图；
图17A至图17Q示出生产图15中所示的器件的方法的各个阶段。
图18示出根据本发明的电光有源器件的另一实施方案的俯视图；
图19A至图19D示出图18的器件的各个位置处的横截面视图；
图20A至图20L示出生产图18中所示的器件的方法的各个阶段
图21示出根据本发明的电光有源器件的实施方案的俯视图；
图22a至图22e分别示出图21的器件沿着线A-A′、B-B′、C-C′、D-D′和E-E′的横截面视图；
图23示出图21所示的器件耦合效率的模拟结果；
图24a和图24b示出如图23中所模拟的SOI波导和MQW波导的横截面视图；以及
图25a至图33(D)示出生产图21所示的器件的方法的各个阶段。
具体实施方式
图2示出包括硅衬底201的电光有源器件。设置在衬底的两个区的顶部上的是大约400nm厚的掩埋氧化物层(BOX)206。在BOX层的顶部上的是第一无源绝缘体上硅(SOI)波导202a和第二无源SOI波导202b。这些SOI波导的厚度为1.47μm。在第一无源SOI波导与第二无源SOI波导之间是电光有源堆叠203，并且堆叠的任一侧是第一通道204a和第二通道204b，所述第一通道204a和第二通道204b填充有非晶硅(α-Si)(或SiGe，或折射率高于硅的其他材料)，从而提供桥波导。包覆氧化物层205设置在堆叠、通道和无源SOI波导的顶部上。
在图2所示的实施方案中，从紧邻硅衬底的层向上，堆叠依次为：400nm硅层、包括Si0.28Ge0.72的400nm缓冲层、包括Si0.28Ge0.72的200nm P型掺杂层、包括Si0.28Ge0.72的50nm间隔层、7个量子阱(其中每个阱包括10nm Ge阱层以及12nm Si0.43Ge0.57障碍层)、包括Si0.28Ge0.72的另一50nm间隔层、包括Si0.28Ge0.72的600nm N型掺杂层、包括Si0.8Ge0.2的200nmN型掺杂层以及包括Si0.8Ge0.2的100nmN+型掺杂层。
P型掺杂层可由硼掺杂到1×1018cm-3的浓度。N型掺杂层可由磷掺杂到1×1018cm-3的浓度。N+型掺杂层可由磷掺杂到大于或等于1×1019cm-3的浓度。
图3A示出生产图2所示的器件的第一步骤。这里，在掩埋氧化物层(BOX)的顶部上提供1.47μm厚的绝缘体上硅(SOI)层。BOX层本身定位在硅衬底层(Si_Sub)的顶部上。
在图3B所示的下一步骤中，提供氧化物腔体窗口。在这个实例中，氧化物是SiO2，以提供用于蚀刻的硬掩模。两个不连续部分之间的窗口限定腔体的宽度。然后对窗口进行蚀刻，并且图3C中示出结果。穿过BOX层将腔体向下蚀刻到Si_Sub层。
然后，如图3D所示，在腔体内沉积氧化物间隔层。氧化物间隔层是SiO2并且具有20nm的厚度。这意味着间隔层沿着腔体的侧壁和底部两者用20nm厚的衬里给现在形成的腔体加衬里。
在图3E所示的下一步骤中，在腔体的侧壁和底部之上沉积Si3N4覆盖层。接着，蚀刻沿着腔体的底部的一部分的Si3N4，使得间隔层暴露出来。图3F中示出结果。这允许蚀刻掉间隔层的在腔体的底部上的部分，而不移除间隔层的沿着侧壁的侧面设置的部分，如图3G所示。然后移除Si3N4(见图3H)。
接着，首先生长厚度与BOX层大致上相同的Si层，然后在由侧壁和间隔层限定的腔体内选择性地生长电光有源堆叠。间隔层有助于确保用于生长堆叠的外延工艺向堆叠产生相对均匀的晶体结构，即，堆叠仅从腔体的底部而不从侧面区生长。图3I中示出这种生长的结果如。也可通过LEPECVD(低能量等离子体增强化学气相沉积)方法来生长电光有源堆叠，如果这样的话，则在侧面区的顶部上将存在多晶堆叠(如图17C所示)。如这个图中可看出，在堆叠的与侧壁相邻的任一侧上存在两个切面区(如所指示)。堆叠的紧邻侧壁的表面可被描述为生长表面，因为它们是外延生长的结果。
如图3J所示，然后蚀刻堆叠以移除切面区。这产生了两个通道，每个通道与相应的侧壁相邻，并且堆叠的紧邻通道的面现在是蚀刻面，而不是生长面。
接着，在器件上沉积非晶硅(α-Si)或SiGe。α-Si填充两个通道，并且向侧壁提供包覆层。在低于堆叠的最低EPI生长温度的温度下发生沉积。图3K中示出结果。
下一步骤包括对器件进行化学机械抛光以便使最上部表面平坦化，如图3L所示。然后可蚀刻掉非晶硅，直到仅留下填充通道的非晶硅为止(见图3M)。然后，在器件之上提供SiO2包覆层，如图3N所示。这完成了用于生产不包括图1中清晰可见的切面区的电光有源堆叠的步骤。从图3O至图3S的后续步骤示出了利用自对准蚀刻工艺进行的波导和金属化工艺流程(从顶部看)。
图3O从上方示出图3N的器件，即，向下看所述器件。执行波导光刻工艺以制造SiO2波导硬掩模。这产生了从SOI、α-Si和MQWEPI堆叠的顶部表面隆起的带状SiO2波导硬掩模结构。然后使用另一掩模(Si3N4)来覆盖SiGe MQW EPI区(图3O中示出为被覆盖的)，因此SOI和α-Si区暴露出来以供蚀刻，以制造SOI和α-Si肋状波导。接着，如图3P所示，将Si和α-Si波导蚀刻到与P-SiGe层相同的高度，以形成肋状波导(或蚀刻到留下600nm的Si板和α-Si板的程度，以形成从BOX层的顶部表面开始的肋状波导)。因此，从端部看，Si带状波导是在BOX层的顶部上的平行四边形条(或者对于Si肋状波导来说是倒T形形状)；α-Si带状波导是在SiEPI层的顶部上的平行四边形条(或者对于α-Si肋状波导来说是倒T形形状)。
图3Q中示出后续步骤，其中通过将MQW EPI堆叠区蚀刻到200nm的P层的顶部来形成多量子阱(MQW)肋状波导。图3R示出下一步骤，其中移除波导硬掩模并蚀刻堆叠的在MQW有源波导的一侧上的暴露部分，使得可蚀刻掉P型掺杂区来为顶部电极垫留出空间。
因此，如图3S所示，执行VIA和金属化工艺，并使电极利用在在底部侧上的接触垫和p型掺杂层来接触波导的n型掺杂顶部层，从而制造所述器件。
图4示出根据图2的模拟器件和利用时域有限差分(FDTD)方法在大约1310nm的波长下的对应无源光学耦合效率结果。从右上方的图可以看出，波导内的光学模式在通过Si波导、α-Si波导、MQW波导和界面传播之后受到良好控制。图5示出图4的模拟的结果。值得注意的结果是，所模拟的器件在1310nm的波长下可提供2.52dB的插入损耗、5.33dB的消光比和7.03dB的功率链接代价
图6A至图6C各自示出在1310nm下针对TE模式的在α-Si波导与SOI波导之间(图6A)、在0V偏压下在α-Si波导与SiGe MQW波导之间(图6B)、以及在2V偏压下在α-Si波导与SiGe MQW波导之间(图6C)的光学模式耦合效率。
上文所论述的实施方案可布置成在电光有源堆叠与相邻的输入端和输出端(例如，SOI波导和α-Si波导)之间具有成角度的界面。在这类成角度的实施方案中，沿着B-B’的横截面(图3O中示出)将与先前图中所示的横截面相同或大致上相同，但是从上方观看，器件将展现出成角度的界面。图7中示出电光有源器件的这种另一实施方案的实例(SOI波导和α-Si波导一起在电光有源堆叠区的外部示出)。
这个实施方案与先前实施方案不同之处在于，电光有源器件101的第一界面3201和第二界面3202(或第一和第二成角度的切面)分别相对于线C-C’成角度，所述线C-C’平行于光通过器件的传播方向(由箭头指示)，即，它与输入波导102和输出波导103的引导方向对准。引导方向是波导传输光所沿着的方向。在这个实例中，输入波导102的引导方向是在大体垂直于平面A-A’的方向上从最左侧表面(由最左侧箭头指示)朝向第一界面3201。电光有源器件可被描述为具有梯形几何形状。
第一界面3201是输入波导的输入区104与电光有源器件101之间的界面。这个第一界面相对于输入波导的引导方向成角度α。α可采取89°与80°之间的值，并且在一些实例中是81°。换句话说，与所述界面重合的平面的矢量将不平行于输入波导的引导方向。
第二界面3202是输出波导103的输出区105与电光有源器件101之间的界面。这个第二界面相对于穿过器件的光的方向成角度β。β可采取89°与80°之间的值，并且在一些实例中是81°。换句话说，与第二界面重合的平面的矢量将不平行于输出波导的引导方向。
角度α和β可能相等或可能不同。在图7所示的实例中，所述角度相等但是具有相反的意义，即，一个是顺时针测量的而另一个是逆时针测量的，使得它们不平行。所述界面可能是平行的，并且在这种情况下它们将具有相同的意义。可能所述角度中的仅一个具有不等于90°的值。
图8示出电光有源器件的另一实施方案。
这个实施方案与图7所示的实施方案不同之处在于，虽然第一界面3201和第二界面3202仍然相对于线C-C’成角度，但是部件的整体几何形状不是梯形。相反，电光有源器件可大体被论述为具有三个区：第一矩形区3301和第二矩形区3303，以及在第一矩形区与第二矩形区之间的梯形区3302。因此，由梯形区3302提供成角度的界面，并且第一和第二矩形区可提供可能更容易形成的电接触件。在这个实施方案中，波导界面可提供成关于光通过器件的传播方向成非垂直角度，并且还可使光学有源材料界面的彼此不平行且不平行于Si晶片的晶面的壁的部分最小化。图9中示出电光有源器件的另一实施方案。
这个实施方案与图7和图8所示的实施方案不同之处在于，电光有源器件具有大体平行四边形的几何形状。因此，第一界面3201和第二界面3202由平行四边形的与第一波导区104和第二波导区105相交的平行边提供。在这个实施方案中，光学有源材料的壁沿着它们的全部长度可以是平行的，虽然仍然具有关于光通过器件的传播方向成非垂直角度的波导界面，但是拐角不是90°，并且所述两条边不平行于Si晶片的晶面。
图10示出电光有源器件的另一实施方案。
这个实施方案与图7至图9所示的实施方案不同之处在于，电光有源器件101具有大体矩形的几何形状。然而，部件101设置成相对于方向C-C’成角度α。因此，矩形的与第一波导区和第二波导区相交的两条边提供第一界面3201和第二界面3202。在这个实施方案中，光学有源材料的壁沿着它们的全部长度可以是平行的，并且保持所有拐角都是90°，并且仍然具有关于光通过器件的传播方向成非垂直角度的波导界面，但是所有四条边都不平行于Si晶片的晶面。或者，所述壁可定向成平行于Si晶片晶面，而相反，波导可关于Si晶片晶面成角度。图11中示出电光有源器件的另一实施方案。
这个实施方案与先前所示的实施方案不同之处在于，输入波导104和输出波导105设置成与电光有源堆叠的引导方向(电光有源堆叠的引导方向平行于线C-C’)成相应的角度φ和γ。
图12示出光电器件的另一实施方案。
这个实施方案与图11所示的实施方案不同之处在于，它可被描述为具有大体三个区：第一矩形区3301和第二矩形区3303，以及在第一矩形区与第二矩形区之间的梯形区3302。因此，由梯形区3302提供成角度的界面，而第一和第二矩形区可提供可能更容易形成的电接触件。在这个实施方案中，波导界面可提供成关于光通过器件的传播方向成非垂直角度，并且还可使光学有源材料界面的彼此不平行且不平行于Si晶片的晶面的壁的部分最小化。
图13示出电光有源器件的另一实施方案。
这个实施方案与图11和图12所示的实施方案不同之处在于，电光有源器件具有大体平行四边形的几何形状(从上方观看时)。因此，第一界面3201和第二界面3202由平行四边形的与第一波导104和第二波导105相交的平行边提供。在这个实施方案中，光学有源材料的壁沿着它们的全部长度可以是平行的，虽然仍然具有关于光通过器件的传播方向成非垂直角度的波导界面，但是拐角不是90°，并且所述两条边不平行于Si晶片的晶面。
图14示出电光有源器件的另一实施方案。
这个实施方案与图13所示的实施方案不同之处在于，电光有源器件101具有大体矩形的几何形状。然而，部件101设置成相对于电光有源堆叠的引导方向成角度δ(这是由标记为δ的虚线指示)。因此，矩形的与第一波导和第二波导相交的两条边提供第一界面3201和第二界面3202。在这个实施方案中，光学有源材料的壁可生长成沿着它们的全部长度是平行的，并且保持所有拐角都是90°，并且仍然具有关于光通过器件的传播方向成非垂直角度的波导界面，但是所有四条边都不平行于Si晶片的晶面。或者，所述壁可定向成平行于Si晶片晶面，而相反，波导可关于Si晶片晶面成角度。在上文和下文所论述的实施方案中，成角度的界面可延伸超出波导。例如，图14中的成角度的界面3201和3202延伸超出波导的宽度。
下文参考图15至图17描述电光器件的另一实施方案。
图15示出电光有源器件的另一实施方案的俯视图。
图16A示出在图15中的AA′位置处的横截面视图。这个实施方案与图2中的实施方案在以下方面不同：1)不同的SOI厚度。SOI厚度是1um；2)不同的电光有源EPI堆叠，其中P型掺杂层是400nm。P型掺杂层还用作缓冲层，具有0.82的锗组成；不存在未掺杂的缓冲层；MQW中的锗组成是0.67；并且电光有源EPI堆叠具有与SOI的厚度大致上相同的厚度(1um)；3)在腔体中蚀刻出的BOX区填充有Si0.8Ge0.2而不是硅。
图16B示出在图15中的BB′位置处的MQW肋状波导横截面视图。
图16C示出在图15中的CC′位置处的α-Si(或SiGe)波导横截面视图。
图16D示出在图15中的DD′位置处的SOI波导横截面视图。
图17A至图17Q描绘图15中的器件的示例性制造步骤。
如上文关于图3A至图3S更详细地描述，可以理解大部分制造步骤。但是，存在一些差异。具体地说，应注意，图17A所示的初始制造工艺从1μm的SOI衬底开始。
如图17B所描绘，这个实施方案的制造方法包括通过向下蚀刻、超过掩埋氧化物层(BOX)来形成无box的腔体的步骤。外延包覆层在腔体内生长以取代BOX层，其中外延包覆层的折射率小于光学有源区的缓冲层的折射率，使得光电子器件的光学模式局限于光学有源区。外延包覆层被示出为SiGe层，但是替代地可采取硅层的形式。
在图17C中，通过LEPECVD方法生长电光有源堆叠，但是也可通过选择性生长方法生长电光有源堆叠。
下文参考图18至图20描述电光器件的另一实施方案。
图18示出电光有源器件的另一实施方案的俯视图。
图19A示出在图18中的AA′位置处的横截面视图。这个实施方案与图15中的实施方案在以下方面不同：1)将通道蚀刻到BOX表面；2)首先用SiO2再填充通道，3)对上表面进行化学机械平坦化，以及4)然后回蚀到BOX表面的相同高度。
图19B示出在图18中的BB′位置处的MQW肋状波导横截面视图。
图19C示出在图18中的CC′位置处的α-Si(或SiGe)波导横截面视图。
图19D示出在图18中的D-D′位置处的SOI波导横截面视图。
图20A至图20L描绘图18中的器件的示例性制造步骤，剩余的工艺与图17J至图17Q中的工艺相同。
图20A所示的制造工艺从1μm的SOI衬底开始。
在图20B中，包括SiO2和氮化硅(Si3N4)的两个硬掩模层来蚀刻无box的腔体。这个额外的Si3N4硬掩模层稍后将用作再填充的SiO2回蚀的硬掩模。
在图20C中，生长SiGe MQW EPI堆叠。
图20D示出通道蚀刻的准备，其中使用包括SiO2和Si3N4的两个硬掩模层。图20E中示出通道蚀刻结果。
图20F示出用SiO2再填充通道，然后通过CMP使这种再填充的SiO2平坦化(图20G中示出)。Si3N4硬掩模层用作CMP工艺的停止层。然后，用Si3N4作为硬掩模，将再填充的SiO2回蚀到BOX表面的相同高度(图20H中示出)。
在图20I中，用非晶硅再填充通道。再填充材料可以是折射率大于SOI的折射率且小于锗的折射率的其他材料。
在图20J中，再次通过CMP工艺使再填充的非晶硅平坦化，然后进行任选的回蚀工艺，以使非晶硅表面的高度与MQW EPI堆叠的高度相同(图20K中示出)，然后移除SiO2硬掩模并沉积新的SiO2硬掩模层以用于波导制造(图20L中示出)。剩余的制造处理步骤与图17J至图17Q所示的用于制造图18所示器件的步骤相同。
应当理解，这种“无box”的制造方法也可应用于本文描述的其他实施方案，诸如图3的实施方案。
这种布置可具有以下优点：减小了具有小特征尺寸的特征的数量(例如，与更复杂的倏逝耦合结构相比较)。因为小结构在工艺公差方面可能是敏感的，这种布置因此可以减小对制造期间的工艺公差的敏感性。
图21示出包括硅衬底的电光有源器件。设置在衬底上方的是掩埋氧化物层(大约400nm厚)，所述掩埋氧化物层用作器件中存在的波导的下部包覆层。在掩埋氧化物层的顶部上的是与先前论述的202a和202b类似的第一无源硅波导2102a和第二无源硅波导2102b。这些波导可为1.1μm厚。在第一无源硅波导与第二无源硅波导之间的是电光有源堆叠2103，并且堆叠的任一侧是第一通道2104a和第二通道2104b，所述第一通道2104a和第二通道2104b已衬有衬里并填充有非晶硅(α-Si)或SiGe或折射率高于硅的另一种材料，从而提供桥波导。在这个实例中，衬里是氮化硅(SiN)。包覆氧化物层(例如，SiO2)设置在堆叠、通道、衬里和无源SOI波导的顶部之上。电光有源堆叠连接到各自由铝形成的第一和第二电极。
图22a至图22e示出图21所示的器件的各种横截面。图22a是沿着线A-A′的横截面，图22b是沿着线B-B′的横截面，图22c是沿着线C-C′的横截面，图22d是沿着线D-D′的横截面，并且图22e是沿着线E-E′的横截面。
如例如在图22b中可以看出，填充有非晶硅的通道衬有氮化硅。此衬里给通道的侧壁和通道的底部两者加衬里。这也可在图22e中看出，图22e还更详细地示出电光有源堆叠的结构。堆叠形成在硅晶种层2210上，如下文详细论述，所述硅晶种层2210是绝缘体上硅层的残留物，所述绝缘体上硅层被蚀刻以提供在其中形成堆叠的腔体。在某些实例中，晶种层为大约100nm厚。从紧邻硅晶种层的层向上，堆叠依次为：包括Si0.18Ge0.82的400nm p型掺杂缓冲层、包括Si0.18Ge0.82的15nm间隔层、位于188nm厚的层中并且具有包括Si0.33Ge0.67的障碍层的8个锗量子阱、包括Si0.18Ge0.82的另一15nm间隔层、包括Si0.18Ge0.82的300nm n型掺杂层以及包括Si0.18Ge0.82的另一82nm n+型掺杂层。可使用磷作为掺杂剂将82nm n+层掺杂到大于1×1019cm-3的浓度。可使用磷作为掺杂剂将300nm n型掺杂层掺杂到1×1018cm-3的浓度。可使用硼作为掺杂剂将400nm p型掺杂层掺杂到1×1018cm-3的浓度。
图23示出使用图22中的器件的原理的模拟器件(即，包括在其上生长电光有源堆叠的硅晶种层)。如图24a所示，左手边的光学模式用于器件的SOI波导部分，并且，如图24b所示，右手边的光学模式用于器件的SiGe MQW波导部分。这个图还示出使用LumericalMode Solution软件在大约1310nm的波长下的相应无源光耦合效率结果。值得注意的是，实现了大约98.7％的模式耦合效率。
图25a至图33(d)示出各种制造阶段以及各种制造阶段的各种横截面视图。
在图25a中，提供SOI晶片。SOI晶片包括位于400nm BOX层的顶部上的1.1μm厚的SOI层(其可被称为硅器件层)。BOX层位于硅衬底上方，根据所选晶片，硅衬底可具有各种厚度。
在图25b中示出的下一步骤中，提供氧化物腔体窗口。在这个实例中，氧化物是SiO2，以提供用于蚀刻的硬掩模。窗口位于两个不连续部分之间并限定腔体的宽度。然后对窗口进行蚀刻，并且图25c中示出结果。与先前论述的方法相对照，仅部分地穿过1.1μm厚的SOI层蚀刻腔体。保留100nm硅晶种层，将从所述硅晶种层生长可包括SiGe组分的电光有源堆叠。
然后，如图25d所示，在腔体内沉积氧化物间隔层。与先前论述的氧化物间隔层相对照，在腔体的底部上没有提供氧化物。这可通过热氧化或通过PECVD沉积、然后进行蚀刻以移除腔体的底部上存在的氧化物间隔层来实现。氧化物间隔层是SiO2，并且具有20nm的厚度。这意味着间隔层用20nm厚的衬里给现在形成的腔体的侧壁加衬里。
图25e示出将在腔体中生长的电光有源堆叠的结构。图25f示出提供电光有源堆叠之后的器件。电光有源堆叠在由侧壁、底部和间隔层限定的腔体内选择性地生长。间隔层有助于确保用于生长堆叠的外延工艺向堆叠产生相对均匀的晶体结构，即，堆叠仅从腔体的底部而不从侧面区生长。也可通过LEPECVD(低能量等离子体增强化学气相沉积)方法来生长电光有源堆叠，如果这样的话，则在侧面区的顶部上将存在多晶堆叠。如在图25f中还可看出，在堆叠的与侧壁相邻的任一侧上存在两个切面区(指示为缺陷)。由于外延生长，堆叠的紧邻侧壁的表面可被描述为生长表面。由于侧壁阴影效应，生长之后会存在切面区(在图25f中指示为‘缺陷’)。
如图25g所示，然后对堆叠进行蚀刻以移除切面区。这产生了两个通道，每个通道与相应的侧壁相邻，并且堆叠的紧邻通道的面现在是蚀刻面，而不是生长面。在这个实例中，用于移除通道的蚀刻延伸穿过掩埋氧化物层并且部分地穿过硅衬底。蚀刻的宽度通常在3μm与10μm之间。蚀刻进入硅衬底的深度是大约120nm。蚀刻的深度允许掩埋氧化物层的顶部表面(在腔体内和腔体附近)对准随后生长的氮化硅层。
然后，如图25h所示，用氮化硅层给通道加衬里。氮化硅层覆盖SOI层和电光有源堆叠两者的暴露的侧壁以及通道的底部。通道的底部上的氮化硅层的高度大致上等于掩埋氧化物层的最高高度。氮化硅层用作抗反射层。底部上的氮化硅层的高度可在500nm与520nm之间，而侧壁上的氮化硅层的厚度可在230nm与260nm之间。最上部表面上(即，在堆叠和SOI波导上方)的氮化硅层的厚度可在500nm与520nm之间。
接着，如图25i所示，在器件上沉积非晶硅(α-Si)或SiGe。α-Si填充两个通道，并且向侧壁提供包覆层。在低于堆叠的最低EPI生长温度的温度下发生沉积。
在提供非晶硅之后，在已填充通道中的每一个的顶部之上沉积光刻胶。光刻胶的宽度可稍大于通道的宽度。然后蚀刻未被光刻胶覆盖的α-Si和SiN，并且图25j中示出结果。这种蚀刻释放了晶片应力。
接下来，如图25k所示，执行化学机械抛光工艺以使最上部表面平坦化。大约20nm的SiO2保留在SOI区和电光有源堆叠的顶部之上。然后可部分地蚀刻α-Si，如图25l所示，使得α-Si的最高高度等于电光有源堆叠的最高高度。
接着，如图25m所示，移除并再沉积SiO2层。如下文更详细地论述，器件现在准备好用于波导制造。
作为制造波导的第一步骤，跨SiO2层沉积光刻胶，以在腔体中限定第一和第二无源硅波导以及电光有源波导的脊。然后部分地蚀刻无掩模区(不在光刻胶下方)。图26中从自上而下的角度示出其结果。图27(a)至图27(d)示出分别穿过横截面A-A′、B-B′、C-C′和D-D′的在蚀刻发生之前的具有光刻胶的器件。可以理解，所得波导的宽度由光刻胶的宽度确定。图28(a)至图28(d)示出在蚀刻发生之后的穿过相同横截面的器件。值得注意的是，在这个实例中，没有蚀刻SiN衬里(图27(d)和图28(d)中示出)。这种蚀刻提供先前提到的SOI波导和MQW波导。穿过SOI层、α-Si层和Epi层的蚀刻的深度是均匀的，并且部分地延伸到上述400nm p型掺杂缓冲层中。
然而，可蚀刻SiN，并且图29(a)至图29(d)中示出其结果。这个步骤是任选的。
接着，如图30和图31(a)至图31(d)所示，执行蚀刻以移除器件的一侧上的p型掺杂缓冲层。通过这样做，并且通过随后在与已移除p型掺杂层的同一侧上设置n型掺杂区电极，可减小寄生电容，这可提高器件的工作速度。
在移除器件的一侧上的p型掺杂缓冲层之后，可通过穿过上部SiO2包覆层蚀刻出通孔并通过金属化工艺来提供电极。这些电极分别接触p型掺杂区和n型掺杂区。
虽然已结合上述示例性实施方案来描述本发明，但是有了本公开，许多等效的修改和变更将对本领域技术人员显而易见。因此，上文陈述的本发明的示例性实施方案被认为是说明性的而不是限制性的。在不脱离本发明的精神和范围的情况下，可做出对所描述的实施方案的各种改变。
上文提到的所有参考文献因此以引用的方式并入。
Claims (9)
1.一种基于硅的电光有源器件，其特征在于，包括：
绝缘体上硅SOI波导；
电光有源波导，所述电光有源波导包括所述SOI波导的腔体内的电光有源堆叠，其中所述电光有源堆叠通过晶种层与所述电光有源器件的绝缘层隔开；以及
所述电光有源堆叠与所述SOI波导之间的通道；
其中所述通道填充有填充材料，所述填充材料的折射率大于形成所述腔体的侧壁的材料的折射率，从而在所述SOI波导与所述电光有源堆叠之间在所述通道中形成桥波导。
2.如权利要求1所述的基于硅的电光有源器件，其包括氮化硅衬里，所述氮化硅衬里给所述腔体的所述侧壁加衬里，所述氮化硅衬里位于所述SOI波导与所述填充材料之间。
3.如权利要求1所述的基于硅的电光有源器件，其中所述电光有源堆叠包括多量子阱区。
4.如权利要求1所述的基于硅的电光有源器件，其中所述填充材料是非晶硅。
5.如权利要求1所述的基于硅的电光有源器件，其中所述填充材料是硅锗SiGe。
6.如任一前述权利要求所述的基于硅的电光有源器件，其中所述电光有源堆叠具有平行四边形或梯形几何形状。
7.如权利要求1至5中任一项所述的基于硅的电光有源器件，其还包括外延包覆层，所述外延包覆层位于所述SOI波导的硅衬底与形成所述电光有源波导的光学有源区之间。
8.如权利要求7所述的基于硅的电光有源器件，其中所述外延包覆层是硅。
9.如权利要求7所述的基于硅的电光有源器件，其中所述外延包覆层是硅锗SiGe。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US16/427,247 US10831043B2 (en) | 2016-11-23 | 2019-05-30 | Electro-optically active device |
| US16/427247 | 2019-05-30 | ||
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| GB1912499.9 | 2019-08-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN211480045U true CN211480045U (zh) | 2020-09-11 |
Family
ID=68207194
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201922088774.5U Active CN211480045U (zh) | 2019-05-30 | 2019-11-27 | 电光有源器件 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN211480045U (zh) |
| GB (1) | GB2584501B (zh) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2573586B (en) * | 2017-11-23 | 2020-05-13 | Rockley Photonics Ltd | Electro-optically active device |
-
2019
- 2019-08-30 GB GB1912499.9A patent/GB2584501B/en active Active
- 2019-11-27 CN CN201922088774.5U patent/CN211480045U/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
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| GB2584501A (en) | 2020-12-09 |
| GB201912499D0 (en) | 2019-10-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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| GR01 | Patent grant | ||
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| CP02 | Change in the address of a patent holder |
Address after: WA14 2DT, 3rd Floor, 1 Ashley Road, Altringham, Cheshire, UK Patentee after: ROCKLEY PHOTONICS Ltd. Address before: London Patentee before: ROCKLEY PHOTONICS Ltd. |
|
| PE01 | Entry into force of the registration of the contract for pledge of patent right | ||
| PE01 | Entry into force of the registration of the contract for pledge of patent right |
Denomination of utility model: Electro-optical active devices Effective date of registration: 20230621 Granted publication date: 20200911 Pledgee: Wilmington Savings Fund Association Pledgor: ROCKLEY PHOTONICS Ltd. Registration number: Y2023990000308 |