CN111834286A - 半导体绝缘衬底、晶体管及其制备方法 - Google Patents

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Abstract

本发明涉及一种半导体绝缘衬底的制备方法、半导体绝缘衬底、晶体管以及晶体管的制备方法。其中，半导体绝缘衬底的制备方法，包括：提供键合基片以及支撑基片；在支撑基片上形成沟道材料层；在沟道材料层上形成钝化层；将键合基片与支撑基片键合以形成键合衬底，键合后沟道材料层以及钝化层位于键合基片与支撑基片之间；将键合衬底自支撑基片一侧减薄至沟道材料层。本申请可以有效提高半导体绝缘衬底以及应用其制备的晶体管的载流子迁移率。

Description

半导体绝缘衬底、晶体管及其制备方法
技术领域
本申请涉及集成电路技术领域，特别是涉及半导体绝缘衬底的制备方法、半导体绝缘衬底、晶体管以及晶体管的制备方法。
背景技术
目前市场上的FD-SOI技术即全耗尽型SOI技术，也写成ETSOI即超薄型SOI，具有非常强的竞争力，FD-SOI是下一代晶体管结构的热门技术之一。SOI指的是在IC的制造过程中采用硅+绝缘层+硅的硅基体结构方式，这种结构方式的优势是可以减小器件的寄生电容并改善器件的性能。
在FD-SOI结构中，SOI中位于顶层的硅层厚度会减薄至5-20nm，这样器件工作时栅极下面沟道位置下方的耗尽层便可充满整个硅层，如此便可消除在PDSOI中常见的浮体效应。但是，现有的FD-SOI结构的顶层为硅层，硅的载流子迁移率比较低，不能兼备制作的器件在低功耗的情况下高速的性能。
发明内容
基于此，有必要针对上述技术问题提供一种具有高载流子迁移率的半导体绝缘衬底的制备方法、半导体绝缘衬底、晶体管以及晶体管的制备方法。
一种半导体绝缘衬底的制备方法，包括：
提供键合基片以及支撑基片；
在所述支撑基片上形成沟道材料层；
在所述沟道材料层上形成钝化层；
将所述键合基片与所述支撑基片键合以形成键合衬底，键合后所述沟道材料层以及钝化层位于所述键合基片与所述支撑基片之间；
将所述键合衬底自所述支撑基片一侧减薄至所述沟道材料层。
在其中一个实施例中，
所述将所述键合基片与所述支撑基片键合以形成键合衬底之前，还包括：在所述键合基片上形成第一绝缘层；
所述将所述键合基片与所述支撑基片键合以形成键合衬底包括：将所述第一绝缘层与所述钝化层键合。
在其中一个实施例中，所述第一绝缘层与所述钝化层均包括氧化物。
在其中一个实施例中，
所述在所述沟道材料层上形成钝化层包括：
在所述沟道材料层上形成高介电常数介质层；
在所述高介电常数介质层上形成第二绝缘层；
所述将所述第一绝缘层与所述钝化层键合包括：将所述第一绝缘层与所述第二绝缘层键合。
在其中一个实施例中，所述第二绝缘层与所述第一绝缘层的材料相同。
在其中一个实施例中，
在所述支撑基片上形成沟道材料层包括：
在所述支撑基片上依次形成低温材料层与高温材料层；
所述将所述键合衬底自所述支撑基片一侧减薄至所述沟道材料层包括：
对所述支撑基片进行减薄；
去除所述支撑基片以及所述低温材料层。
在其中一个实施例中，所述沟道材料层的材料包括锗。
一种半导体绝缘衬底，包括键合基片、沟道材料层以及位于二者之间的钝化层，所述钝化层形成在沟道材料层上，且将所述沟道材料层键合于所述键合基片上。
在其中一个实施例中，所述半导体绝缘衬底还包括第一绝缘层，所述第一绝缘层形成在所述键合基片上，且与所述钝化层键合在一起。
在其中一个实施例中，所述钝化层包括第二绝缘层与高介电常数介质层，所述高介电常数介质层形成在所述沟道材料层上，所述第二绝缘层形成在所述高介电常数介质层上，所述第一绝缘层与所述第二绝缘层键合在一起。
一种晶体管，包括键合基片、钝化层、沟道层、栅绝缘层、源区、漏区及栅极层；
其中，所述钝化层键合于所述键合基片上，所述沟道层、所述源区以及所述漏区位于所述钝化层的上表面，所述沟道层由如上述沟道材料层图形化形成；
所述栅绝缘层位于所述沟道层的上表面，所述源区与所述漏区分别位于所述沟道层的相背的两侧面，所述栅极层位于所述栅绝缘层的上表面。
一种晶体管的制备方法，包括：
采用如上述的半导体绝缘衬底的制备方法制备的所述半导体绝缘衬底；
图形化所述沟道材料层，以形成沟道层；
在所述沟道层上表面形成栅绝缘层；
在所述沟道层的相背的两侧形成源区及漏区；
在所述栅绝缘层上表面形成栅极层。
在其中一个实施例中，所述在所述沟道层的相背的两侧形成源区及漏区包括：在所述沟道层的相背的两侧选择性外延生长源区及漏区。
上述半导体绝缘衬底的制备方法，以键合基片以及支撑基片为基础，分别进行相关膜层的制备，然后将键合基片以及支撑基片键合。在键合过程中，由于对键合基片以及支撑基片施加了外部的压力而使得沟道材料层产生应变，进而使得沟道材料层的载流子迁移率得到有效提高。
附图说明
为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一实施例中提供的半导体绝缘衬底的制备方法的流程图；
图2为一实施例中提供的半导体绝缘衬底的制备方法中步骤S2所得结构的截面结构示意图；
图3为一实施例中提供的半导体绝缘衬底的制备方法中步骤S3所得结构的截面结构示意图；
图4为一实施例中提供的半导体绝缘衬底的制备方法中步骤S4所得结构的截面结构示意图；
图5为一实施例中提供的半导体绝缘衬底的制备方法中步骤S5所得结构的截面结构示意图；
图6为一实施例中提供的半导体绝缘衬底的制备方法中步骤S4之前，且在步骤S1提供键合基片之后所得结构的截面结构示意图；
图7为另一实施例中提供的半导体绝缘衬底的制备方法中步骤S4所得结构的截面结构示意图；
图8为另一实施例中提供的半导体绝缘衬底的制备方法中步骤S2所得结构的截面结构示意图；
图9为一实施例中提供的半导体绝缘衬底的制备方法中步骤S51所得结构的截面结构示意图；
图10为一实施例中提供的半导体绝缘衬底的制备方法中步骤S52所得结构的截面结构示意图；
图11为一实施例中提供的半导体绝缘衬底的结构示意图；
图12为另一实施例中提供的半导体绝缘衬底的结构示意图；
图13为一实施例中提供的晶体管的结构示意图；
图14为一实施例中提供的晶体管的制备方法的流程图。
附图标记说明：
附图标记说明：100-键合基片，200-支撑基片，300-沟道材料层，300a-沟道层，400-钝化层，410-高介电常数介质层，420-第二绝缘层，500-第一绝缘层，600-栅绝缘层，700-源漏层，710-源区，720-漏区，800-栅极层。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使本申请的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分；举例来说，可以将第一掺杂类型成为第二掺杂类型，且类似地，可以将第二掺杂类型成为第一掺杂类型；第一掺杂类型与第二掺杂类型为不同的掺杂类型，譬如，第一掺杂类型可以为P型且第二掺杂类型可以为N型，或第一掺杂类型可以为N型且第二掺杂类型可以为P型。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。
在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应当理解的是，术语“包括/包含”或“具有”等指定所陈述的特征、整体、步骤、操作、组件、部分或它们的组合的存在，但是不排除存在或添加一个或更多个其他特征、整体、步骤、操作、组件、部分或它们的组合的可能性。同时，在本说明书中，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例，这样可以预期由于例如制造技术和/或容差导致的所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造技术导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不表示器件的区的实际形状，且并不限定本发明的范围。
请参阅图1，本发明提供一种半导体绝缘衬底的制备方法，包括如下步骤：
步骤S1，提供键合基片100以及支撑基片200。
步骤S2，在支撑基片200上形成沟道材料层300，参考图2。
步骤S3，在沟道材料层300上形成钝化层400，参考图3。
步骤S4，将键合基片100与支撑基片200键合以形成键合衬底，键合后沟道材料层300以及钝化层400位于键合基片100与支撑基片200之间，参考图4。
步骤S5，将键合衬底自支撑基片200一侧减薄至沟道材料层300，参考图5。
在步骤S1中，键合基片100以及支撑基片200可以为硅片。当然，键合基片100以及支撑基片200也可以为其他材料的基片。并且，支撑基片200的材料与键合基片100的材料可以相同，也可以不同。本申请对此并没有限制。
在步骤S2中，沟道材料层300在后续制作晶体管的过程中，可以经过图形化处理而成为晶体管的沟道层(详细介绍见后文)。
沟道材料层300可以通过外延生长等形式在支撑基片200上形成。具体地，例如支撑基片200为硅片时，可以在硅片上进行外延生长，从而形成沟道材料层300。
在步骤S3中，钝化层400形成在沟道材料层300上，一方面可以对沟道材料层300进行钝化保护，从而提高产品性能。
具体地，钝化层400可以包括高介电常数介质层。高介电常数介质层的材料例如可以为氧化铝(Al2O3)、氧化铪(HfO2)、铪锆氧(HfZrO2)或铪铝氧(HfAlO)等。高介电常数的材料可以有效对沟道材料层进行表面钝化，降低沟道材料层300上的界面态密度，进而提高通过本实施例方法形成的半导体绝缘衬底加工而成的半导体器件的性能。
钝化层400也可以通过外延生长的方式形成在沟道材料层300上。具体地。可以在步骤S3在支撑基片200上外延生长沟道材料层300后，更换反应腔室内的反应气体，进而继续生长钝化层400。
当然，除了通过外延生长的方式，在其他实施例中，沟道材料层300和/或钝化层400也可以通过其他可实现的工艺方式形成，本申请对此并没有限制。
在步骤S4中，键合可以直接通过带压力的键合机进行。在键合的过程中，键合力、键合温度以及键合时间等键合工艺条件可以根据实际需求进行设置。例如可以设置键合工艺条件为：键合力10-60KN，键合温度：200゜С-500゜С,键合时间：0.5-4小时，具体可以选择2小时。
当然，在其他实施例中，也可以用其它的键合方法进行键合，本申请对此也没有限制。
在步骤S5中，可以通过刻蚀或者化学机械研磨的方式对键合衬底进行减薄，从而形成半导体绝缘衬底。参考图5，对键合衬底进行减薄后形成的半导体绝缘衬底由下向上，依次包括键合基片100、钝化层400以及沟道材料层300。
在本实施例中，通过在键合过程中对键合基片100以及支撑基片200施加外部的压力而使得沟道材料层300产生应变，进而使得沟道材料层300的载流子迁移率得到有效提高。
具体地，沟道材料层300的材料可以为锗(Ge)，即沟道材料层300为锗层。相比硅(Si)材料，锗材料本身具备高电子和空穴的迁移率。因此，可以将锗作为沟道材料层300，从而进一步提高沟道材料层300的载流子迁移率。
当然，本申请沟道材料层300的材料并不以此为限制，其也可以为其他材料，例如Si、SiGe等。
在一个实施例中，在步骤S4(将键合基片100与支撑基片200键合以形成键合衬底)之前，还包括：在键合基片100上形成第一绝缘层500，参考图6。
此时，步骤S4(将键合基片100与支撑基片200键合以形成键合衬底)包括：将第一绝缘层500与钝化层400键合，参考图4。
第一绝缘层500形成在键合基片100上。第一绝缘层500一方面可以作为半导体绝缘衬底的绝缘层。另一方面，第一绝缘层500形成在键合基片100上，进而便于将键合基片100与支撑基片200键合。
在本实施例中，第一绝缘层500与钝化层400可以均包括氧化物。
具体地，例如当钝化层400为氧化铝(Al2O3)层，而键合基片100为硅片时。可以在键合基片100上通过热氧化或者外延生长的方式形成二氧化硅(SiO2)层作为第一绝缘层500。此时，二氧化硅层与氧化铝层均包括氧化物。因此，此时有利于在键合工艺中，增强第一绝缘层500与钝化层400键合的粘附性。
当然，本实施例中，第一绝缘层500与钝化层400也可以不均包括氧化物。例如，可以设置第一绝缘层500为氮化硅层，而钝化层400为氧化铝层，等等。本申请对此并没有限制。
在一个实施例中，步骤S3(在沟道材料层300上形成钝化层400)包括：
步骤S31，在沟道材料层300上形成高介电常数介质层410。
步骤S32，在高介电常数介质层410上形成第二绝缘层420。
此时，步骤S4中的将第一绝缘层500与钝化层400键合，包括：将第一绝缘层500与第二绝缘层420键合，参考图7。
高介电常数介质层410的材料例如可以为氧化铝(Al2O3)、氧化铪(HfO2)以及铪铝氧(HfAlO)等。高介电常数的材料可以有效降低沟道材料层300上的界面态密，进而提高通过本实施例方法形成的半导体绝缘衬底加工而成的半导体器件的性能。
在本实施例中，第二绝缘层420与第一绝缘层500的材料可以相同。例如，当第一绝缘层500的材料为SiO2时，第二绝缘层420的材料也为SiO2。此时，可以进一步增强第一绝缘层500与钝化层400在键合工艺过程中的键合粘附性。
当然，本实施例中，第一绝缘层500与第二绝缘层420的材料也可以不同。例如，可以设置第一绝缘层500的材料为氧化硅，而第二绝缘层420的材料为氮化硅，等等。或者，在其他实施例中，也可以不设有第二绝缘层420。本申请对此也并没有限制。
在一个实施例中，步骤S2(在支撑基片200上形成沟道材料层300)包括：在支撑基片200上依次形成低温材料层310与高温材料层320，参考图8。
此时，步骤S5(将键合衬底自支撑基片200一侧减薄至沟道材料层300)包括：
步骤S51，对支撑基片200进行减薄，参考图9。
步骤S52，去除支撑基片200以及低温材料层310，参考图10。
在步骤S2中，可以首先在支撑基片200上进行低温生长，形成低温材料层310。低温材料层310生长温度较低，因此可以作为低温缓冲层，进而限制沟道材料层300因为与支撑基片200之间晶格失配而产生缺陷。此时，再在低温材料层310上进行高温生长，可以得到高质量的高温材料层320。
具体地，例如，支撑基片200为硅片，而沟道材料层300的材料为锗。此时，Si和Ge之间晶格失配达到4.2％。因此，可以先在硅片上生长低温Ge层，然后再在低温Ge层上生长高质量的高温Ge层。
在步骤S51中，本步骤可以通过刻蚀或者化学机械研磨等方式，对支撑基片200进行粗抛。例如，支撑基片200采用725μm的硅片时，本步骤可以通过刻蚀或者化学机械研磨等方式对其进行粗抛，使其减薄至10μm-30μm。
在步骤S52中，对经过步骤S51处理后的键合衬底继续进行减薄处理，去除步骤S51剩下的支撑基片200以及低温材料层310。此时，高温材料层320可以完全不被去除，也可以部分被去除，本申请对此没有限制。
本步骤减薄方式可以为湿法刻蚀。湿法刻蚀时，所选择的刻蚀液可以为以高温材料层320作为刻蚀阻挡层的刻蚀液。此时，高温材料层320会起到自停止刻蚀的作用。当然，本步骤减薄方式也可以选择等离子体刻蚀等干法刻蚀方式，本申请对此并没有限制。
具体地，例如，当支撑基片200为硅片，而沟道材料层300的材料为锗时，可以对步骤S51处理后的键合衬底进行湿法刻蚀，将步骤S51剩下的硅片以及低温Ge层刻蚀去除。此时，键合衬底减薄到之前形成的高温Ge层。
更具体地，湿法刻蚀使用的刻蚀液的类型可以为四甲基氢氧化铵(TMAH)。利用四甲基氢氧化铵刻蚀时，它只刻蚀具有缺陷的低温Ge层，而高温Ge层会起到自停止的作用。因此，这里可以选择四甲基氢氧化铵(TMAH)作为刻蚀液。
刻蚀时，可以采用去离子水将四甲基氢氧化铵按照2.35％的比例稀释。刻蚀温度可以为：45℃-90℃；刻蚀时间可以为：0.5小时-3小时。
最后的表面可以再经过化学机械研磨，湿法腐蚀液或者等离子体腐蚀处理，将高温Ge层的厚度减薄到50nm以下。
在本实施例中，通过步骤S51的粗抛减薄，可以有效提高减薄速率。同时，通过步骤S51的进一步减精细薄，可以有效控制减薄精度，从而得到所需厚度的高温材料层320。
应该理解的是，图1中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。
在一个实施例中，参考图11，提供一种半导体绝缘衬底，包括键合基片100、沟道材料层300以及钝化层400。钝化层400位于键合基片100与沟道材料层300之间。并且，钝化层400形成在沟道材料层300上，且将沟道材料层300键合于所述键合基片100上。
键合基片100可以为硅片等。沟道材料层300的材料可以为Ge、Si以及SiGe等。钝化层400的材料可以为氧化铝Al2O3、HfO2以及HfAlO等。
在本实施例中，由于形成在沟道材料层300上的钝化层400通过键合作用连接至键合基片100。因此，沟道材料层300会由于键合过程中的施加的压力而产生应变，从而增加了其载流子迁移率。
在一个实施例中，继续参考图11，半导体绝缘衬底还包括第一绝缘层500。第一绝缘层500形成在键合基片100上。并且，第一绝缘层500与钝化层400键合在一起。
在本实施例中，第一绝缘层500可以作为半导体绝缘衬底的绝缘层，其形成在键合基片100上，从而可以简便有效地与形成在沟道材料层300上的钝化层400键合。
进一步地，第一绝缘层500与钝化层400可以包括相同的元素。
具体地，例如当钝化层400为Al2O3层时，而键合基片100为硅片时。可以在键合基片100上通过热氧化或者外延生长的方式形成二氧化硅(SiO2)层作为第一绝缘层500。此时，SiO2层与Al2O3层包括相同的元素氧。因此，此时有利于在键合工艺中，增强第一绝缘层500与钝化层400键合的粘附性。
当然，本实施例中，第一绝缘层500与钝化层400也可以不包括相同的元素。例如，可以设置第一绝缘层500为氮化硅，而钝化层400为氧化铝，等等。本申请对此并没有限制。
在一个实施例中，参考图12，钝化层400包括高介电常数介质层410与第二绝缘层420。高介电常数介质层410形成在沟道材料层300上，第二绝缘层420形成在高介电常数介质层410上。并且，第一绝缘层410与第二绝缘层420键合在一起。
在本实施例中，第二绝缘层420与第一绝缘层410的材料相同，进而可以进一步增强第一绝缘层500与钝化层400在键合工艺过程中的键合粘附性。
当然，本实施例中，第一绝缘层500与第二绝缘层420的材料也可以不同。例如，可以设置第一绝缘层500为氧化硅，而第二绝缘层420为氮化硅，等等。或者，在其他实施例中，也可以不设有第二绝缘层420。本申请对此也并没有限制。
关于半导体绝缘衬底的具体限定可以参见上文中对于半导体绝缘衬底的制备方法的限定。
在一个实施例中，参考图13，提供一种晶体管。晶体管包括键合基片100、钝化层400、沟道层300a、栅绝缘层600、源区710、漏区720及栅极层800。
其中，钝化层400键合于键合基片100上。沟道层300a、源区710以及漏区720均位于钝化层400的上表面。沟道层300a由上述任一方案中所述的沟道材料层图形化形成。
栅绝缘层600位于沟道层300a的上表面。源区710与漏区720分别位于沟道层300a的相背的两侧面。栅极层800位于栅绝缘层600的上表面。
在一个实施例中，参考图14，本申请还提供一种晶体管的制备方法，包括：
步骤S01，采用如上述任一方案中所述的半导体绝缘衬底的制备方法制备的半导体绝缘衬底。
步骤S02，图形化沟道材料层300，以形成沟道层300a。
步骤S03，在沟道层300a上表面形成栅绝缘层600。
步骤S04，在沟道层300a的相背的两侧形成源区710以及漏区720。
步骤S05，在栅绝缘层600上表面形成栅极层800。
在步骤S02中，通过图形化处理，可以去除部分沟道材料层300，从而留下的沟道材料层300形成沟道层300a。
在步骤S03中，具体地，栅绝缘层600可以为氧化层，例如氧化硅等。当然，栅绝缘层600也可以为非氧化层，例如氮化硅等。
在步骤S04中，可以在沟道层300a的相背的两侧选择性外延生长的方式形成源区710以及漏区720。
具体地，形成栅绝缘层600之后，钝化层400上表面上，同时暴露在外的有沟道层300a的相背的两侧面以及栅绝缘层600。此时通入刻蚀气体(如HCl)，可以选择性地在沟道层300a相背的两侧面外延生长源漏材料。而栅绝缘层600上不会生长。
同时，在沟道层300a相背的两侧面外延生长源漏材料时，反应气体除了包含源漏材料的元素以外，还含有B或P等掺杂元素，进而对源漏材料进行原位掺杂形成源区710及漏区720。此时，不用再后退火激活掺杂元素，进而有效减少了工艺步骤，提高工艺效率。
例如，当沟道层300a的材料为锗时，可以通入刻蚀气体(如HCl)进行选择性外延生长，在沟道层侧面生长源漏Ge。同时，生长源漏Ge的时候，反应气体除了Ge元素以外，还具有B或P等掺杂元素，进而实现原位掺杂降低源漏接触电阻。
当然，在本申请中，晶体管的制作方法并不限于此。例如，在另一实施例中，还可以通过下述方法形成晶体管：
S10，图形化沟道材料层300。
S11，在图形化以后的沟道材料层300上表面形成栅绝缘层600，并于栅绝缘层的上表面形成栅极层800。
S12，在栅极层800及栅绝缘层600两侧形成侧墙。
S13，对图形化以后的沟道材料层300进行离子注入，以在栅极层800及栅绝缘层600两侧以外的沟道材料层300上形成源区710及漏区720。
此时，被栅极层800及栅绝缘层600挡住而未被离子注入的部分沟道材料层300形成沟道层300a。
离子注入后可以进行退火处理。退火处理可以修复离子注入过程中对有源层造成的晶格损失并激活掺杂离子。具体地，可以采用快速热退火(Rapid thermal Annealing，RTA)工艺进行退火处理。快速热退火工艺相较于普通的退火工艺退火处理时间短，可以避免长时间的高温导致掺杂离子扩散，以及减小掺杂离子的瞬间增强扩散。
上述实施例提供了本申请的半导体绝缘衬底的制备方法制备的半导体绝缘衬底应用于制备晶体管的具体包实施例。但是，应该知道的是，本申请的半导体绝缘衬底的制备方法制备的半导体绝缘衬底并不限于用于制备晶体管，其还可以制备其他的半导体器件。
在本说明书的描述中，参考术语“一些实施例”、“其他实施例”、“理想实施例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特征包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性描述不一定指的是相同的实施例或示例。
上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (13)

1.一种半导体绝缘衬底的制备方法，其特征在于，包括：
提供键合基片以及支撑基片；
在所述支撑基片上形成沟道材料层；
在所述沟道材料层上形成钝化层；
将所述键合基片与所述支撑基片键合以形成键合衬底，键合后所述沟道材料层以及钝化层位于所述键合基片与所述支撑基片之间；
将所述键合衬底自所述支撑基片一侧减薄至所述沟道材料层。
2.根据权利要求1所述的半导体绝缘衬底的制备方法，其特征在于，
所述将所述键合基片与所述支撑基片键合以形成键合衬底之前，还包括：在所述键合基片上形成第一绝缘层；
所述将所述键合基片与所述支撑基片键合以形成键合衬底包括：将所述第一绝缘层与所述钝化层键合。
3.根据权利要求2所述的半导体绝缘衬底的制备方法，其特征在于，所述第一绝缘层与所述钝化层均包括氧化物。
4.根据权利要求2所述的半导体绝缘衬底的制备方法，其特征在于，
所述在所述沟道材料层上形成钝化层包括：
在所述沟道材料层上形成高介电常数介质层；
在所述高介电常数介质层上形成第二绝缘层；
所述将所述第一绝缘层与所述钝化层键合包括：将所述第一绝缘层与所述第二绝缘层键合。
5.根据权利要求4所述的半导体绝缘衬底的制备方法，其特征在于，所述第二绝缘层与所述第一绝缘层的材料相同。
6.根据权利要求1所述的半导体绝缘衬底的制备方法，其特征在于，
在所述支撑基片上形成沟道材料层包括：
在所述支撑基片上依次形成低温材料层与高温材料层；
所述将所述键合衬底自所述支撑基片一侧减薄至所述沟道材料层包括：
对所述支撑基片进行减薄；
去除所述支撑基片以及所述低温材料层。
7.根据权利要求1-6任一项所述的半导体绝缘衬底的制备方法，其特征在于，所述沟道材料层的材料包括锗。
8.一种半导体绝缘衬底，其特征在于，包括键合基片、沟道材料层以及位于二者之间的钝化层，所述钝化层形成在沟道材料层上，且将所述沟道材料层键合于所述键合基片上。
9.根据权利要求8所述的半导体绝缘衬底，其特征在于，所述半导体绝缘衬底还包括第一绝缘层，所述第一绝缘层形成在所述键合基片上，且与所述钝化层键合在一起。
10.根据权利要求9所述的半导体绝缘衬底，其特征在于，所述钝化层包括第二绝缘层与高介电常数介质层，所述高介电常数介质层形成在所述沟道材料层上，所述第二绝缘层形成在所述高介电常数介质层上，所述第一绝缘层与所述第二绝缘层键合在一起。
11.一种晶体管，其特征在于，包括键合基片、钝化层、沟道层、栅绝缘层、源区、漏区及栅极层；
其中，所述钝化层键合于所述键合基片上，所述沟道层、所述源区以及所述漏区位于所述钝化层的上表面，所述沟道层由如权利要求8-10中任一项所述沟道材料层图形化形成；
所述栅绝缘层位于所述沟道层的上表面，所述源区与所述漏区分别位于所述沟道层的相背的两侧面，所述栅极层位于所述栅绝缘层的上表面。
12.一种晶体管的制备方法，其特征在于，包括：
采用如权利要求1-7任一项所述的半导体绝缘衬底的制备方法制备的所述半导体绝缘衬底；
图形化所述沟道材料层，以形成沟道层；
在所述沟道层上表面形成栅绝缘层；
在所述沟道层的相背的两侧形成源区及漏区；
在所述栅绝缘层上表面形成栅极层。
13.根据权利要求12所述的晶体管的制备方法，其特征在于，所述在所述沟道层的相背的两侧形成源区及漏区包括：在所述沟道层的相背的两侧选择性外延生长源区及漏区。
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