CN112818630A - 平面晶体管的设计准则及平面电晶体 - Google Patents
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- 238000013461 design Methods 0.000 title claims abstract description 224
- 238000000034 method Methods 0.000 claims abstract description 53
- 238000012913 prioritisation Methods 0.000 claims abstract description 13
- 238000011156 evaluation Methods 0.000 claims description 52
- 230000008569 process Effects 0.000 claims description 26
- 230000008859 change Effects 0.000 claims description 9
- 230000007547 defect Effects 0.000 claims description 6
- 230000009897 systematic effect Effects 0.000 claims description 6
- 238000004519 manufacturing process Methods 0.000 claims description 5
- 230000000694 effects Effects 0.000 claims description 3
- 230000007849 functional defect Effects 0.000 claims description 3
- 238000003754 machining Methods 0.000 claims description 3
- 230000003068 static effect Effects 0.000 claims description 3
- 238000013459 approach Methods 0.000 abstract description 3
- 238000005516 engineering process Methods 0.000 description 14
- 238000011161 development Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 239000012212 insulator Substances 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 238000010276 construction Methods 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000011160 research Methods 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 230000006735 deficit Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 238000011056 performance test Methods 0.000 description 1
- 238000011165 process development Methods 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 238000010998 test method Methods 0.000 description 1
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
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- G06F30/39—Circuit design at the physical level
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Abstract
本发明涉及一种平面晶体管的设计准则及平面晶体管，包括：使用优先方法将关键的设计准则进行评估并划分成4个级别；对所述设计准则优先级排序的第一级别为：新规则；对所述设计准则优先级排序的第二级别为：区域关键规则；对所述设计准则优先级排序的第三级别为：设计关键规则；对所述设计准则优先级排序的第四级别为：产量关键规则；所述第一级别的优先级最高，所述第四级别的优先级最低；使用优先方法评估所述设计准则以及所述设计准则设计的创新的设计布局，将所述平面晶体管的设计准则和设计架构达到最佳化。
Description
技术领域
本申请涉及平面晶体管设计制造技术领域，特别是涉及一种平面晶体管的设计准则及平面电晶体。
背景技术
在过去的几十年的技术发展中，平面晶体管的尺寸不断缩小，同时性能显著提高，功耗大幅降低。受益于平面晶体管技术进步，电子产品性能也变得更好，能够以更快捷、更简单、更高效的方式，做更有用的、更重要的、更有价值的事情。而在1999年，胡正明教授的研究小组所研究的目标是CMOS技术如何拓展到25nm及以下领域。因为当栅极长度逼近20nm大关时，对电流控制能力急剧下降，漏电率相应提高。传统的平面MOSFET结构中，已不再适用。而到2010年时，Bulk CMOS(体硅)工艺技术会在20nm走到尽头。
胡教授提出了有两种解决途径：一种立体型结构的FinFET晶体管(鳍式晶体管，1999年发布)，另外一种是基于SOI的超薄绝缘层上硅体技术(UTB-SOI，也就是FD-SOI晶体管技术，2000年发布)。FinFET和FD-SOI工艺的发明得以使10nm/14nm/16nm摩尔定律在今天延续传奇。
早期大量的电学仿真结果表明，同时减小FD-SOI衬底的BOX厚度和顶层硅厚度能够降低晶体管的漏致势垒降低(DIBL)程度。FD-SOI平面晶体管持续往下缩小到14纳米以下，从而导致平面晶体管的设计越来越复杂。目前，如何在缩小平面晶体管的面积的同时，还能提供灵活的设计架构，提升平面晶体管的能效并降低功耗是一个亟待解决的问题。
发明内容
基于此，目前没有任何有关14纳米以下的FD-SOI平面晶体管的设计准则和设计架构。
为了实现上述目的，本发明提供了一种平面晶体管的设计准则，包括：所述设计准则使用优先方法将设计规则划分成多个级别，并将所述多个级别进行优先级排序；其中，
所述优先级排序后的第一级别为：检查所述设计规则是否为新规则；
所述优先级排序后的第二级别为：检查所述设计规则是否设计芯片的尺寸大小；
所述优先级排序后的第三级别为：检查所述设计规则是否与所制备的平面晶体管的功能产出相关；
所述优先级排序后的第四级别为：检查所述设计规则是否与所制备的平面晶体管的参数成品率相关；
其中，所述多个级别中，优先级由所述第一级别至所述第四级别的优先级依次降低；
使用优先方法划分所述设计准则，基于优先级排序后的所述多个级别的所述设计规则对所述平面晶体管进行设计；
对使用所述优先法划分的所述多个级别的设计规则进行良率评估及芯片尺寸大小评估；
分析所述优先法划分的所述多个级别的设计规则与所述平面晶体管的功率、所述平面晶体管的性能、所述平面晶体管的面积以及所述平面晶体管的良率之间的相互影响关系。
根据本发明实施例所提供的平面晶体管的设计准则，在所述优先级排序的第一级别中，所述新规则定义为需要在设计技术标准中描述的新层规则或设计制造的新推荐规则或被划分为若干子规则的条件规则。
根据本发明实施例所提供的平面晶体管的设计准则，在所述优先级排序的第二级别中，检查所述设计规则是否设计芯片的尺寸大小包括检查所述设计规则是否设计芯片的尺寸可缩小的幅度。
根据本发明实施例所提供的平面晶体管的设计准则，在所述优先级排序的第三级别中，所述功能产出包括功能成品率，通过所述功能产出的功能成品率来评价所述设计准则所造成的功能缺陷。
根据本发明实施例所提供的平面晶体管的设计准则，在所述优先级排序的第四级别中，通过所述参数成品率来评价所述设计准则所引起的性能问题。
根据本发明实施例所提供的平面晶体管的设计准则，所述多个级别中，至少一所述级别的设计规则为非关键规则、所有级别的设计规则均为关键规则或所有级别的设计规则均为非关键规则。
根据本发明实施例所提供的平面晶体管的设计准则，将划分后的所述多个级别的设计规则进行评估，将评估结果分为多个小组，并将多个小组分为多个风险等级；所述评估结果中，风险等级最高的为：所述第一级别、所述第二级别、所述第三级别及所述第四级别中的设计规则均为关键规则；风险等级最低的为：所述第一级别、所述第二级别、所述第三级别及所述第四级别中的设计规则均为非关键规则。
根据本发明实施例所提供的平面晶体管的设计准则，所述良率评估包括功能良率评估、参数良率评估以及工艺变化评估；其中，所述功能良率评估考虑加工余量指标，包括随机缺陷和系统性缺陷；所述参数良率评估考虑性能指标，包括延误和漏损量；所述工艺变化评估考虑对功能和参数的影响，包括随机工艺变化和系统性工艺变化；
所述平面晶体管大小评估包括标准电池的尺寸评估以及设计的灵活性评估。
根据本发明实施例所提供的平面晶体管的设计准则，所述设计准则通过环形振荡器来验证电路延迟，并确保电路延迟的精确性；所述设计准则通过所述环形振荡器测量集成电路动态电流、集成电路静态电流以及频率变化，检测平面晶体管因设计准则变化所导致的性能变化，来提升所述平面晶体管的效能以及工艺良率。
本发明还提供了一种平面电晶体，所述平面电晶体使用了上述实施例任一项所述的平面晶体管的设计准则。
本发明的有益效果为：本实施例所提供的一种平面晶体管的设计准则及平面电晶体，通过设计一种平面晶体管的设计准则，使用优先方法将平面晶体管的设计准则进行评估并划分成多个级别，通过多个优先级别不同的准则层次，将所述平面晶体管的设计准则进行风险系数排序。本实施例所提供的平面晶体管的设计准则，只需要找出少数的设计规则，便可以覆盖较大的规则风险，还可以大量减少设计规则的开发成本与开发时间。本实施例所提供的平面晶体管的设计准则使用创新的设计准则优先方法与创新的设计布局，使得平面晶体管设计准则和设计架构达到最佳化。
附图说明
为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本实施例所提供的一种平面晶体管的设计准则的评估图；
图2为本实施例所提供的设计准则中关于器件能效提升的评估图；
图3为本实施例所提供的的环形振荡器的电路设计图；
图4为本实施例中风险覆盖率与设计准则数量的研究图。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使本申请的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。
全耗尽型绝缘体上硅(FD-SOI)是一种平面工艺技术，依赖于两项主要技术创新。首先，在衬底上面制作一个超薄的绝缘层，又称埋氧层。用一个非常薄的硅膜制作晶体管沟道。因为沟道非常薄，无需对通道进行掺杂工序，耗尽层充满整个沟道区，即全耗尽型晶体管。这两项创新技术合称“超薄体硅与埋氧层全耗尽型绝缘体上硅”，简称UTBB-FD-SOI。从结构上看，FD-SOI晶体管的静电特性优于传统体硅技术。埋氧层可以降低源极和漏极之间的寄生电容，还能有效地抑制电子从源极流向漏极，从而大幅降低导致性能下降的漏电流。此外，FD-SOI还具有许多其他方面的独特优点，包括具有背面偏置能力，极好的晶体管匹配特性，可使用接近阈值的低电源电压，对辐射具有超低的敏感性，以及具有非常高的晶体管本征工作速度等，这些优点使得它能工作在毫米波频段的应用中。由于先进的微影和工艺技术的限制，目前在14纳米以下的平面FD-SOI晶体管设计准则与布局设计方式变得更复杂。
本实施例提供了一种平面晶体管的设计准则，包括：所述设计准则使用优先方法将设计规则划分成多个级别，并将所述多个级别进行优先级排序；其中，所述优先级排序后的第一级别为：新规则，检查所述设计规则是否为新规则；所述优先级排序后的第二级别为：区域关键规则，检查所述设计规则是否设计芯片的尺寸大小；所述优先级排序后的第三级别为：设计关键规则，检查所述设计规则是否与所制备的平面晶体管的功能产出相关；所述优先级排序后的第四级别为：产量关键规则，检查所述设计规则是否与所制备的平面晶体管的参数成品率相关；其中，所述多个级别中，优先级由所述第一级别至所述第四级别的优先级依次降低；使用优先方法划分所述设计准则，基于优先级排序后的所述多个级别的所述设计规则对所述平面晶体管进行设计，将所述平面晶体管的设计准则和设计架构达到最佳化。对使用所述优先法划分的所述多个级别的设计规则进行良率评估及芯片尺寸大小评估；分析所述优先法划分的所述多个级别的设计规则与所述平面晶体管的功率、所述平面晶体管的性能、所述平面晶体管的面积以及所述平面晶体管的良率之间的相互影响关系。
其中，所述优先方法(priority method)是一种递归论构造方法。在递归论构造中，常常会产生以下问题:在构造过程中的某一时刻，可能有多个需求同时有被满足的机会，甚至有的需求已被暂时满足，但如果要满足某一个需求，就无法满足其他需求，或者使已暂时被满足的需求被损伤。这时就要决定需优先满足哪个需求。所谓优先方法就是给所有需求都指定优先级，当多个需求之间发生冲突时，优先满足优先级最高的需求。优先方法通常会产生损伤，即为满足优先级高的需求而破坏了已经建立的对低优先级需求的满足，但并非所有优先方法都一定有损伤。
如图1所示，为本实施例所提供的一种平面晶体管的设计准则的评估图。本实施例所提供的平面晶体管设计准则根据优先方法分为四个层次，其中第一级别层次为新规则；对所述设计规则进行优先级排序的第一个层次是检查所述设计规则是否是新规则。所述新规则定义为需要在设计技术标准(特别是一种全新的技术)中描述的新层规则或设计制造的新推荐规则或被划分为若干子规则的更复杂的条件规则。其中，大多数规则可以被发现，并从以前的技术中缩小；但是，新规则是为新流程的新层生成的。在早期工艺开发过程中，平面晶体管制造厂对这个新规则没有概念或经验，因为他们从来没有运行过这个新工艺。他们也不知道这个规则的潜在风险或弱点是什么。第二级别层次为区域关键规则；对所述设计规则进行优先级排序的第二个层次是检查所述设计规则是否设计芯片的尺寸大小，包括检查所述设计规则是否设计芯片的尺寸可缩小的幅度。这被称为关键区域(criticalarea)，设计一个新的设计准则的一个关键目的是检查基于所述设计准则开发的生产技术，所制备的芯片的大小可以缩小多少。比如，多螺距是一种定义前道工艺(front end ofline，简称FEOL)平面晶体管芯片尺寸的一个关键设计规则，所述前道工艺覆盖以及设计的单个器件，主要包括晶体管、电阻以及电容器等。金属线之间的间距则是后道工艺(backend of line，简称BEOL)中的一个关键设计规则，金属线间距规则设计了金属线与设备之间互连的线路。在后道工艺中，需要建立若干层的导电金属线，不同层的金属线之间由柱状金属相连接。第三级别层次为设计关键规则；对所述设计规则进行优先级排序的第三个层次是检查所述设计规则是否与所制备的平面晶体管的功能产出相关。所述功能产出包括功能成品率，通过所述功能产出的功能成品率来评价所述设计准则所造成的功能缺陷，功能产出的功能成品率是用来评价所述设计准则所生产出的平面晶体管造成功能缺陷的一个重要指标。第四级别层次为产量关键规则；对所述设计规则进行优先级排序的第四个层次是检查所述设计规则是否与所制备的平面晶体管的参数成品率相关。参数成品率是用来评价所述设计准则所引起的性能问题的一个重要指标。
在本实施例所提供的所述多个级别中，至少一所述级别的设计规则为非关键规则、所有级别的设计规则均为关键规则或所有级别的设计规则均为非关键规则；将划分后的所述多个级别的设计规则进行评估，将评估结果分为多个小组，并将多个小组分为多个风险等级；所述评估结果中，风险等级最高的为：所述第一级别、所述第二级别、所述第三级别及所述第四级别中的设计规则均为关键规则；风险等级最低的为：所述第一级别、所述第二级别、所述第三级别及所述第四级别中的设计规则均为非关键规则。
具体地，如图1所示，本实施例所提供的平面晶体管的设计准则通过优先方法评估划分为四层等级，包括所述新规则、所述区域关键规则、所述设计关键规则以及所述产量关键规则，其中，所述新规则、所述区域关键规则、所述设计关键规则以及所述产量关键规则中，至少一所述级别的设计规则为非关键规则、所有级别的设计规则均为关键规则或所有级别的设计规则均为非关键规则。根据所述设计准则的四层等级评估以及每层等级中均包括关键规则和非关键规则两种类别，在本实施例中将所述设计准则中的关键规则记为1，将所述设计准则中的非关键规则记为0，可以划分为16个小组。在所述设计准则的四层等级评估的16个小组中，某些小组的风险等级是不同的，某些小组的风险等级是相同的。所述16个小组包括：
第一小组：所述新规则为非关键规则(0)，所述区域关键规则为非关键规则(0)，所述设计关键规则为非关键规则(0)，所述产量关键规则为非关键规则(0)，即所述第一小组的四层等级评估中为(0000)；所述第一小组的风险等级系数为1；
第二小组：所述新规则为非关键规则(0)，所述区域关键规则为非关键规则(0)，所述设计关键规则为非关键规则(0)，所述产量关键规则为关键规则(1)，即所述第二小组的四层等级评估中为(0001)；所述第二小组的风险等级系数为2；
第三小组：所述新规则为非关键规则(0)，所述区域关键规则为非关键规则(0)，所述设计关键规则为关键规则(1)，所述产量关键规则为非关键规则(0)，即所述第三小组的四层等级评估中为(0010)；所述第三小组的风险等级系数为2；
第四小组：所述新规则为非关键规则(0)，所述区域关键规则为非关键规则(0)，所述设计关键规则为关键规则(1)，所述产量关键规则为关键规则(1)，即所述第四小组的四层等级评估中为(0011)；所述第四小组的风险等级系数为3；
第五小组：所述新规则为非关键规则(0)，所述区域关键规则为关键规则(1)，所述设计关键规则为非关键规则(0)，所述产量关键规则为非关键规则(0)，即所述第五小组的四层等级评估中为(0100)；所述第五小组的风险等级系数为4；
第六小组：所述新规则为非关键规则(0)，所述区域关键规则为关键规则(1)，所述设计关键规则为非关键规则(0)，所述产量关键规则为关键规则(1)，即所述第六小组的四层等级评估中为(0101)；所述第六小组的风险等级系数为5；
第七小组：所述新规则为非关键规则(0)，所述区域关键规则为关键规则(1)，所述设计关键规则为关键规则(1)，所述产量关键规则为非关键规则(0)，即所述第七小组的四层等级评估中为(0110)；所述第七小组的风险等级系数为5；
第八小组：所述新规则为非关键规则(0)，所述区域关键规则为关键规则(1)，所述设计关键规则为关键规则(1)，所述产量关键规则为关键规则(1)，即所述第八小组的四层等级评估中为(0111)；所述第八小组的风险等级系数为6；
第九小组：所述新规则为关键规则(1)，所述区域关键规则为非关键规则(0)，所述设计关键规则为非关键规则(0)，所述产量关键规则为非关键规则(0)，即所述第九小组的四层等级评估中为(1000)；所述第九小组的风险等级系数为7；
第十小组：所述新规则为关键规则(1)，所述区域关键规则为非关键规则(0)，所述设计关键规则为非关键规则(0)，所述产量关键规则为关键规则(1)，即所述第十小组的四层等级评估中为(1001)；所述第十小组的风险等级系数为8；
第十一小组：所述新规则为关键规则(1)，所述区域关键规则为非关键规则(0)，所述设计关键规则为关键规则(1)，所述产量关键规则为非关键规则(0)，即所述第十一小组的四层等级评估中为(1010)；所述第十一小组的风险等级系数为8；
第十二小组：所述新规则为关键规则(1)，所述区域关键规则为非关键规则(0)，所述设计关键规则为关键规则(1)，所述产量关键规则为关键规则(1)，即所述第十二小组的四层等级评估中为(1011)；所述第十二小组的风险等级系数为9；
第十三小组：所述新规则为关键规则(1)，所述区域关键规则为关键规则(1)，所述设计关键规则为非关键规则(0)，所述产量关键规则为非关键规则(0)，即所述第十三小组的四层等级评估中为(1100)；所述第十三小组的风险等级系数为10；
第十四小组：所述新规则为关键规则(1)，所述区域关键规则为关键规则(1)，所述设计关键规则为非关键规则(0)，所述产量关键规则为关键规则(1)，即所述第十四小组的四层等级评估中为(1101)；所述第十四小组的风险等级系数为11；
第十五小组：所述新规则为关键规则(1)，所述区域关键规则为关键规则(1)，所述设计关键规则为关键规则(1)，所述产量关键规则为非关键规则(0)，即所述第十五小组的四层等级评估中为(1110)；所述第十五小组的风险等级系数为11；
第十六小组：所述新规则为关键规则(1)，所述区域关键规则为关键规则(1)，所述设计关键规则为关键规则(1)，所述产量关键规则为关键规则(1)，即所述第十六小组的四层等级评估中为(1111)；所述第十六小组的风险等级系数为12。
其中，在所述设计准则的四层等级评估的16个小组中，所述新规则的风险系数优先级大于所述区域关键规则的风险系数优先级，所述区域关键规则的风险系数优先级大于所述设计关键规则的风险系数优先级，所述设计关键规则的风险系数优先级大于所述产量关键规则的风险系数优先级。在本实施例所提供的设计准则的四层等级评估的16个小组中，风险等级系数最高的为第十六小组，即所述新规则为关键规则(1)，所述区域关键规则为关键规则(1)，所述设计关键规则为关键规则(1)，所述产量关键规则为关键规则(1)；风险等级系数最低的为第一小组，即所述新规则为非关键规则(0)，所述区域关键规则为非关键规则(0)，所述设计关键规则为非关键规则(0)，所述产量关键规则为非关键规则(0)；
在本实施例所提供的设计准则的四层等级评估的16个小组中，所述第二小组(0001)与所述第三小组(0010)的风险等级系数相同，均为2；所述第六小组(0101)与所述第七小组(0110)的风险等级系数相同，均为5；所述第十小组(1001)与所述第十一小组(1010)的风险等级系数相同，均为8；所述第十四小组(1101)与所述第十五小组(1110)的风险等级系数相同，均为11。在本实施例所提供的设计准则的四层等级评估中，若所述设计关键规则和所述产量关键规则之间只满足某一个为关键的，那么所述设计关键规则和所述产量关键规则对所述设计准则的风险等级影响程度是一样的。
如图2所示，为本发明实施例所提供的设计准则中关于器件能效提升的评估示意图。参阅图2可知，所述设计准则评估了根据所述设计准则所制备的所述平面晶体管的效能提升，主要包括良率评估以及平面晶体管大小评估。在所述设计准则中的所述良率评估包括功能良率评估、参数良率评估以及工艺变化评估；其中，所述功能良率评估考虑加工余量指标，分为随机缺陷和系统性缺陷；所述参数良率评估考虑性能指标，分为延误和漏损量；所述工艺变化评估考虑对功能和参数的影响，分为随机工艺变化和系统性工艺变化。而所述平面晶体管大小评估包括标准电池的尺寸评估以及设计的灵活性评估。本发明实施例所提供的设计准则中需要考虑良率和平面晶体管大小的因素，需要在良率以及所能生产的平面晶体管大小两者之间权衡。
本发明实施例所提供的设计准则还考虑了所述优先方法与功率(Power)、性能(Performance)、面积(Area)以及良率(Yield)之间的相互影响关系，此方法简称为PPAY方法。所述PPAY方法中，功率(Power)指的是根据本实施例所提供的设计准则所生产的平面电晶体的功率。性能(Performance)的主要测试方法为：提取后道寄生RC，利用环振电路验证延迟，确保电路延迟的精确性。在所述性能测试中的关键问题是需要解决后道模型中的精确建模问题，测试所建造的模型需要反映后道工序中布线形貌以及工艺相关性等特征。而工艺模拟是指在实际的器件的特性基础上提取相关的电学参数，来进行模型拟合，产生出相应的器件模型，整合成相关的工艺设计软件包来提供给设计工程师进行产品设计。面积(Area)则是指所生产出的相关器件的面积能够达到多小。良率(Yield)则是考虑光学邻近效应校正工艺良率与所生产出的相关器件性能的影响。
如图3所示，为本实施例所提供的的环形振荡器的电路设计图。参阅图3可知，集成电路动态电流(Integrated circuit active current，简称IDDA)是一种开态交流电流，当驱动信号(enable)指定为“1”时，环形振荡器打开，并检测测量集成电路动态电流和频率。集成电路静态电流(Integrated circuit quiescent current，简称IDDQ)是一种闭态漏电流，当驱动信号(enable)指定为“0”时，环形振荡器关闭，并测量集成电路静态电流。所述设计准则还包括通过环形振荡器来验证电路延迟，并确保电路延迟的精确性；所述设计准则通过所述环形振荡器测量集成电路动态电流、集成电路静态电流以及频率变化，检测平面晶体管因设计准则变化所导致的性能变化，来提升所述平面晶体管的效能以及工艺良率。
如图4所示，为风险覆盖率与设计准则数量的研究图。由图4可知，设计准则的数量与风险覆盖率呈正比的关系，所述设计准则数量越多则相应的所述风险覆盖率越高。且所述风险覆盖率会随着所述设计准则数量的增加，所述风险系数呈对数递增。而本实施例所提供的平面晶体管的设计准则，只需要找出少数的设计准则，就可以覆盖较大的规则风险，通过本实施例所提供的平面晶体管的设计准则可以大量减少设计准则的开发成本与开发时间。
本实施例还提供一种平面晶体管，所述平面晶体管是由本实施例所提供的平面晶体管的设计准则所设计制造的。再此不赘述所述平面晶体管的相关结构。本实施例所提供的一种平面晶体管的设计准则及平面电晶体，通过设计一种平面晶体管的设计准则，使用优先方法将平面晶体管的设计准则进行评估并划分成4个级别，通过4个优先级别不同的准则层次，将所述平面晶体管的设计准则进行风险系数排序。本实施例所提供的平面晶体管的设计准则，只需要找出少数的设计规则，便可以覆盖较大的规则风险，还可以大量减少设计规则的开发成本与开发时间。本实施例所提供的平面晶体管的设计准则使用创新的设计准则优先方法与创新的设计布局，使得平面晶体管设计准则和设计架构达到最佳化。
在本说明书的描述中，参考术语“有些实施例”、“其他实施例”、“理想实施例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特征包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性描述不一定指的是相同的实施例或示例。
上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。
Claims (10)
1.一种平面晶体管的设计准则，其特征在于，包括：所述设计准则使用优先方法将设计规则划分成多个级别，并将所述多个级别进行优先级排序；其中，
所述优先级排序后的第一级别为：检查所述设计规则是否为新规则；
所述优先级排序后的第二级别为：检查所述设计规则是否设计芯片的尺寸大小；
所述优先级排序后的第三级别为：检查所述设计规则是否与所制备的平面晶体管的功能产出相关；
所述优先级排序后的第四级别为：检查所述设计规则是否与所制备的平面晶体管的参数成品率相关；
其中，所述多个级别中，优先级由所述第一级别至所述第四级别的优先级依次降低；使用优先方法划分所述设计准则，基于优先级排序后的所述多个级别的所述设计规则对所述平面晶体管进行设计；
对使用所述优先法划分的所述多个级别的设计规则进行良率评估及芯片尺寸大小评估；
分析所述优先法划分的所述多个级别的设计规则与所述平面晶体管的功率、所述平面晶体管的性能、所述平面晶体管的面积以及所述平面晶体管的良率之间的相互影响关系。
2.根据权利要求1所述的平面晶体管的设计准则，其特征在于，在所述优先级排序的第一级别中，所述新规则定义为需要在设计技术标准中描述的新层规则或设计制造的新推荐规则或被划分为若干子规则的条件规则。
3.根据权利要求2所述的平面晶体管的设计准则，其特征在于，在所述优先级排序的第二级别中，检查所述设计规则是否设计芯片的尺寸大小包括检查所述设计规则是否设计芯片的尺寸可缩小的幅度。
4.根据权利要求3所述的平面晶体管的设计准则，其特征在于，在所述优先级排序的第三级别中，所述功能产出包括功能成品率，通过所述功能产出的功能成品率来评价所述设计准则所造成的功能缺陷。
5.根据权利要求4所述的平面晶体管的设计准则，其特征在于，在所述优先级排序的第四级别中，通过所述参数成品率来评价所述设计准则所引起的性能问题。
6.根据权利要求1所述的平面晶体管的设计准则，其特征在于，所述多个级别中，至少一所述级别的设计规则为非关键规则、所有级别的设计规则均为关键规则或所有级别的设计规则均为非关键规则。
7.根据权利要求6所述的平面晶体管的设计准则，其特征在于，将划分后的所述多个级别的设计规则进行评估，将评估结果分为多个小组，并将多个小组分为多个风险等级；所述评估结果中，风险等级最高的为：所述第一级别、所述第二级别、所述第三级别及所述第四级别中的设计规则均为关键规则；风险等级最低的为：所述第一级别、所述第二级别、所述第三级别及所述第四级别中的设计规则均为非关键规则。
8.根据权利要求1所述的平面晶体管的设计准则，其特征在于，所述良率评估包括功能良率评估、参数良率评估以及工艺变化评估；其中，所述功能良率评估考虑加工余量指标，包括随机缺陷和系统性缺陷；所述参数良率评估考虑性能指标，包括延误和漏损量；所述工艺变化评估考虑对功能和参数的影响，包括随机工艺变化和系统性工艺变化；
所述平面晶体管大小评估包括标准电池的尺寸评估以及设计的灵活性评估。
9.根据权利要求1述的平面晶体管的设计准则，其特征在于，所述设计准则还包括通过环形振荡器来验证电路延迟，并确保电路延迟的精确性；所述设计准则通过所述环形振荡器测量集成电路动态电流、集成电路静态电流以及频率变化，检测平面晶体管因设计准则变化所导致的性能变化，来提升所述平面晶体管的效能以及工艺良率。
10.一种平面电晶体，其特征在于，所述平面电晶体使用了如权利要求1-9任一项所述的平面晶体管的设计准则。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| Publication Number | Publication Date |
|---|---|
| CN112818630A true CN112818630A (zh) | 2021-05-18 |
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| Application Number | Title | Priority Date | Filing Date |
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| CN202011636401.8A Active CN112818630B (zh) | 2020-12-31 | 2020-12-31 | 平面晶体管的设计方法及平面电晶体 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN112818630B (zh) |
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
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| TA01 | Transfer of patent application right | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
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| TR01 | Transfer of patent right |