JP3187498B2 - 半導体装置 - Google Patents
半導体装置Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置に係わり、特
に金属半導体電界効果トランジスタに関するものであ
る。
に金属半導体電界効果トランジスタに関するものであ
る。
【０００２】
【従来の技術】金属半導体電界効果トランジスタ（MESF
ET）では、半導体基板上に蒸着等により金属の薄膜を付
着させることでゲート電極を形成している。
ET）では、半導体基板上に蒸着等により金属の薄膜を付
着させることでゲート電極を形成している。
【０００３】また近年では、相補型ＭＥＳＦＥＴが開発
され実用化されるに至っている。この相補型ＭＥＳＦＥ
Ｔは、図７に示されるように異種伝導型のＭＥＳＦＥＴ
を平面的に並べて構成される。ｐ- 型半導体基板７０１
の表面部分に、絶縁体７０２を隔ててｐ型ＭＥＳＦＥＴ
とｎ型ＭＥＳＦＥＴとが配置される。ｐ型ＭＥＳＦＥＴ
は、ｎ+ 型不純物領域７０３内にｐ+ 型不純物領域７０
４が形成されている。このｐ+ 型不純物領域７０４の表
面上に、金属から成るゲート電極７０５と、その両側に
ソース７０６及びドレイン７０７が形成されている。ｎ
型ＭＥＳＦＥＴは、ｎ+ 型不純物領域７０８の表面上
に、ゲート電極７０９とドレイン７１０及びソース７１
１が形成されている。
され実用化されるに至っている。この相補型ＭＥＳＦＥ
Ｔは、図７に示されるように異種伝導型のＭＥＳＦＥＴ
を平面的に並べて構成される。ｐ- 型半導体基板７０１
の表面部分に、絶縁体７０２を隔ててｐ型ＭＥＳＦＥＴ
とｎ型ＭＥＳＦＥＴとが配置される。ｐ型ＭＥＳＦＥＴ
は、ｎ+ 型不純物領域７０３内にｐ+ 型不純物領域７０
４が形成されている。このｐ+ 型不純物領域７０４の表
面上に、金属から成るゲート電極７０５と、その両側に
ソース７０６及びドレイン７０７が形成されている。ｎ
型ＭＥＳＦＥＴは、ｎ+ 型不純物領域７０８の表面上
に、ゲート電極７０９とドレイン７１０及びソース７１
１が形成されている。
【０００４】さらに、不純物イオンを注入して単結晶金
属珪化物層を形成する方法が、Appl.Phys.Lett.50(198
7)95 に報告されている。
属珪化物層を形成する方法が、Appl.Phys.Lett.50(198
7)95 に報告されている。
【０００５】しかし、従来の装置には金属から成るゲー
ト電極と半導体との界面付近において、反応が起こって
結晶欠陥が発生するという問題があった。
ト電極と半導体との界面付近において、反応が起こって
結晶欠陥が発生するという問題があった。
【０００６】さらに、図７のような相補型ＭＥＳＦＥＴ
においても、金属から成るゲート電極７０９及び７０５
と半導体基板７０１との界面付近で、結晶欠陥が発生し
ていた。このような結晶欠陥は、特に半導体側において
顕著に発生し、半導体の空乏層中に欠陥が多数生じて特
性を劣化させていた。
においても、金属から成るゲート電極７０９及び７０５
と半導体基板７０１との界面付近で、結晶欠陥が発生し
ていた。このような結晶欠陥は、特に半導体側において
顕著に発生し、半導体の空乏層中に欠陥が多数生じて特
性を劣化させていた。
【０００７】また、従来の相補型ＭＥＳＦＥＴでは、異
種伝導型不純物領域７０８及び７０４を同一平面上に配
置する必要があり、集積度向上の妨げとなっていた。
種伝導型不純物領域７０８及び７０４を同一平面上に配
置する必要があり、集積度向上の妨げとなっていた。
【０００８】
【発明が解決しようとする課題】以上のように、従来の
半導体装置はゲート電極と半導体との界面付近で欠陥が
生じて特性が劣化していた。また相補型ＭＥＳＦＥＴに
は、集積度を向上させることができないという問題もあ
った。
半導体装置はゲート電極と半導体との界面付近で欠陥が
生じて特性が劣化していた。また相補型ＭＥＳＦＥＴに
は、集積度を向上させることができないという問題もあ
った。
【０００９】本発明は上記事情に鑑み、特性の劣化防
止、また相補型ＭＥＳＦＥＴにおいては特性の劣化防止
と共に集積度を向上し得る半導体装置を提供することを
目的とする。
止、また相補型ＭＥＳＦＥＴにおいては特性の劣化防止
と共に集積度を向上し得る半導体装置を提供することを
目的とする。
【００１０】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板と、前記半導体基板内に形成され、伝導型が
異なる第１の層及び第２の層と、前記第１の層と前記第
２の層の境界又はこの境界付近に形成され、前記半導体
基板と格子整合した結晶構造を有するショットキーゲー
ト電極と、前記第１の層において、前記ショットキーゲ
ート電極に対して形成された第１のソース領域及び第１
のドレイン領域と、前記第２の層において、前記ショッ
トキーゲート電極に対して形成された第２のソース領域
及び第２のドレイン領域と、前記第１のソース領域及び
前記第１のドレイン領域により定義される第１のチャネ
ル領域と、前記第２のソース領域及び前記第２のドレイ
ン領域により定義される第２のチャネル領域とを備え、
前記第１のチャネル領域と前記第２のチャネル領域とが
前記ショットキーゲート電極を介して対向する位置に定
義されていることを特徴とする。
半導体基板と、前記半導体基板内に形成され、伝導型が
異なる第１の層及び第２の層と、前記第１の層と前記第
２の層の境界又はこの境界付近に形成され、前記半導体
基板と格子整合した結晶構造を有するショットキーゲー
ト電極と、前記第１の層において、前記ショットキーゲ
ート電極に対して形成された第１のソース領域及び第１
のドレイン領域と、前記第２の層において、前記ショッ
トキーゲート電極に対して形成された第２のソース領域
及び第２のドレイン領域と、前記第１のソース領域及び
前記第１のドレイン領域により定義される第１のチャネ
ル領域と、前記第２のソース領域及び前記第２のドレイ
ン領域により定義される第２のチャネル領域とを備え、
前記第１のチャネル領域と前記第２のチャネル領域とが
前記ショットキーゲート電極を介して対向する位置に定
義されていることを特徴とする。
【００１１】前記ショットキーゲート電極が、コバル
ト、ニッケル、チタンのいずれかを含む金属シリサイド
から成るものであってよく、あるいはまた、前記ショッ
トキーゲート電極が、カルシウム、バナジウム、クロ
ム、ジルコニウム、ニオブ、モリブデン、パラジウム、
タングステン、ハフニウム、タンタル、レニウム、オス
ミウム、イリジウム、プラチナ、イットリウム、ガドリ
ニウム、テルビウム、ジスプロシウム、ホルミウム、エ
ルビウム、ツリウム、イッテルビウム、ルテニウムのい
ずれかを含む金属シリサイドから成るものであってよ
い。
ト、ニッケル、チタンのいずれかを含む金属シリサイド
から成るものであってよく、あるいはまた、前記ショッ
トキーゲート電極が、カルシウム、バナジウム、クロ
ム、ジルコニウム、ニオブ、モリブデン、パラジウム、
タングステン、ハフニウム、タンタル、レニウム、オス
ミウム、イリジウム、プラチナ、イットリウム、ガドリ
ニウム、テルビウム、ジスプロシウム、ホルミウム、エ
ルビウム、ツリウム、イッテルビウム、ルテニウムのい
ずれかを含む金属シリサイドから成るものであってよ
い。
【００１２】本発明の半導体装置の製造方法は、シリコ
ン半導体基板に伝導型の異なる第１の層と第２の層とを
形成する工程と、前記第１の層と前記第２の層の境界又
はこの境界付近のゲート電極形成領域に金属イオンを注
入する工程と、前記シリコン半導体基板を加熱し、前記
シリコン半導体基板と格子整合した結晶構造を有するシ
ョットキーゲート電極を、前記ゲート電極形成領域に形
成する工程と、前記第１の層に、前記ショットキーゲー
ト電極に対する第１のソース領域及び第１のドレイン領
域を形成する工程と、前記第２の層に、前記ショットキ
ーゲート電極に対する第２のソース領域及び第２のドレ
イン領域を形成する工程とを備え、前記第１のソース領
域及び前記第１のドレイン領域により定義される第１の
チャネル領域と、前記第２のソース領域及び前記第２の
ドレイン領域により定義される第２のチャネル領域が、
前記ショットキー電極を介して対向する位置に定義され
ていることを特徴とする。
ン半導体基板に伝導型の異なる第１の層と第２の層とを
形成する工程と、前記第１の層と前記第２の層の境界又
はこの境界付近のゲート電極形成領域に金属イオンを注
入する工程と、前記シリコン半導体基板を加熱し、前記
シリコン半導体基板と格子整合した結晶構造を有するシ
ョットキーゲート電極を、前記ゲート電極形成領域に形
成する工程と、前記第１の層に、前記ショットキーゲー
ト電極に対する第１のソース領域及び第１のドレイン領
域を形成する工程と、前記第２の層に、前記ショットキ
ーゲート電極に対する第２のソース領域及び第２のドレ
イン領域を形成する工程とを備え、前記第１のソース領
域及び前記第１のドレイン領域により定義される第１の
チャネル領域と、前記第２のソース領域及び前記第２の
ドレイン領域により定義される第２のチャネル領域が、
前記ショットキー電極を介して対向する位置に定義され
ていることを特徴とする。
【００１３】前記シリコン半導体基板を加熱する工程に
より、前記ゲート電極形成領域に、金属シリサイドから
成るショットキーゲート電極が形成されてよい。
より、前記ゲート電極形成領域に、金属シリサイドから
成るショットキーゲート電極が形成されてよい。
【００１４】前記金属イオンが、コバルト、ニッケル、
チタンのいずれかのイオンであってよく、あるいはま
た、前記金属イオンが、カルシウム、バナジウム、クロ
ム、ジルコニウム、ニオブ、モリブデン、パラジウム、
タングステン、ハフニウム、タンタル、レニウム、オス
ミウム、イリジウム、プラチナ、イットリウム、ガドリ
ニウム、テルビウム、ジスプロシウム、ホルミウム、エ
ルビウム、ツリウム、イッテルビウム、ルテニウムのい
ずれかのイオンであってよい。
チタンのいずれかのイオンであってよく、あるいはま
た、前記金属イオンが、カルシウム、バナジウム、クロ
ム、ジルコニウム、ニオブ、モリブデン、パラジウム、
タングステン、ハフニウム、タンタル、レニウム、オス
ミウム、イリジウム、プラチナ、イットリウム、ガドリ
ニウム、テルビウム、ジスプロシウム、ホルミウム、エ
ルビウム、ツリウム、イッテルビウム、ルテニウムのい
ずれかのイオンであってよい。
【００１５】
【作用】伝導型の異なる第１及び第２の層の境界又はこ
の境界付近に形成され、半導体基板と格子整合した結晶
構造を有するショットキーゲート電極により第１及び第
２の層に流れる電流を制御することで、半導体と電極と
の境界付近で欠陥が発生するのを防止することができる
と共に、第１及び第２の層に流れる電流を同一のショッ
トキーゲート電極により制御することで、異なるゲート
電極によりそれぞれの電流を制御する場合より集積度を
向上させることができる。
の境界付近に形成され、半導体基板と格子整合した結晶
構造を有するショットキーゲート電極により第１及び第
２の層に流れる電流を制御することで、半導体と電極と
の境界付近で欠陥が発生するのを防止することができる
と共に、第１及び第２の層に流れる電流を同一のショッ
トキーゲート電極により制御することで、異なるゲート
電極によりそれぞれの電流を制御する場合より集積度を
向上させることができる。
【００１６】
【００１７】
【００１８】
【実施例】以下、本発明の一実施例について図面を参照
して説明する。本発明の第１の実施例は、半導体基板が
伝導型の異なる二層構造となっており、境界領域付近に
形成されたショットキーゲート電極によってチャネル電
流を制御する点に特徴がある。
して説明する。本発明の第１の実施例は、半導体基板が
伝導型の異なる二層構造となっており、境界領域付近に
形成されたショットキーゲート電極によってチャネル電
流を制御する点に特徴がある。
【００１９】図１に、この第１の実施例による半導体装
置の縦断面構造を示す。ｐ- 型半導体基板１０１の表面
部分に、ヒ素イオン（Ａｓ+ ）等が注入されてｎ型シリ
コン層１１が形成されている。ｎ型シリコン層１０１の
表面上にレジストが塗布され、ゲート電極を形成すべき
領域が除去されて図示されていないレジスト膜が形成さ
れる。このレジスト膜をマスクとして、コバルトイオン
（Ｃo + ）がｎ型シリコン層１０２の表面に注入され
て、ゲート電極１０３が形成される。
置の縦断面構造を示す。ｐ- 型半導体基板１０１の表面
部分に、ヒ素イオン（Ａｓ+ ）等が注入されてｎ型シリ
コン層１１が形成されている。ｎ型シリコン層１０１の
表面上にレジストが塗布され、ゲート電極を形成すべき
領域が除去されて図示されていないレジスト膜が形成さ
れる。このレジスト膜をマスクとして、コバルトイオン
（Ｃo + ）がｎ型シリコン層１０２の表面に注入され
て、ゲート電極１０３が形成される。
【００２０】この後、半導体基板１０１に対し、摂氏約
６００度で約１時間、さらに摂氏約１０００度で３０分
間熱処理が行われる。これにより、ゲート電極１０３が
完全なＣｏＳｉ2 の組成を有するシリサイドとなり、ｎ
型シリコン層１０２及び半導体基板１０１に対しエピタ
キシャル層となる。この後、ゲート電極１０３の両側に
一定の間隔を空けてｎ+ 型シリコン領域１０４が形成さ
れ、ソース、ドレイン領域をそれぞれ構成する。ｎ型シ
リコン層１０２上には絶縁膜１０５が形成され、ソー
ス、ドレイン領域上にホールが開孔され、このホールを
介して配線層１０６が接続される。
６００度で約１時間、さらに摂氏約１０００度で３０分
間熱処理が行われる。これにより、ゲート電極１０３が
完全なＣｏＳｉ2 の組成を有するシリサイドとなり、ｎ
型シリコン層１０２及び半導体基板１０１に対しエピタ
キシャル層となる。この後、ゲート電極１０３の両側に
一定の間隔を空けてｎ+ 型シリコン領域１０４が形成さ
れ、ソース、ドレイン領域をそれぞれ構成する。ｎ型シ
リコン層１０２上には絶縁膜１０５が形成され、ソー
ス、ドレイン領域上にホールが開孔され、このホールを
介して配線層１０６が接続される。
【００２１】例えば、高抵抗な半導体基板１０１の表面
部分に、不純物濃度が１×１０16１／cm3 で、半導体基
板１２との深さ方向の距離が１０nmのチャネルｎ型層を
形成した場合、ｎ型ＭＥＳＦＥＴの閾値の絶対値は約
０．３５Ｖとなる。
部分に、不純物濃度が１×１０16１／cm3 で、半導体基
板１２との深さ方向の距離が１０nmのチャネルｎ型層を
形成した場合、ｎ型ＭＥＳＦＥＴの閾値の絶対値は約
０．３５Ｖとなる。
【００２２】ここで、ゲート電極１３とｎ型シリコン層
１０２との境界において、エネルギダイアグラム上の障
壁が形成される。これにより、ｎ型シリコン層１０２内
の空乏層を、ゲート電極１０３によって制御することが
可能となる。
１０２との境界において、エネルギダイアグラム上の障
壁が形成される。これにより、ｎ型シリコン層１０２内
の空乏層を、ゲート電極１０３によって制御することが
可能となる。
【００２３】また、図１ではゲート電極１０３がｎ型シ
リコン層１０２の表面部分に形成されているが、深さ方
向の位置は変えることができる。例えば、図２（ａ）の
ように、ゲート電極１０３をｐ- 型半導体基板１０１上
に形成してもよく、図２（ｂ）のようにｐ- 型半導体基
板１２とｎ型シリコン層１０２との境界に形成すること
もできる。あるいは、図２（ｃ）のようにｎ型シリコン
層１０２中にゲート電極１０３を形成してもよい。いず
れの位置に形成しても、ｎ型シリコン層１０２における
ゲート電極１０３との境界部分の空乏層の拡がりを、ゲ
ート電極１３により制御することができる。
リコン層１０２の表面部分に形成されているが、深さ方
向の位置は変えることができる。例えば、図２（ａ）の
ように、ゲート電極１０３をｐ- 型半導体基板１０１上
に形成してもよく、図２（ｂ）のようにｐ- 型半導体基
板１２とｎ型シリコン層１０２との境界に形成すること
もできる。あるいは、図２（ｃ）のようにｎ型シリコン
層１０２中にゲート電極１０３を形成してもよい。いず
れの位置に形成しても、ｎ型シリコン層１０２における
ゲート電極１０３との境界部分の空乏層の拡がりを、ゲ
ート電極１３により制御することができる。
【００２４】このように、第１の実施例はシリコン基板
に金属イオンが注入されてシリサイド化されたゲート電
極を用いる。この電極は、シリコンとの間で格子整合性
がよく、電極の境界付近で結晶欠陥が起こるのが防止さ
れる。
に金属イオンが注入されてシリサイド化されたゲート電
極を用いる。この電極は、シリコンとの間で格子整合性
がよく、電極の境界付近で結晶欠陥が起こるのが防止さ
れる。
【００２５】次に、本発明の第２の実施例について説明
する。この実施例は、第１の実施例と同様にショットキ
ーゲート電極によりチャネル電流を制御するが、さらに
相補型金属半導体電解効果トランジスタ（ＣＭＥＳＦＥ
Ｔ）としての機能を備えている。
する。この実施例は、第１の実施例と同様にショットキ
ーゲート電極によりチャネル電流を制御するが、さらに
相補型金属半導体電解効果トランジスタ（ＣＭＥＳＦＥ
Ｔ）としての機能を備えている。
【００２６】この第２の実施例による半導体装置は、工
程別に素子の縦断面を示した図３のようにして製造され
る。
程別に素子の縦断面を示した図３のようにして製造され
る。
【００２７】図３（ａ）のように、ｎ- 型半導体基板３
０１の表面部分にホウ素等の不純物イオンを注入し、ｐ
型シリコン層３０２を形成する。レジストを塗布して所
望の領域が除去されるようにパターニングを行う。この
レジスト膜をマスクとしてホウ素等の不純物イオンを注
入し、ｐ型シリコン層３０２内の表面に、ｐ型ＭＥＳＦ
ＥＴのソースとなるｐ+ 型シリコン領域３０３を形成す
る。また、この図３（ａ）に示されたようなレジスト膜
３０４をマスクとしてイオン注入を行い、ｐ型ＭＥＳＦ
ＥＴのドレインとなるｐ+ 型シリコン領域３０５を形成
する。なお、ｐ+ 型シリコン領域３０３，３０５は同時
に形成することも可能である。
０１の表面部分にホウ素等の不純物イオンを注入し、ｐ
型シリコン層３０２を形成する。レジストを塗布して所
望の領域が除去されるようにパターニングを行う。この
レジスト膜をマスクとしてホウ素等の不純物イオンを注
入し、ｐ型シリコン層３０２内の表面に、ｐ型ＭＥＳＦ
ＥＴのソースとなるｐ+ 型シリコン領域３０３を形成す
る。また、この図３（ａ）に示されたようなレジスト膜
３０４をマスクとしてイオン注入を行い、ｐ型ＭＥＳＦ
ＥＴのドレインとなるｐ+ 型シリコン領域３０５を形成
する。なお、ｐ+ 型シリコン領域３０３，３０５は同時
に形成することも可能である。
【００２８】レジスト膜３０４を一旦除去し、再びレジ
ストを塗布する。ｎ型ＭＥＳＦＥＴの素子領域の部分が
除去されるようにパターニングを行ってレジスト膜を形
成する。このレジスト膜をマスクとしてヒ素等の不純物
イオンを注入し、ｐ型シリコン層３０２内にｎ型ＭＥＳ
ＦＥＴの素子領域となるｎ型シリコン領域３０６を形成
する。このレジスト膜を除去し、ドレイン領域が除去さ
れたレジスト膜を再び形成する。このレジスト膜をマス
クとして不純物イオンを注入し、ｎ型シリコン領域３０
６内により不純物濃度が高くｎ型のドレイン領域となる
ｎ+ 型シリコン領域３０７を形成する。同様に、ソース
領域となるｎ+ 型シリコン領域３０８も形成する。これ
により、ｎ型ＭＥＳＦＥＴのドレイン領域であるｎ+ 型
シリコン領域３０７と、ｐ型ＭＥＳＦＥＴのドレイン領
域であるｐ+ 型シリコン領域３０５とが上下に配置され
た状態になる。
ストを塗布する。ｎ型ＭＥＳＦＥＴの素子領域の部分が
除去されるようにパターニングを行ってレジスト膜を形
成する。このレジスト膜をマスクとしてヒ素等の不純物
イオンを注入し、ｐ型シリコン層３０２内にｎ型ＭＥＳ
ＦＥＴの素子領域となるｎ型シリコン領域３０６を形成
する。このレジスト膜を除去し、ドレイン領域が除去さ
れたレジスト膜を再び形成する。このレジスト膜をマス
クとして不純物イオンを注入し、ｎ型シリコン領域３０
６内により不純物濃度が高くｎ型のドレイン領域となる
ｎ+ 型シリコン領域３０７を形成する。同様に、ソース
領域となるｎ+ 型シリコン領域３０８も形成する。これ
により、ｎ型ＭＥＳＦＥＴのドレイン領域であるｎ+ 型
シリコン領域３０７と、ｐ型ＭＥＳＦＥＴのドレイン領
域であるｐ+ 型シリコン領域３０５とが上下に配置され
た状態になる。
【００２９】この後、図３（ｂ）のＡ−Ａ線に沿う縦断
面において、トレンチを掘って素子分離を行う。さら
に、この図３（ｂ）に示されたようなゲート領域及びド
レイン領域が除去されたレジスト膜３０９を形成する。
このレジスト膜３０９をマスクとして、ｐ型シリコン層
３０２とｎ型シリコン層３０６との境界領域にコバルト
（Ｃｏ）等の金属イオンを注入し、ゲート電極３１０
と、ドレインのオーミック接合部３１１とを形成する。
このオーミック接合部３１１は、ｎ+ 型シリコン領域３
０７とｐ+ 型シリコン領域３０５とをオーミック接合す
るもので、ｎ型ＭＥＳＦＥＴのドレイン領域とｐ型ＭＥ
ＳＦＥＴのドレイン領域との出力端子となる。
面において、トレンチを掘って素子分離を行う。さら
に、この図３（ｂ）に示されたようなゲート領域及びド
レイン領域が除去されたレジスト膜３０９を形成する。
このレジスト膜３０９をマスクとして、ｐ型シリコン層
３０２とｎ型シリコン層３０６との境界領域にコバルト
（Ｃｏ）等の金属イオンを注入し、ゲート電極３１０
と、ドレインのオーミック接合部３１１とを形成する。
このオーミック接合部３１１は、ｎ+ 型シリコン領域３
０７とｐ+ 型シリコン領域３０５とをオーミック接合す
るもので、ｎ型ＭＥＳＦＥＴのドレイン領域とｐ型ＭＥ
ＳＦＥＴのドレイン領域との出力端子となる。
【００３０】コバルトイオンを注入した後、摂氏６００
度で１時間、さらに摂氏１０００度で３０分間熱処理を
行う。これにより、シリサイドが完全なＣｏＳｉ2 の組
成となり、また半導体基板３０１に対してエピタキシャ
ルとなる。
度で１時間、さらに摂氏１０００度で３０分間熱処理を
行う。これにより、シリサイドが完全なＣｏＳｉ2 の組
成となり、また半導体基板３０１に対してエピタキシャ
ルとなる。
【００３１】次に、ｎ型のソース領域であるｎ+ 型シリ
コン領域３０８とｐ型のソース領域であるｐ+ 型不純物
領域３０３とを絶縁するため、間に絶縁物を形成する。
ｎ型シリコン層３０６とｐ型シリコン層３０２との境界
領域が除去されたレジスト膜を形成し、これをマスクと
して酸素のイオン注入を行う。これにより、図３（ｃ）
のようにｎ型シリコン層３０６とｐ型シリコン層３０２
との境界領域に酸化物層３１２が形成される。Ａ−Ａ線
に沿う縦断面に素子分離用のトレンチを掘り、図４のよ
うにシリコン酸化物３１３で埋める。
コン領域３０８とｐ型のソース領域であるｐ+ 型不純物
領域３０３とを絶縁するため、間に絶縁物を形成する。
ｎ型シリコン層３０６とｐ型シリコン層３０２との境界
領域が除去されたレジスト膜を形成し、これをマスクと
して酸素のイオン注入を行う。これにより、図３（ｃ）
のようにｎ型シリコン層３０６とｐ型シリコン層３０２
との境界領域に酸化物層３１２が形成される。Ａ−Ａ線
に沿う縦断面に素子分離用のトレンチを掘り、図４のよ
うにシリコン酸化物３１３で埋める。
【００３２】ここで、ｐ型シリコン層３０２とｎ型シリ
コン層３０６との境界面付近に酸素のイオン注入を行う
場合、ゲート電極３１０のドレイン側よりの領域にも同
時に行うと、短チャネル効果をより低減させることがで
きる。
コン層３０６との境界面付近に酸素のイオン注入を行う
場合、ゲート電極３１０のドレイン側よりの領域にも同
時に行うと、短チャネル効果をより低減させることがで
きる。
【００３３】このような方法で得られた第２の実施例に
よる装置は、例えば次のような閾値を有する。高抵抗な
半導体基板に、不純物濃度が２×１０15１／cm3 で深さ
が５００ｎｍのｐ型不純物層と、不純物濃度が１×１０
16１／cm3 で深さが１００ｎｍのｎ型不純物層とを形成
した場合には、ｐ型及びｎ型ＭＥＳＦＥＴの閾値の絶対
値は共に約０．３５Ｖとなる。
よる装置は、例えば次のような閾値を有する。高抵抗な
半導体基板に、不純物濃度が２×１０15１／cm3 で深さ
が５００ｎｍのｐ型不純物層と、不純物濃度が１×１０
16１／cm3 で深さが１００ｎｍのｎ型不純物層とを形成
した場合には、ｐ型及びｎ型ＭＥＳＦＥＴの閾値の絶対
値は共に約０．３５Ｖとなる。
【００３４】本発明の第３の実施例について、以下に述
べる。第３の実施例による半導体装置は、次のようにし
て製造することができる。図５に、工程別に素子の縦断
面を斜視図として示す。ｎ- 型半導体基板５０１のＳＯ
Ｉ(Silicon-on-insulator)部分に、ホウ素等のｐ型不純
物イオンを注入してｐ型シリコン層５０２を形成する。
このｐ型シリコン層５０２の表面に、ヒ素等のｎ型不純
物イオンを注入してｎ型シリコン層５０３を形成する。
べる。第３の実施例による半導体装置は、次のようにし
て製造することができる。図５に、工程別に素子の縦断
面を斜視図として示す。ｎ- 型半導体基板５０１のＳＯ
Ｉ(Silicon-on-insulator)部分に、ホウ素等のｐ型不純
物イオンを注入してｐ型シリコン層５０２を形成する。
このｐ型シリコン層５０２の表面に、ヒ素等のｎ型不純
物イオンを注入してｎ型シリコン層５０３を形成する。
【００３５】ｎ型シリコン層５０３に対して、反応性イ
オンエッチング（ＲＩＥ）を行い、図５（ｂ）に示され
るような形状にｎ型シリコン層５０３ａを加工する。
オンエッチング（ＲＩＥ）を行い、図５（ｂ）に示され
るような形状にｎ型シリコン層５０３ａを加工する。
【００３６】図５（ｃ）に示されるように、ＬＰＣＶＤ
法を用いてｐ型シリコン層５０２上にシリコン酸化膜５
０４を堆積する。ｐ型シリコン層５０２とｎ型シリコン
層５０３ａとの境界面付近に、コバルトイオン（Ｃ
ｏ+ ）の注入と熱処理とを行って、コバルトシリサイド
（ＣｏＳｉ2 ）から成るゲート電極５０５を形成する。
法を用いてｐ型シリコン層５０２上にシリコン酸化膜５
０４を堆積する。ｐ型シリコン層５０２とｎ型シリコン
層５０３ａとの境界面付近に、コバルトイオン（Ｃ
ｏ+ ）の注入と熱処理とを行って、コバルトシリサイド
（ＣｏＳｉ2 ）から成るゲート電極５０５を形成する。
【００３７】図５（ｄ）のように、エッチングを行って
シリコン酸化膜５０４を剥離した後、ゲート電極５０５
とほぼ同じ膜厚となるように、ＣＶＤ法を用いてシリコ
ン酸化膜５０６を形成する。
シリコン酸化膜５０４を剥離した後、ゲート電極５０５
とほぼ同じ膜厚となるように、ＣＶＤ法を用いてシリコ
ン酸化膜５０６を形成する。
【００３８】図６（ａ）のように、シリコン酸化膜５０
６上に、ｎ型シリコン層５０３ａとほぼ同じ膜厚になる
ようにエピタキシャル成長させて、ｎ+ 型シリコン層５
０７を形成する。
６上に、ｎ型シリコン層５０３ａとほぼ同じ膜厚になる
ようにエピタキシャル成長させて、ｎ+ 型シリコン層５
０７を形成する。
【００３９】ｎ+ 型シリコン層５０７及びシリコン酸化
膜５０６にＲＩＥを行い、図６（ｂ）のようにメサ状の
形状に加工する。さらに、ｐ型不純物層５０２のうちｎ
+ 型不純物層５０７ａ及びシリコン酸化膜５０６ａによ
り覆われていない露出した領域に、ホウ素イオンを注入
する。拡散工程により、シリコン酸化膜５０６ａ下まで
横方向に不純物を十分に拡散させて、ｐ+ 型シリコン層
５０８を形成する。
膜５０６にＲＩＥを行い、図６（ｂ）のようにメサ状の
形状に加工する。さらに、ｐ型不純物層５０２のうちｎ
+ 型不純物層５０７ａ及びシリコン酸化膜５０６ａによ
り覆われていない露出した領域に、ホウ素イオンを注入
する。拡散工程により、シリコン酸化膜５０６ａ下まで
横方向に不純物を十分に拡散させて、ｐ+ 型シリコン層
５０８を形成する。
【００４０】表面全体に、保護膜としてシリコン酸化膜
５０９を堆積する。図６（ｃ）のように、シリコン酸化
膜５０９に対して、ｐ+ 型シリコン層５０８上と、ｎ+
型シリコン層２０７ａ上にコンタクトホール５１０，５
１１を開孔する。アルミニウムを堆積し、このコンタク
トホール５１０，５１１においてｐ+ 型シリコン層２０
８及びｎ+ 型シリコン層５０７ａとそれぞれ導通させた
状態にする。堆積されたアルミニウムに対し、写真蝕刻
法を用いてパターニングを行い、Ａｌ配線層５１２，５
１３を形成する。このＡｌ配線層５１２，５１３の配線
パターンの一例を、図６（ｄ）に示す。
５０９を堆積する。図６（ｃ）のように、シリコン酸化
膜５０９に対して、ｐ+ 型シリコン層５０８上と、ｎ+
型シリコン層２０７ａ上にコンタクトホール５１０，５
１１を開孔する。アルミニウムを堆積し、このコンタク
トホール５１０，５１１においてｐ+ 型シリコン層２０
８及びｎ+ 型シリコン層５０７ａとそれぞれ導通させた
状態にする。堆積されたアルミニウムに対し、写真蝕刻
法を用いてパターニングを行い、Ａｌ配線層５１２，５
１３を形成する。このＡｌ配線層５１２，５１３の配線
パターンの一例を、図６（ｄ）に示す。
【００４１】このような第２、第３の実施例によれば、
第１の実施例と同様にゲート電極の境界面付近での欠陥
を防止できるだけでなく、上下にｎ型MESFETとｐ型MESF
ETとが配置されるため集積度が向上する。
第１の実施例と同様にゲート電極の境界面付近での欠陥
を防止できるだけでなく、上下にｎ型MESFETとｐ型MESF
ETとが配置されるため集積度が向上する。
【００４２】上述した実施例は一例であり、本発明を限
定するものではない。例えば、第１ないし第３の実施例
において、表示された伝導型を全て反転することも可能
である。また、ゲート電極を形成するために注入する金
属イオンは、コバルトイオン（Ｃｏ+ ）に限定されな
い。例えば、ニッケル（Ｎｉ）、カルシウム（Ｃａ）、
チタン（Ｔｉ）、バナジウム（Ｖ）、クロム（Ｃｒ）、
ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、モリブデン
（Ｍｏ）、パラジウム（Ｐｄ）、タングステン（Ｗ）、
ハフニウム（Ｈｆ）、タンタル（Ｔａ）、レニウム（Ｒ
ｅ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、プラ
チナ（Ｐｔ）、イットリウム（Ｙ）、ガドリニウム（Ｇ
ｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、
ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム
（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテニウム（Ｒ
ｕ）等のイオンを用いてもよい。
定するものではない。例えば、第１ないし第３の実施例
において、表示された伝導型を全て反転することも可能
である。また、ゲート電極を形成するために注入する金
属イオンは、コバルトイオン（Ｃｏ+ ）に限定されな
い。例えば、ニッケル（Ｎｉ）、カルシウム（Ｃａ）、
チタン（Ｔｉ）、バナジウム（Ｖ）、クロム（Ｃｒ）、
ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、モリブデン
（Ｍｏ）、パラジウム（Ｐｄ）、タングステン（Ｗ）、
ハフニウム（Ｈｆ）、タンタル（Ｔａ）、レニウム（Ｒ
ｅ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、プラ
チナ（Ｐｔ）、イットリウム（Ｙ）、ガドリニウム（Ｇ
ｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、
ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム
（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテニウム（Ｒ
ｕ）等のイオンを用いてもよい。
【００４３】
【発明の効果】以上説明したように、本発明の半導体装
置によれば、半導体基板と格子整合した結晶構造を有す
るショットキーゲート電極により第１及び第２の層に流
れる電流を制御することで、半導体基板と電極との境界
付近で欠陥が発生するのを防止することができると共
に、第１及び第２の層に流れる電流を同一のショットキ
ーゲート電極により制御することで、異なるゲート電極
によりそれぞれの電流を制御する場合より集積度を向上
させることが可能である。
置によれば、半導体基板と格子整合した結晶構造を有す
るショットキーゲート電極により第１及び第２の層に流
れる電流を制御することで、半導体基板と電極との境界
付近で欠陥が発生するのを防止することができると共
に、第１及び第２の層に流れる電流を同一のショットキ
ーゲート電極により制御することで、異なるゲート電極
によりそれぞれの電流を制御する場合より集積度を向上
させることが可能である。
【図１】本発明の第１の実施例による半導体装置の構成
を示した縦断面図。
を示した縦断面図。
【図２】同半導体装置においてゲート電極を形成する三
通りの位置を示した縦断面図。
通りの位置を示した縦断面図。
【図３】本発明の第２の実施例による半導体装置の構成
及びこの装置を製造する方法を工程別に示した縦断面
図。
及びこの装置を製造する方法を工程別に示した縦断面
図。
【図４】図３におけるＡ−Ａ線に沿う縦断面を示した断
面図。
面図。
【図５】本発明の第３の実施例による半導体装置の構成
及びこの装置を製造する方法を工程別に示した縦断面
図。
及びこの装置を製造する方法を工程別に示した縦断面
図。
【図６】本発明の第３の実施例による半導体装置の構成
及びこの装置を製造する方法を工程別に示した縦断面
図。
及びこの装置を製造する方法を工程別に示した縦断面
図。
【図７】従来の半導体装置の構成を示した縦断面図。
１０３，３１０，５０５，７０５，７０９ ゲート電極
（入力端子） １０５，７０２ 絶縁体 ３１２，５０４，５０６，５０６ａ，５０９ シリコン
酸化膜 １０２，３０６，５０３，５０３ａ ｎ型シリコン層 ３０２，５０２ ｐ型シリコン層 ３０７，３０８，５０７，５０７ａ，７０３，７０８
ｎ+ 型シリコン層 ３０３，５０８，７０４ ｐ+ 型シリコン層 ５０７，５０７ａ ｎ+ 型エピタキシャルシリコン層 ３０１，５０１ ｎ- 半導体基板 １０１，７０１ ｐ- 半導体基板 ３１１，７０７，７１０ ドレイン出力端子（オーミッ
ク接合部） ７０６，７１１ ソース電極（オーミック接合部） ３１３ トレンチ素子分離 ３０４，３０９ レジスト膜 １０６，５１２，５１３，５１４， Ａ１配線層 ５４０，５１１，５１５，５１６ コンタクトホール
（入力端子） １０５，７０２ 絶縁体 ３１２，５０４，５０６，５０６ａ，５０９ シリコン
酸化膜 １０２，３０６，５０３，５０３ａ ｎ型シリコン層 ３０２，５０２ ｐ型シリコン層 ３０７，３０８，５０７，５０７ａ，７０３，７０８
ｎ+ 型シリコン層 ３０３，５０８，７０４ ｐ+ 型シリコン層 ５０７，５０７ａ ｎ+ 型エピタキシャルシリコン層 ３０１，５０１ ｎ- 半導体基板 １０１，７０１ ｐ- 半導体基板 ３１１，７０７，７１０ ドレイン出力端子（オーミッ
ク接合部） ７０６，７１１ ソース電極（オーミック接合部） ３１３ トレンチ素子分離 ３０４，３０９ レジスト膜 １０６，５１２，５１３，５１４， Ａ１配線層 ５４０，５１１，５１５，５１６ コンタクトホール
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−120074（ＪＰ，Ａ) 特開 平２−156573（ＪＰ，Ａ) 特開 平１−232759（ＪＰ，Ａ) 特開 昭63−62350（ＪＰ，Ａ) 特開 平３−165577（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/338 H01L 29/812 H01L 29/872
Claims (7)
- 【請求項１】半導体基板と、 前記半導体基板内に形成され、伝導型が異なる第１の層
及び第２の層と、 前記第１の層と前記第２の層の境界又はこの境界付近に
形成され、前記半導体基板と格子整合した結晶構造を有
するショットキーゲート電極と、 前記第１の層において、前記ショットキーゲート電極に
対して形成された第１のソース領域及び第１のドレイン
領域と、 前記第２の層において、前記ショットキーゲート電極に
対して形成された第２のソース領域及び第２のドレイン
領域と、 前記第１のソース領域及び前記第１のドレイン領域によ
り定義される第１のチャネル領域と、 前記第２のソース領域及び前記第２のドレイン領域によ
り定義される第２のチャネル領域とを備え、 前記第１のチャネル領域と前記第２のチャネル領域とが
前記ショットキーゲート電極を介して対向する位置に定
義されていることを特徴とする半導体装置。 - 【請求項２】前記ショットキーゲート電極が、コバル
ト、ニッケル、チタンのいずれかを含む金属シリサイド
から成ることを特徴とする請求項１記載の半導体装置。 - 【請求項３】前記ショットキーゲート電極が、カルシウ
ム、バナジウム、クロム、ジルコニウム、ニオブ、モリ
ブデン、パラジウム、タングステン、ハフニウム、タン
タル、レニウム、オスミウム、イリジウム、プラチナ、
イットリウム、ガドリニウム、テルビウム、ジスプロシ
ウム、ホルミウム、エルビウム、ツリウム、イッテルビ
ウム、ルテニウムのいずれかを含む金属シリサイドから
成ることを特徴とする請求項１又は２記載の半導体装
置。 - 【請求項４】シリコン半導体基板に伝導型の異なる第１
の層と第２の層とを形成する工程と、 前記第１の層と前記第２の層の境界又はこの境界付近の
ゲート電極形成領域に金属イオンを注入する工程と、 前記シリコン半導体基板を加熱し、前記シリコン半導体
基板と格子整合した結晶構造を有するショットキーゲー
ト電極を、前記ゲート電極形成領域に形成する工程と、 前記第１の層に、前記ショットキーゲート電極に対する
第１のソース領域及び第１のドレイン領域を形成する工
程と、 前記第２の層に、前記ショットキーゲート電極に対する
第２のソース領域及び第２のドレイン領域を形成する工
程とを備え、 前記第１のソース領域及び前記第１のドレイン領域によ
り定義される第１のチャネル領域と、前記第２のソース
領域及び前記第２のドレイン領域により定義される第２
のチャネル領域が、前記ショットキー電極を介して対向
する位置に定義されていることを特徴とする半導体装置
の製造方法。 - 【請求項５】前記シリコン半導体基板を加熱する工程に
より、前記ゲート電極形成領域に、金属シリサイドから
成るショットキーゲート電極が形成されることを特徴と
する請求項４記載の半導体装置の製造方法。 - 【請求項６】前記金属イオンが、コバルト、ニッケル、
チタンのいずれかのイオンであることを特徴とする請求
項４又は５記載の半導体装置の製造方法。 - 【請求項７】前記金属イオンが、カルシウム、バナジウ
ム、クロム、ジルコニウム、ニオブ、モリブデン、パラ
ジウム、タングステン、ハフニウム、タンタル、レニウ
ム、オスミウム、イリジウム、プラチナ、イットリウ
ム、ガドリニウム、テルビウム、ジスプロシウム、ホル
ミウム、エルビウム、ツリウム、イッテルビウム、ルテ
ニウムのいずれかのイオンであることを特徴とする請求
項４乃至６のいずれかに記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01237792A JP3187498B2 (ja) | 1992-01-27 | 1992-01-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01237792A JP3187498B2 (ja) | 1992-01-27 | 1992-01-27 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05206172A JPH05206172A (ja) | 1993-08-13 |
| JP3187498B2 true JP3187498B2 (ja) | 2001-07-11 |
Family
ID=11803586
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01237792A Expired - Lifetime JP3187498B2 (ja) | 1992-01-27 | 1992-01-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3187498B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013098455A (ja) * | 2011-11-04 | 2013-05-20 | Toyota Motor Corp | ショットキーダイオード及びその製造方法 |
| CN104115259B (zh) * | 2012-02-22 | 2017-03-22 | 索泰克公司 | 设置晶体半导体材料薄层的方法以及有关的结构和器件 |
-
1992
- 1992-01-27 JP JP01237792A patent/JP3187498B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05206172A (ja) | 1993-08-13 |
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