TW201310638A - 化合物半導體裝置及其製造方法 - Google Patents

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Abstract

一種化合物半導體裝置包括：一基材；一GaN化合物半導體多層結構，其設置在該基材上；及一應力釋放層，其係以AlN為主且設置在該基材與該GaN化合物半導體多層結構之間，其中與該GaN化合物半導體多層結構接觸之該應力釋放層之一表面包括多數凹部，且該等凹部具有一等於或大於5nm之深度且係以一等於或大於2×1010cm-2之數量密度形成。

Description

化合物半導體裝置及其製造方法 領域
在此說明之實施例係有關於一種化合物半導體裝置及其製造方法。
背景
近年來，多數GaN層及多數AlGaN層係依序配置在多數基材上且該等GaN層作為電子傳輸層(electron travel layer)之多數電子裝置(化合物半導體裝置)已在快速發展中。這些化合物半導體裝置之其中一種是一GaN高電子遷移率電晶體(HEMT)。使用該GaN高電子遷移率電晶體作為一電源用反相器之開關可減少導通電阻且增加介電強度。此外，相較於Si電晶體，該GaN高電子遷移率電晶體可減少備用電力消耗且可增加操作頻率。這些可以減少反相器之切換損失及電力消耗。相較於效能相當於該等GaN高電子遷移率電晶體之Si電晶體，GaN高電子遷移率電晶體可減少尺寸。
在包括使用一GaN層作為一電子傳輸層及使用一AlGaN層作為一電子供應層(electron supply layer)的一GaN高電子遷移率電晶體中，由於在AlGaN與GaN之間之晶格常數的差異，在該AlGaN層中會產生應變。因此，產生壓電極性且得到一高濃度之二維電子氣體(2DEG)。因此，該GaN高電子遷移率電晶體適合高輸出功率裝置應用。
但是，製造一具有良好結晶性之GaN基材是困難的。 因此，例如，如GaN層及AlGaN層之習知GaN化合物半導體層主要是藉異質磊晶成長而形成在一Si基材上、一藍寶石基材或一SiC基材上。特別地，一大尺寸、高品質之Si基材可以低成本輕易地取得。因此，藉由在一Si基材上成長多數GaN層及多數AlGaN層而形成之結構正在積極研究中。
但是，在一GaN層，一AlGaN層與一Si基材之間在熱膨脹係數方面有大差異。另一方面，高溫處理被用來磊晶成長該GaN層及該AlGaN層。因此，有時在這種高溫處理時該Si基材會由於熱膨脹係數之差異而翹曲或破裂。為解決由熱膨脹係數之差異造成之問題，研究了以下技術：一種用以提供具有一超晶格結構之一緩衝層的技術，且在該超晶格結構中，組分互相不同之兩種化合物半導體層係交錯地堆疊在一GaN層，一AlGaN層及一Si基材之間。
但是，在包括具有一超晶格結構之緩衝層之習知化合物半導體裝置中，充分地抑制破裂、翹曲等是困難的。此外，使形成在這種超晶格結構上之一電子傳輸層及電子供應層具有良好結晶性是困難的。
此外，亦研究以下技術：一種用以在一Si基材之背面上形成具有一熱膨脹係數接近一GaN化合物半導體層之熱膨脹係數之一層的技術。但是，就這習知技術而言，當這層形成時會產生翹曲等。由於產生這翹曲使基材溫度在形成一電子傳輸層及一電子供應層時變化，所以獲得所需性質是困難的。
日本公開專利公報第2010-228967及2011-119715號是 相關技術之例子。
概要
該實施例之一目的是提供一種可抑制由於在材料間之熱膨脹係數差異造成之破裂等之化合物半導體裝置。
依據本發明之一方面，一種化合物半導體裝置包括：一基材；一GaN化合物半導體多層結構，其設置在該基材上；及一應力釋放層，其係以AlN為主且設置在該基材與該GaN化合物半導體多層結構之間，其中與該GaN化合物半導體多層結構接觸之該應力釋放層之一表面包括多數凹部，且該等凹部具有一等於或大於5nm之深度且係以一等於或大於2×1010cm-2之數量密度形成。
圖式簡單說明
第1圖是顯示依據一第一實施例之一化合物半導體裝置之構形的圖；第2A與2B圖是顯示依據該第一實施例之化合物半導體裝置之動作的圖；第3A至3C圖是顯示在表面輪廓與偏斜度Rsk之間之關係的圖；第4A與4B圖是顯示依據一第二實施例之一GaN高電子遷移率電晶體之構形的圖；第5A至5D圖是依序顯示用以製造依據該第二實施例之GaN高電子遷移率電晶體之一方法之操作的截面圖；第6圖是該第二實施例之一修改例之截面圖； 第7圖是顯示一高功率放大器之外觀之一例的圖；第8A與8B圖是顯示電源供應系統之圖；第9A至9C圖是顯示藉由分析應力釋放層之表面輪廓得到之結果的圖；及第10A與10B圖是顯示在凹部深度，翹曲量，及裂縫長度之間之關係的圖。
實施例之說明
以下，參照添附圖式詳細說明多數實施例。
(第一實施例)
以下將說明一第一實施例。第1圖是顯示依據該第一實施例之一化合物半導體裝置之構形的圖。
在第一實施例中，如第1圖所示，一應力釋放層2係設置在一基材1且一以GaN為主之化合物半導體多層結構3係設置在該應力釋放層2上。該基材1是，例如，一Si(111)基材。該應力釋放層2是，例如，如一AlN層之一以AlN為主之化合物半導體層。該應力釋放層2之上表面具有多數凹部2a，且該等凹部2a係以一等於或大於2×1010cm-2之數量密度配置且具有一等於或大於5nm之深度。該化合物半導體多層結構3包括，例如，一電子傳輸層及一電子供應層。此外，例如，一閘極電極，一源極電極及一汲極電極係配置在該電子供應層上使得該閘極電極被夾在該源極電極與該汲極電極之間。
在習知技術中，有時一AlN層會形成在一基材與例如 GaN層之一電子傳輸層之間。這AlN層之上表面是平坦的。在形成具有一平坦上表面之一AlN層102而不是第2A圖所示之應力釋放層2的情形下，由於該基材1與以GaN為主之該化合物半導體多層結構3之間熱膨脹係數之差異產生之一大拉伸應力在該化合物半導體多層結構3成長後冷卻時會作用在該化合物半導體多層結構3上。這造成該化合物半導體多層結構3破裂或該基材1翹曲。
相反地，在這實施例中，該等凹部2a係適當地分散在該應力釋放層2之上表面中。因此，由該等凹部2a之壁成長之多數部份在該化合物半導體多層結構3成長時互相對接以產生加壓應力。因此，在具有該等凹部2a之該應力釋放層2上成長之一氮化物半導體層中產生局部加壓應力，以作用在該化合物半導體多層結構3上。如此，抵消了在成長後冷卻時在該化合物半導體多層結構3中產生之拉伸應力，藉此可抑制該化合物半導體多層結構3之破裂，及該基材1之翹曲等。此外，不需要進行特別複雜之控制或長時間結晶成長以獲得這構形。因此，可抑制成本增加。
在該應力釋放層2之表面輪廓方面，一粗度曲線之偏斜度Rsk為負。當該粗度曲線之偏斜度Rsk為正時，其表面輪廓是多數突起由一參考平面凸起，如第3A圖所示。當該粗度曲線之偏斜度Rsk為0時，其表面輪廓是實質上存在相等數目之多數突起與多數凹部，如第3B圖所示。當該粗度曲線之偏斜度Rsk為負時，其表面輪廓是存在由一參考平面凹陷之多數凹部，如第3C圖所示。
欲測量數量密度之多數凹部是具有一等於或大於5nm之深度之該等凹部2a的原因是在具有一小於5nm之深度之凹部四週產生非常小之加壓應力且這些凹部對釋放拉伸應力幾乎沒有幫助。該等凹部2a之數量密度設定為等於或大於2×1010cm-2的原因是當其數量密度小於2×1010cm-2時，加壓應力不足且難以充分地釋放拉伸應力。考慮如下所述地由本發明人實行之實驗的結果，該等凹部2a具有一等於或大於6nm之深度且以一等於或大於2×1010cm-2之數量密度配置是理想的，且該等凹部2a具有一等於或大於7nm之深度且以一等於或大於8×109cm-2之數量密度配置是更佳的，並且該等凹部2a具有一等於或大於15nm之深度且以一等於或大於9×109cm-2之數量密度配置是又更佳的。該等凹部2a之直徑係實質取決於其深度。考慮由本發明人實行之實驗的結果，具有一等於或大於5nm之深度之該等凹部2a宜具有一等於或大於30nm且等於或大於80nm更佳之直徑。該等凹部2a之直徑的上限沒有特別限制，只要可得到該數量密度即可。當該等凹部2a之深度相對於其直徑過大時，該等凹部2a可能會無法被形成於其上之一緩衝層填滿或該緩衝層可能會具有中斷之結晶性。因此，該等凹部2a之深度宜為等於或小於50nm。
在該第一實施例中之一化合物半導體裝置包括一具有多數適當凹部之應力釋放層且因此可抑制由於在材料間之熱膨脹係數差異產生之破裂等。
(第二實施例)
以下說明一第二實施例。第4A與4B圖是顯示依據一第二實施例之一GaN高電子遷移率電晶體(化合物半導體裝置)之構形的圖。
在第二實施例中，如第4A圖所示，具有一大約50nm至300nm(例如，200nm)之厚度之一應力釋放層12係設置在例如一Si(111)基材之一基材11上。該應力釋放層12是，例如，如一AlN層之一以AlN化合物半導體層。該應力釋放層12之上表面具有多數凹部12a，且該等凹部12a係以一等於或大於2×1010cm-2之數量密度配置且具有一等於或大於5nm之深度。一緩衝層13係設置在該應力釋放層12上。該緩衝層13包括具有一大約50nm至300nm(例如，200nm)之厚度之一AlGaN副層13a，具有一大約50nm至300nm(例如，200nm)之厚度之一AlGaN副層13b，及具有一大約50nm至300nm(例如，200nm)之厚度之一AlGaN副層13a。該AlGaN副層13a具有一由該結構式AlxGa1-xN表示之組分，其中0<x1。該AlGaN副層13b具有一由該結構式AlyGa1-yN表示之組分，其中0<y1。該AlGaN副層13c具有一由該結構式AlzGa1-zN表示之組分，其中0<z1。就x，y及z而言，關係x>y>z成立。例如，x(該AlGaN副層13a之Al組分)為0.8，y(該AlGaN副層13b之Al組分)為0.5，且z(該AlGaN副層13c之Al組分)為0.2。
一電子傳輸層14係設置在該緩衝層13上。一電子供應層15係設置在該電子傳輸層14上。一保護層16係設置在該電子供應層15上。該電子傳輸層14係，例如，一GaN層且具有一大約0.5μm至1.5μm(例如，1μm)之厚度。該電子供應 層15係例如，一n型AlGaN層且具有一大約10nm至30nm(例如，30nm)之厚度。這AlGaN層具有一由，例如，結構式Al0.25Ga0.75N表示之組分。該保護層16是一n型GaN層且具有一大約2nm至15m(例如，10nm)之厚度。該n型AlGaN及GaN層係以一1×1018cm-3大約1×1020cm-3至(例如，5×1018cm-3)之濃度摻雜有一例如Si之n型雜質。
多數源極電極17s及多數汲極電極17d係設置在該保護層16上。該等源極電極17s及該等汲極電極17d係與該保護層16歐姆接觸。該等源極電極17s及該等汲極電極17d各包括，例如，設置於其上之一Ti膜及一Al膜。一鈍化膜18係設置在該保護層16上且覆蓋該等源極電極17s及該等汲極電極17d。該鈍化膜18係，例如，一氮化矽膜。該鈍化膜18具有位在該等源極電極17s及該等汲極電極17d之間，用於多數閘極電極之多數開口部份18a。多數閘極電極17g係設置在該鈍化膜18上且延伸穿過該等開口部份18a以與該保護層16肖特基(Schottky)接觸。該等閘極電極17g各包括，例如，設置於其上之一Ni膜及一Al膜。一鈍化膜19係設置在該鈍化膜18上且覆蓋該等閘極電極17g。該鈍化膜19係，例如，一氮化矽膜。該等鈍化膜18與19具有多數用以連接外部端子等之開口。
當由該表面側觀看時，該基材11之布置係，例如，如第4B圖所示。該等閘極電極17g，該等源極電極17s及該等汲極電極17d係在平面圖中叉指式地配置，即，該等源極電極17s及該等汲極電極17d係交錯地配置且該等閘極電極 17g配置於該等源極電極17s與該等汲極電極17d之間。該等閘極電極17g係透過一閘極線25g共同地連接。該等源極電極17s係透過一源極線25s共同地連接。該等汲極電極17d係透過一汲極線25d共同地連接。使用這種多指閘構形可增加功率。第4A圖是沿第4B圖之線IVA-IVA所截取之截面圖。該電子傳輸層14，該電子供應層15，該保護層16等係收納在一作用區域30中。該作用區域30被一藉由離子植入、台面蝕刻等形成之無作用區域包圍。
在如上所述地構成之GaN高電子遷移率電晶體中，由於壓電極化，在構成該電子傳輸層14之GaN與構成該電子供應層15之AlGaN之間之異質接面界面產生高濃度載子。即，多數電子係藉由於一晶格失配產生之一壓電效應在靠近該電子傳輸層14與該電子供應層15之間之界面產生。
在該第二實施例中，該等凹部12a係適當地分散在該應力釋放層12之上表面中；因此，當一包括該電子傳輸層14、該電子供應層15及該保護層16之化合物半導體多層結構成長後冷卻時，除了拉伸應力以外，加壓應力亦局部地作用在該化合物半導體多層結構上。如此，可抵消拉伸應力且因此可抑制該化合物半導體多層結構之破裂，及該基材11之翹曲等。
以下說明用以製造依據該第二實施例之GaN高電子遷移率電晶體(化合物半導體裝置)之一方法。第5A至5D圖是依序顯示用以製造依據該第二實施例之GaN高電子遷移率電晶體(化合物半導體裝置)之方法之操作的截面圖。
如第5A圖所示，該應力釋放層12係形成在該基材11上以便具有該等凹部12a，且該等凹部12a係以一等於或大於2×1010cm-2之數量密度配置且具有一等於或大於5nm之深度。該應力釋放層12可藉由，例如，如金屬有機汽相磊晶(MOVPE)或分子束磊晶(MBE)等結晶成長技術形成。在藉由MOVPE形成一AlN層之該應力釋放層12之情形下，使用三甲基鋁(TMAl)作為一鋁(Al)源且使用氨(NH3)作為一氮(N)源。該V/III比率，即TMAl對NH3之莫耳比係調整成等於或大於50，且等於或大於100更佳，並且等於或大於200又更佳；成長溫度係調整為大約1,080℃；且成長速度係調整為大約500nm/小時。或者，該V/III比率係調整成大約10至100，該成長溫度係調整為大約1,000℃至1,040℃，且該成長速度係調整為大約500nm/小時。一用以形成該應力釋放層12之方法沒有特別限制，只要該等凹部12a可以一等於或大於2×1010cm-2之數量密度形成即可。
在該應力釋放層12形成後，該緩衝層13係形成在該應力釋放層12上以便包括該等AlGaN副層13a、13b與13c，如第5B圖所示。此外，如第5C圖所示，該電子傳輸層14，該電子供應層15及該保護層16係形成在該緩衝層13上。這些化合物半導體層，及該應力釋放層12可藉由例如MOVPE或MBE之結晶成長技術形成。在這情形下，例如，可使用三甲基鎵(TMGa)作為鎵(Ga)源。例如，可使用矽烷(SiH4)作為矽(Si)源，且該矽(Si)係被包含作為一n型雜質。一範圍由該應力釋放層12至該保護層16的區域可以藉由選擇源氣體連 續地形成。
在這實施例中，至少該電子傳輸層14之上表面是平坦的。如果該電子傳輸層14之上表面可作成為平坦，則該緩衝層13可形成為使得該緩衝層13之上表面具有接續該等應力釋放層12之多數凹部或沒有接續該等應力釋放層12之這些凹部且是平坦的。在該緩衝層13或該電子傳輸層14形成以便具有一平坦表面之情形下，該V/III比率係設定為，例如，等於或小於大約20。在這些條件下之結晶成長促使Al原子及N原子在一成長正面遷移；因此，該成長正面變平坦。
在該保護層16形成後，該等源極電極17s及該等汲極電極17d係藉由，例如，一剝離法形成在該保護層16上，如第5D圖所示。在形成該等源極電極17s及該等汲極電極17d時，形成具有對應於用以形成該等源極電極17s及該等汲極電極17d之區域之多數開口的一抗蝕圖案，蒸氣沈積Ti及Al，且接著與沈積於其上之Ti及Al一起移除該抗蝕圖案，藉此形成Ti及Al積層之該等源極電極17s及該等汲極電極17d。在一氮環境中以400℃至1,000℃(例如，600℃)進行熱處理，藉此達成歐姆接觸。
如第5D圖所示，該鈍化膜18係形成在該保護層16上以便覆蓋該等源極電極17s及該等汲極電極17d。該鈍化膜18係，例如，一藉由電漿加強化學蒸氣沈積(CVD)法形成之氮化矽膜。
形成具有對應於用以形成該等開口部份18a之多數區域之多數開口的一抗蝕圖案。接著，藉由使用這抗蝕圖案 蝕刻而在該鈍化膜18中形成該等開口部份18a，如第5D圖所示。然後藉由一剝離法在該鈍化膜18上形成該等閘極電極17g以便透過該等開口部份18a與該保護層16接觸。在形成該等閘極電極17g時，在移除用以形成該等開口部份18a之抗蝕圖案後，形成具有對應於用以形成該等閘極電極17g之多數區域之多數開口的另一抗蝕圖案，蒸氣沈積Ni及Au，且接著與沈積於其上之Ni及Au一起移除這抗蝕圖案，藉此形成Ni及Au積層之該等閘極電極17g。
如第5D圖所示，該鈍化膜19係形成在該鈍化膜18上以便覆蓋該等閘極電極17g。該鈍化膜19係，例如，一藉由電漿加強CVD法形成之氮化矽膜。
接著形成以下線(請參見第4B圖)：共同連接該等閘極電極17g之閘極線25g，共同連接該等源極電極17s之源極線25s，及共同連接該等汲極電極17d之汲極線25d等。這可獲得如第4B圖所示之該GaN高電子遷移率電晶體。
如第6圖所示，用於該等源極與汲極電極17s與17d之開口可形成在該保護層16中使得該等源極與汲極電極17s與17d與該電子供應層15接觸。在這情形下，對於這些開口之深度而言，可留下該保護層16之一些部份或可移除該電子供應層15之一些部份。即，這些開口之深度不一定與該保護層16之厚度一致。
一單片式微波積體電路(MMIC)可藉由在該基材11上安裝一電阻器及一電容器等獲得。
依據這實施例之GaN高電子遷移率電晶體可作為，例 如，一高功率放大器使用。第7圖顯示該高功率放大器之外觀之一例子。在這例子中，與一源極電極連接之一源極端子81s係設置在一封裝體之一表面上。與一閘極電極連接之一閘極端子81g及與一汲極電極連接之一汲極端子81d由該封裝體之側表面延伸。
依據這些實施例之GaN高電子遷移率電晶體可被用於，例如，電源供應系統。第8A圖顯示一功率因子修正(PFC)電路，且第8B圖是一包括第8A圖中所示之功率因子修正電路的伺服器電源(電源供應系統)之圖。
如第8A圖所示，該功率因子修正電路90包括具有一輸出埠及與一交流(AC)電源連接之一輸入埠的一二極體電橋91，且亦包括與該二極體電橋91之輸出埠連接之一電容器92。該電容器92包括與一扼流線圈93之一端子連接之一端子。該扼流線圈93包括與一開關元件94之一端子連接之一端子且亦包括與一二極體96之陽極連接之一端子。該開關元件94包括依據這實施例之GaN高電子遷移率電晶體。與該扼流線圈93連接之該開關元件94之端子對應於該GaN高電子遷移率電晶體之一源極電極。該二極體96之陰極與一電容器95之一端子連接。該電容器92之另一端子，該開關元件94之這端子及該電容器95之另一端子接地。一直流電(DC)電源係在該電容器95之兩端子之間取得。
如第8B圖所示，該功率因子修正電路90係加入一伺服器電源100等且被使用。
一可進行高速操作之電源供應系統可構形成類似於該 伺服器電源100。在一開關電源或一電子裝置中可使用一類似於該開關元件94之開關元件。這些半導體裝置可被用來作為例如用於伺服器之電源電路之全橋式電源電路的組件。
在這實施例中，可使用以下基材：一碳化矽(SiC)基材、一藍寶石基材、一Si基材、一GaN基材、或一GaAs基材。一在此使用之基材可以是導電的、半絕緣的或絕緣的。在考慮成本之情形下，宜使用一Si基材、一SiC基材、或一藍寶石基材。
該閘極電極17g、該源極電極17s及該汲極電極17d之構形不限於在這實施例中所述者。這些電極可具有，例如，一單層結構。用以形成這些電極之方法不限於一剝離法。 此外，只要得到歐姆性質，可以在該等源極電極17s及該等汲極電極17d形成後省略熱處理。該等閘極電極17g可以接受一熱處理。
在該等閘極電極17g形成前，可藉由部份地或全部地蝕刻該保護層16形成多數凹部。在這情形下，該等凹部可形成以便延伸至該電子供應層15之中間部份。一閘絕緣層可形成在該等閘極電極17g與該保護層16之間。此外，該緩衝層13可以是一超晶格緩衝層等。
各層之厚度及用以形成該層之一材料不限於這實施例中所述者。
以下說明由本發明人實行之實驗。在實驗及第二實施例中，在4種條件下在基材11上以6英吋之直徑成長應力釋 放層12(AlN層)。在各應力釋放層12上依序成長一緩衝層13、一電子傳輸層14、一電子供應層15及一保護層16且接著如在第二實施例中所述地冷卻。該應力釋放層12(AlN層)對該保護層16之成長係連續地進行。但是，在第1條件下，成長具有一平坦表面之一AlN層而不是該應力釋放層12。用以形成該AlN層之V/III比率是大約2。用以在第2條件下形成該應力釋放層12(AlN層)之V/III比率是大約50。用以在第3條件下形成該應力釋放層12(AlN層)之V/III比率是大約100。用以在第4條件下形成該應力釋放層12(AlN層)之V/III比率是大約200。其他條件是相同的。
在該等緩衝層13等形成前由以一原子力顯微鏡(AFM)取得之影像分析在第2至4條件下形成之應力釋放層12(AlN層)之表面輪廓。分析部份樣本得到之結果係顯示在第9A至9C圖中。在第9A至9C圖中，該垂直軸表示該等樣本之表面的高度差。第9A圖顯示第2條件之結果。第9B圖顯示第3條件之結果。第9C圖顯示第4條件之結果。測量存在具有一等於或大於5nm之深度之各樣本中之凹部之深度分布、直徑分布及數量密度。得到之結果係節錄如下。
在該V/III比率是大約2之第1條件中，該深度分布是0nm，該最大深度是0nm，該直徑分布是0nm，且該數量密度是0cm-2。在該V/III比率是大約50之第2條件中，該深度分布是6nm至7nm，該最大深度是7nm，該直徑分布是大約30nm，且該數量密度是2×1010cm-2。在該V/III比率是大約100之第3條件中，該深度分布是7nm至10nm，該最大深度 是10nm，該直徑分布是60nm至80nm，且該數量密度是8×109cm-2。在該V/III比率是大約200之第4條件中，該深度分布是15nm至20nm，該最大深度是20nm，該直徑分布是80nm至100nm，且該數量密度是9×109cm-2。
此外，測量該樣本之翹曲量(翹曲值)及存在該樣本中之裂縫長度。在該等凹部之最大深度，其翹曲量，及該等裂縫長度之間的關係顯示在第10A與10B圖中。
如第10A與10B圖所示，在該V/III比率非常小，大約2，且在該AlN層之一表面中不存在凹部之第1條件中，該基材之翹曲量是大約150μm且多數裂縫由該基材之外緣延伸出來並且具有一大約75nm之長度。相反地，在該V/III比率為大約50之第2條件中，形成多數適當凹部且裂縫長度等於或小於在第1條件中之裂縫長度的一半，大約30mm。在該V/III比率進一步增加且形成多數適當凹部之第3條件中，該翹曲減少。在該V/III比率又進一步增加且形成多數適當凹部之第4條件中，該裂縫長度等於或小於2mm，大約1mm，即，存在非常少之裂縫。此外，該翹曲量等於或小於50μm，大約40μm，即，該翹曲明顯減少。
此外，本發明人已調查一AlN層，且該AlN層具有一具高低不平凹凸之表面且具有一正偏斜度。結果係說明如下。該高低不平凹凸之密度係與一具有負偏斜度之AlN層之高低不平凹凸之密度實質相同。但是，在具有正偏斜度之AlN層中，未充分獲得減少翹曲及破裂之效果。即使在一具有正偏斜度之表面中，亦會由突起凹凸之傾斜側面發生成 長而產生加壓應力。但是，在一高低不平表面平坦化之情形下，例如，一成長條件(V/III比率)減少至大約50。這導致隨著成長凸起側面逐漸被平坦化之一成長模式。因此，吾人相信使具有負偏斜度之一輪廓之傾斜側面可互相產生壓力應力之效果明顯地減少且在正偏斜度之情形下未充分獲得抑制翹曲及破裂之效果。
聲明
1.一種化合物半導體裝置，包含：一基材；一GaN化合物半導體多層結構，其設置在該基材上；及一應力釋放層，其係以AlN為主且設置在該基材與該GaN化合物半導體多層結構之間，其中與該GaN化合物半導體多層結構接觸之該應力釋放層之一表面具有多數凹部，且該等凹部具有一等於或大於5nm之深度且係以一等於或大於2×1010cm-2之數量密度形成。
2.如聲明第1項之化合物半導體裝置，其中與該GaN化合物半導體多層結構接觸之該應力釋放層之表面具有多數凹部，且該等凹部具有一等於或大於6nm之深度且係以一等於或大於2×1010cm-2之數量密度形成。
3.一種化合物半導體裝置，包含：一基材；一GaN化合物半導體多層結構，其設置在該基材上； 及一應力釋放層，其係以AlN為主且設置在該基材與該GaN化合物半導體多層結構之間，其中與該GaN化合物半導體多層結構接觸之該應力釋放層之一表面具有多數凹部，且該等凹部具有一等於或大於7nm之深度且係以一等於或大於8×109cm-2之數量密度形成。
4.如聲明第3項之化合物半導體裝置，其中與該GaN化合物半導體多層結構接觸之該應力釋放層之表面具有多數凹部，且該等凹部具有一等於或大於15nm之深度且係以一等於或大於9×109cm-2之數量密度形成。
5.如聲明第1項之化合物半導體裝置，其中各凹部具有一等於或大於30nm之直徑。
6.如聲明第1項之化合物半導體裝置，其中各凹部具有一等於或大於80nm之直徑。
7.如聲明第1項之化合物半導體裝置，其中嵌合與該GaN化合物半導體多層結構接觸之該應力釋放層之表面的一粗度曲線之一偏斜度為負。
8.如聲明第1項之化合物半導體裝置，其中該GaN化合物半導體多層結構包括一電子傳輸層及一電子供應層。
9.如聲明第8項之化合物半導體裝置，更包含一設置在該電子供應層上之源極電極，閘極電極及汲極電極。
10.如聲明第1項之化合物半導體裝置，其中該基材是一Si基材，一SiC基材，或一藍寶石基材。
11.一種包括一化合物半導體裝置之電源供應系統，該化合物半導體裝置包含：一基材；一GaN化合物半導體多層結構，其設置在該基材上；及一應力釋放層，其係以AlN為主且設置在該基材與該GaN化合物半導體多層結構之間，其中與該GaN化合物半導體多層結構接觸之該應力釋放層之一表面具有多數凹部，且該等凹部具有一等於或大於5nm之深度且係以一等於或大於2×1010cm-2之數量密度形成。
12.一種包括一化合物半導體裝置之高功率放大器，該化合物半導體裝置包含：一基材；一GaN化合物半導體多層結構，其設置在該基材上；及一應力釋放層，其係以AlN為主且設置在該基材與該GaN化合物半導體多層結構之間，其中與該GaN化合物半導體多層結構接觸之該應力釋放層之一表面具有多數凹部，且該等凹部具有一等於或大於5nm之深度且係以一等於或大於2×1010cm-2之數量密度形成。
13.一種用以製造一化合物半導體裝置之方法，包含：在一基材上形成一以AlN為主之應力釋放層；及 在該應力釋放層上形成一GaN化合物半導體多層結構，其中具有一等於或大於5nm之深度之多數凹部係形成在與該GaN化合物半導體多層結構接觸之該應力釋放層之一表面中，且當該應力釋放層形成時，該等凹部係以一等於或大於2×1010cm-2之數量密度形成。
14.如聲明第13項之方法，其中具有一等於或大於6nm之深度之多數凹部係形成在與該GaN化合物半導體多層結構接觸之該應力釋放層之表面中，且當該應力釋放層形成時，該等凹部係以一等於或大於2×1010cm-2之數量密度形成。
15.一種用以製造一化合物半導體裝置之方法，包含：在一基材上形成一以AlN為主之應力釋放層；及在該應力釋放層上形成一GaN化合物半導體多層結構，其中具有一等於或大於7nm之深度之多數凹部係形成在與該GaN化合物半導體多層結構接觸之該應力釋放層之表面中，且當該應力釋放層形成時，該等凹部係以一等於或大於8×109cm-2之數量密度形成。
16.如聲明第15項之方法，其中具有一等於或大於15nm之深度之多數凹部係形成在與該GaN化合物半導體多層結構接觸之該應力釋放層之表面中，且當該應力釋放層形成時，該等凹部係以一等於或大於9×109cm-2之數量密度形成。
17.如聲明第13項之方法，其中用以形成該應力釋放層 之一源氣體之一V/III比率是等於或大於50。
18.如聲明第13項之方法，其中用以形成該應力釋放層之一源氣體之一V/III比率是等於或大於100。
19.如聲明第13項之方法，其中用以形成該應力釋放層之一源氣體之一V/III比率是等於或大於200。
20.如聲明第13項之方法，其中該應力釋放層係以一1,000℃至1,040℃之成長溫度形成。
1‧‧‧基材
2‧‧‧應力釋放層
2a‧‧‧凹部
3‧‧‧化合物半導體多層結構
11‧‧‧基材
12‧‧‧應力釋放層
12a‧‧‧凹部
13‧‧‧緩衝層
13a,13b,13c‧‧‧AlGaN副層
14‧‧‧電子傳輸層
15‧‧‧電子供應層
16‧‧‧保護層
17d‧‧‧汲極電極
17g‧‧‧閘極電極
17s‧‧‧源極電極
18‧‧‧鈍化膜
18a‧‧‧開口部份
19‧‧‧鈍化膜
25d‧‧‧汲極線
25g‧‧‧閘極線
25s‧‧‧源極線
30‧‧‧作用區域
81d‧‧‧汲極端子
81g‧‧‧閘極端子
81s‧‧‧源極端子
90‧‧‧功率因子修正(PFC)電路
91‧‧‧二極體電橋
92‧‧‧電容器
93‧‧‧扼流線圈
94‧‧‧開關元件
95‧‧‧電容器
96‧‧‧二極體
100‧‧‧伺服器電源
102‧‧‧AlN層
Rsk‧‧‧偏斜度
第1圖是顯示依據一第一實施例之一化合物半導體裝置之構形的圖；第2A與2B圖是顯示依據該第一實施例之化合物半導體裝置之動作的圖；第3A至3C圖是顯示在表面輪廓與偏斜度Rsk之間之關係的圖；第4A與4B圖是顯示依據一第二實施例之一GaN高電子遷移率電晶體之構形的圖；第5A至5D圖是依序顯示用以製造依據該第二實施例之GaN高電子遷移率電晶體之一方法之操作的截面圖；第6圖是該第二實施例之一修改例之截面圖；第7圖是顯示一高功率放大器之外觀之一例的圖；第8A與8B圖是顯示電源供應系統之圖；第9A至9C圖是顯示藉由分析應力釋放層之表面輪廓得到之結果的圖；及第10A與10B圖是顯示在凹部深度，翹曲量，及裂縫長 度之間之關係的圖。
1‧‧‧基材
2‧‧‧應力釋放層
2a‧‧‧凹部
3‧‧‧化合物半導體多層結構

Claims (20)

  1. 一種化合物半導體裝置，包含：一基材；一GaN化合物半導體多層結構，其設置在該基材上；及一應力釋放層，其係以AlN為主且設置在該基材與該GaN化合物半導體多層結構之間，其中與該GaN化合物半導體多層結構接觸之該應力釋放層之一表面具有多數凹部，且該等凹部具有一等於或大於5nm之深度且係以一等於或大於2×1010cm-2之數量密度形成。
  2. 如申請專利範圍第1項之化合物半導體裝置，其中與該GaN化合物半導體多層結構接觸之該應力釋放層之表面具有多數凹部，且該等凹部具有一等於或大於6nm之深度且係以一等於或大於2×1010cm-2之數量密度形成。
  3. 一種化合物半導體裝置，包含：一基材；一GaN化合物半導體多層結構，其設置在該基材上；及一應力釋放層，其係以AlN為主且設置在該基材與該GaN化合物半導體多層結構之間，其中與該GaN化合物半導體多層結構接觸之該應力釋放層之一表面具有多數凹部，且該等凹部具有一等於或大於7nm之深度且係以一等於或大於8×109cm-2之 數量密度形成。
  4. 如申請專利範圍第3項之化合物半導體裝置，其中與該GaN化合物半導體多層結構接觸之該應力釋放層之表面具有多數凹部，且該等凹部具有一等於或大於15nm之深度且係以一等於或大於9×109cm-2之數量密度形成。
  5. 如申請專利範圍第1項之化合物半導體裝置，其中各凹部具有一等於或大於30nm之直徑。
  6. 如申請專利範圍第1項之化合物半導體裝置，其中各凹部具有一等於或大於80nm之直徑。
  7. 如申請專利範圍第1項之化合物半導體裝置，其中嵌合與該GaN化合物半導體多層結構接觸之該應力釋放層之表面的一粗度曲線之一偏斜度為負。
  8. 如申請專利範圍第1項之化合物半導體裝置，其中該GaN化合物半導體多層結構包括一電子傳輸層(electron travel layer)及一電子供應層(electron supply layer)。
  9. 如申請專利範圍第8項之化合物半導體裝置，更包含一設置在該電子供應層上之源極電極，閘極電極及汲極電極。
  10. 如申請專利範圍第1項之化合物半導體裝置，其中該基材是一Si基材，一SiC基材，或一藍寶石基材。
  11. 一種包括一化合物半導體裝置之電源供應系統，該化合物半導體裝置包含：一基材；一GaN化合物半導體多層結構，其設置在該基材 上；及一應力釋放層，其係以AlN為主且設置在該基材與該GaN化合物半導體多層結構之間，其中與該GaN化合物半導體多層結構接觸之該應力釋放層之一表面具有多數凹部，且該等凹部具有一等於或大於5nm之深度且係以一等於或大於2×1010cm-2之數量密度形成。
  12. 一種包括一化合物半導體裝置之高功率放大器，該化合物半導體裝置包含：一基材；一GaN化合物半導體多層結構，其設置在該基材上；及一應力釋放層，其係以AlN為主且設置在該基材與該GaN化合物半導體多層結構之間，其中與該GaN化合物半導體多層結構接觸之該應力釋放層之一表面具有多數凹部，且該等凹部具有一等於或大於5nm之深度且係以一等於或大於2×1010cm-2之數量密度形成。
  13. 一種用以製造一化合物半導體裝置之方法，包含：在一基材上形成一以AlN為主之應力釋放層；及在該應力釋放層上形成一GaN化合物半導體多層結構，其中具有一等於或大於5nm之深度之多數凹部係形成在與該GaN化合物半導體多層結構接觸之該應力 釋放層之一表面中，且當該應力釋放層形成時，該等凹部係以一等於或大於2×1010cm-2之數量密度形成。
  14. 如申請專利範圍第13項之方法，其中具有一等於或大於6nm之深度之多數凹部係形成在與該GaN化合物半導體多層結構接觸之該應力釋放層之表面中，且當該應力釋放層形成時，該等凹部係以一等於或大於2×1010cm-2之數量密度形成。
  15. 一種用以製造一化合物半導體裝置之方法，包含：在一基材上形成一以AlN為主之應力釋放層；及在該應力釋放層上形成一GaN化合物半導體多層結構，其中具有一等於或大於7nm之深度之多數凹部係形成在與該GaN化合物半導體多層結構接觸之該應力釋放層之表面中，且當該應力釋放層形成時，該等凹部係以一等於或大於8×109cm-2之數量密度形成。
  16. 如申請專利範圍第15項之方法，其中具有一等於或大於15nm之深度之多數凹部係形成在與該GaN化合物半導體多層結構接觸之該應力釋放層之表面中，且當該應力釋放層形成時，該等凹部係以一等於或大於9×109cm-2之數量密度形成。
  17. 如申請專利範圍第13項之方法，其中用以形成該應力釋放層之一源氣體之一V/III比率是等於或大於50。
  18. 如申請專利範圍第13項之方法，其中用以形成該應力釋放層之一源氣體之一V/III比率是等於或大於100。
  19. 如申請專利範圍第13項之方法，其中用以形成該應力釋放層之一源氣體之一V/III比率是等於或大於200。
  20. 如申請專利範圍第13項之方法，其中該應力釋放層係以一1,000℃至1,040℃之成長溫度形成。
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