CN115050817A - 一种晶体管及其制备方法 - Google Patents

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Abstract

本发明公开了一种晶体管及其制备方法，涉及半导体技术领域，该晶体管包括衬底，以及依次层叠于衬底上的成核层、缓冲层、复合高阻层、GaN沟道层、AlGaN势垒层以及GaN帽层，复合高阻层包括第一子层和设于第一子层之上的第二子层，第一子层为Si3N4层，第二子层包括n个周期性层叠的C掺杂GaN层以及ZnO层，通过该设置，可有效提升复合高阻层的晶体质量，降低漏电电流，提高器件的可靠性和使用寿命。

Description

一种晶体管及其制备方法
技术领域
本发明涉及半导体技术领域，具体为一种晶体管及其制备方法。
背景技术
随着GaN基发光二极管大量应用于固态照明领域以及显示领域，GaN基发光二极管吸引着越来越多的人关注。目前，GaN基发光二极管已经实现工业化生产、在背光源、照明、景观灯等方面都有应用。
现有技术的GaN基器件为了减少截止状态下的漏电流，需要在外延结构中生长高阻GaN层，而为了获得高电阻值的GaN层，通常使用的方法为掺杂法，其中掺杂元素多为金属元素（Fe、Mg）和碳（C）元素，相比于金属元素，C惨杂没有记忆效应，不会“污染”后续外延生长的薄膜，通过改变外延生长条件，例如改变Ⅴ/Ⅲ比（氮源和Ga源的摩尔质量浓度的比值）、腔室压力、生长速率和温度，即可实现薄膜中并入的C浓度，实现高阻值GaN层。
通过C掺杂方式，需通过改变外延生长条件实现高阻值的GaN层，这类掺杂方式会牺牲掉GaN薄膜的晶体质量，降低器件的寿命和可靠性。
发明内容
基于此，本发明的目的是提供一种晶体管及其制备方法，以解决背景技术中，通过C掺杂方式实现高阻值的GaN层，会牺牲掉GaN薄膜的晶体质量，降低器件的寿命和可靠性的技术问题。
本发明在于提供一种晶体管，包括衬底，以及依次层叠于所述衬底上的成核层、缓冲层、复合高阻层、GaN沟道层、AlGaN势垒层以及GaN帽层，所述复合高阻层包括第一子层和设于所述第一子层之上的第二子层；
所述第一子层为Si3N4层；
所述第二子层包括n个周期性层叠的C掺杂GaN层以及ZnO层。
进一步地，在所述第二子层中，所述C掺杂GaN层层叠于所述第一子层的上方，所述ZnO层层叠于所述C掺杂GaN层的上方。
进一步地，在所述第二子层中，每层所述C掺杂GaN层中碳的掺杂浓度为0.5×1020cm-3-5×1020cm-3，每层所述C掺杂GaN层的厚度为45nm-200nm。
进一步地，在所述第二子层中，每层所述ZnO层的厚度为45nm-200nm。
进一步地，在所述第二子层中，所述n为正整数且其取值范围为5-12。
进一步地，所述第一子层的厚度为50nm-300nm。
进一步地，所述晶体管还包括AlN插入层，所述AlN插入层设于所述GaN沟道层和所述AlGaN势垒层之间。
本发明的另一方面在于提供一种晶体管的制备方法，用于制备上述所述的晶体管，所述方法包括：
提供一衬底；
在所述衬底上依次生长成核层、缓冲层、复合高阻层、GaN沟道层、AlN插入层、AlGaN势垒层以及GaN帽层；
生长所述复合高阻层的方法包括：
在所述缓冲层上依次生长第一子层和第二子层以形成所述复合高阻层；
其中，所述第一子层为Si3N4层，所述第二子层包括n个周期性层叠的C掺杂GaN层以及ZnO层。
进一步地，在生长所述第一子层的步骤中：
通入N源和Si源，并控制反应腔内的温度至900℃-1200℃，控制反应腔的压力至100torr-300torr，生长Si3N4层作为所述第一子层；
其中，所述N源包括NH3，所述Si源包括SiH4。
进一步地，在生长所述第二子层的步骤中：
通入N源、Ga源、O源以及Zn源，并控制反应腔内的温度至800℃-1200℃，控制反应腔的压力至50torr-200torr，生长所述C掺杂GaN层；
通入N源、Ga源、O源以及Zn源，并控制反应腔内的温度至800℃-1200℃，控制反应腔的压力至50torr-200torr，生长所述ZnO层；
其中，所述N源包括NH3，所述Ga源包括TMGa，所述O源包括H2O，所述Zn源包括C4H10Zn，每层所述C掺杂GaN层中碳的掺杂浓度为0.5×1020cm-3-5×1020cm-3，所述n为正整数且其取值范围为5-12。
与现有技术相比，本发明的有益效果为：
通过本发明提供一种晶体管，其中，在缓冲层和GaN沟道层之间设置复合高阻层，通过对复合高阻层的特殊设计，具体为复合高阻层由两个子层组成，第一子层为Si3N4层，利用Si元素具有较小原子半径，可填平缓冲层表面存在的缺陷，可有效的阻断缓冲层中的位错向复合高阻层中延伸，得到第一子层的晶体质量较好，为后续生长高晶体质量的第二子层做准备，且Si3N4层具备相对高的阻值能够增加复合高阻层的整体电阻；其次，本发明第二子层为具有n个周期性层叠的C掺杂GaN层以及ZnO层，利用第二子层中C掺杂GaN层中C的并入，大幅度提高了GaN的电阻，且ZnO层具有相对不低的电阻，由C掺杂GaN层以及ZnO层交替生长的第二子层可进一步增加复合高阻层的阻值，降低漏电的可能性；此外，在提高了整体阻值的同时，该设置有效提升了复合高阻层的晶体质量，降低漏电电流，提高器件的可靠性和使用寿命，具体来说，由于C掺杂GaN层和ZnO层具有较小的晶格失配，在实际情况中，二者仅有1.9%晶格失配，因此引入ZnO层几乎不会因晶格失配而产生的较多的位错和缺陷。同时C掺杂GaN层和ZnO层为周期性交替的超晶格结构可进一步减少位错，提升晶体质量，可理解为，C掺杂GaN层中因C掺杂会产生相对较多缺陷和位错，但GaN和ZnO的晶格常数不一致，因此在C掺杂GaN层位错的位置部分会生长ZnO层，从而起到阻挡位错延伸的作用，大幅度降低位错密度，并且C掺杂GaN层和ZnO层的超晶格结构更有利于应力的释放（C掺杂GaN层上的ZnO层受到拉应力，而ZnO层上的C掺杂GaN层受到压应力，交替往复利于应力释放），减少因应力的累积而产生位错，提高晶体质量。
附图说明
图1为本发明第一实施例中晶体管的结构示意图。
图2为本发明一实施例中晶体管的生长流程图。
图中：1、衬底；2、成核层；3、缓冲层；4、复合高阻层；41、第一子层；42、第二子层；421、GaN层；422、ZnO层；5、GaN沟道层；6、AlN插入层；7、AlGaN势垒层；8、GaN帽层。
具体实施方式
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。
此外，本文所使用的术语“及／或”包括一个或多个相关的所列项目的任意的和所有的组合。在具体实施方式及权利要求书中，由术语“中的一者”连接的项目的列表可意味着所列项目中的任一者。例如，如果列出项目A及B，那么短语“A及B中的一者”意味着仅A或仅B。在另一实例中，如果列出项目A、B及C，那么短语“A、B及C中的一者”意味着仅A；仅B；或仅C。项目A可包含单个元件或多个元件。项目B可包含单个元件或多个元件。项目C可包含单个元件或多个元件。在具体实施方式及权利要求书中，由术语“中的-少一者”、“中的-少一种”或其他相似术语所连接的项目的列表可意味着所列项目的任何组合。例如，如果列出项目A及B，那么短语“A及B中的-少一者”或“A或B中的-少一者”意味着仅A；仅B；或A及B。在另一实例中，如果列出项目A、B及C，那么短语“A、B及C中的-少一者”或“A、B或C中的-少一者”意味着仅A；或仅B；仅C；A及B(排除C)；A及C(排除B)；B及说明书4C(排除A)；或A、B及C的全部。项目A可包含单个元件或多个元件。项目B可包含单个元件或多个元件。项目C可包含单个元件或多个元件。
第一实施例
请参阅图1，所示为本发明第一实施例提供的一种晶体管，该晶体管包括衬底1，和依次层叠于衬底1上的成核层2、缓冲层3、复合高阻层4、GaN沟道层5、AlGaN势垒层7以及GaN帽层8，在本实施例中，可采用Si作为外延层生长衬底1。
为解决背景技术中通过C掺杂方式，需通过改变外延生长条件实现高阻值的GaN层，这类掺杂方式会牺牲掉GaN薄膜的晶体质量，降低器件的寿命和可靠性的技术问题，在本发明的复合高阻层4中包括第一子层41和设于第一子层41之上的第二子层42，并且第一子层41为Si3N4层，第二子层42包括n个周期性层叠的C掺杂GaN层421以及ZnO层422。
在一些实施例当中，C掺杂GaN层421层叠于第一子层41的上方，ZnO层422层叠于C掺杂GaN层421的上方，在实际情况中，ZnO层422具有阻挡位错延伸的作用，通过先生长C掺杂GaN层421，后生长ZnO层422，ZnO层422可阻挡C掺杂GaN层421的位错延伸（即GaN-ZnO-GaN-ZnO模式），而先生长ZnO层422（即ZnO-GaN-ZnO-GaN模式），也就说是，采用先生长ZnO层422的方式，会导致在最后一层GaN层421的位错不能被阻挡，因此在本实施例当中，将C掺杂GaN层421叠于第一子层41的上方，再将ZnO层422层叠于C掺杂GaN层421的上方，具有更佳的效果。
具体来说，在本发明的复合高阻层4中第一子层41采用Si3N4层，因Si元素具有较小原子半径，可填平缓冲层3表面存在的缺陷，可有效的阻断缓冲层3中的位错向复合高阻层4中延伸，得到第一子层41的晶体质量较好，为后续生长高晶体质量的第二子层42做准备，且Si3N4层具备相对高的阻值能够增加复合高阻层4的整体电阻，其次，在第一子层41上层叠第二子层42，通过第二子层42中C掺杂GaN层421中C的并入，大幅度提高了GaN的电阻，且ZnO层422具有相对不低的电阻，保障了复合高阻层4的整体电阻，并且由于C掺杂GaN层421和ZnO层422为周期性交替生长的第二子层42还可进一步增加复合高阻层4阻值，降低漏电的可能性。
此外，在提高了整体阻值的同时，该设置有效提升了复合高阻层4的晶体质量，降低漏电电流，提高器件的可靠性和使用寿命，具体来说，由于C掺杂GaN层421和ZnO层422具有较小的晶格失配，在实际情况中，二者仅有1.9%晶格失配，因此引入ZnO层422几乎不会因晶格失配而产生的较多的位错和缺陷。同时C掺杂GaN层421和ZnO层422为周期性交替的超晶格结构可进一步减少位错，提升晶体质量，可理解为，C掺杂GaN层421中因C掺杂会产生相对较多缺陷和位错，但GaN和ZnO的晶格常数不一致，因此在C掺杂GaN层421位错的位置部分会生长ZnO层422，从而起到阻挡位错延伸的作用，大幅度降低位错密度，并且C掺杂GaN层421和ZnO层422的超晶格结构更有利于应力的释放（C掺杂GaN层421上的ZnO层422受到拉应力，而ZnO层422上的C掺杂GaN层421受到压应力，交替往复利于应力释放），减少因应力的累积而产生位错，提高晶体质量。
在本实施例中，第二子层42中的每层C掺杂GaN层421中碳的掺杂浓度为0.5×1020cm-3-5×1020cm-3，具体来说，每层C掺杂GaN层421的厚度为45nm-200nm，在实际情况中，为了获得较高电阻的GaN层421，希望能掺入相对较高的碳掺杂，但碳掺杂越高，GaN的晶体质量则相对越差，为了取得一个相对较优的条件，一般控制在1.5×1020cm-3至2.5×1020cm-3之间，碳掺杂浓度过低，不易于实现高阻GaN层421，而过高则会导致晶体质量急剧变差，导致出现漏电现象。
进一步地，第一子层41的厚度为50nm-300nm，第二子层42的厚度为1um-4um，其中，在第二子层42中，每层C掺杂GaN层421的厚度为45nm-200nm，每层ZnO层422的厚度为45nm-200nm，且C掺杂GaN层421和ZnO层422的周期数为5-12，在一些实施例当中，第一子层41太薄时不利于填平缓冲层3表面存在的缺陷，阻断缓冲层3中的位错向高阻层中延伸的效果也会大打折扣，因此当第一子层41太薄时，对于提高复合高阻层4的电阻效果小，其次，由于在第一子层41（Si3N4层）上生长第二子层42中（C掺杂GaN层421），因两者材料特性，在Si3N4层上沉积GaN层421较为困难，通过将第一子层41控制在50nm-300nm的区间内，以保障不影响后续GaN层421的沉积。
在本实施例中，复合高阻层4可为8层层叠设置的第一子层41和第二子层42，且复合高阻层4的总厚度为1.43um，其中，第一子层41的厚度为150nm，第二子层42中C掺杂GaN层421的厚度为80nm，ZnO层422的厚度为80nm，单层C掺杂GaN层421的碳的掺杂浓度为2×1020cm-3。
另外，在本实施例中，晶体管还包括AlN插入层6，AlN插入层6设于GaN沟道层5和AlGaN势垒层7之间，在实际过程中，AlN插入层6可以调控AlGaN势垒层7的散射作用，降低二维电子气的散射，使得二维电子气的迁移率可以得到提高。
综上，本发明实施例当中的晶体管及其制备方法，通过对复合高阻层4的特殊设计，具体为复合高阻层4由2个子层组成，第一子层41为Si3N4层，利用Si元素具有较小原子半径，可填平缓冲层表面存在的缺陷，可有效的阻断缓冲层中的位错向高阻层中延伸，得到第一子层41的晶体质量较好，为后续生长高晶体质量的第二子层42做准备，且Si3N4层具备相对高的阻值也能增加复合高阻层4的整体电阻；第二子层42为n个周期性层叠的C掺杂GaN层421以及ZnO层422，通过第二子层42中C掺杂GaN层421中因C的并入，大幅度提高了GaN的电阻，且ZnO层422具有相对不低的电阻，并且C掺杂GaN层421和ZnO层422为周期性的交替生长，因此本发明中的第二子层42可进一步增加复合高阻层4阻值，降低漏电的可能性，此外，在提高了整体阻值的同时，该设置有效提升了复合高阻层4的晶体质量，降低漏电电流，提高器件的可靠性和使用寿命，具体来说，由于C掺杂GaN层421和ZnO层422具有较小的晶格失配，引入ZnO层422几乎不会因晶格失配而产生的较多的位错和缺陷。其次，C掺杂GaN层421和ZnO层422为周期性交替的超晶格结构可以减少位错，提升晶体质量，可理解为，C掺杂GaN层421中因高碳掺杂会产生相对较多缺陷和位错，但GaN和ZnO的晶格常数不一致，因此在C掺杂GaN层421位错的位置部分会生长ZnO层422，从而起到阻挡位错延伸，大幅度降低位错密度，其次，C掺杂GaN层421和ZnO层422的超晶格结构更利于应力的释放（C掺杂GaN层421上的ZnO层422受到拉应力，而ZnO层422的C掺杂GaN层421受到压应力，交替往复利于应力释放），减少因应力的累积而产生位错，提高晶体质量。
第二实施例
本发明第二实施例提供的一种晶体管，本实施例中的晶体管与第一实施例中的晶体管的不同之处在于：
在本实施例中，复合高阻层可为5层层叠设置的第一子层和第二子层，复合高阻层的总厚度为0.95um，其他条件相同。
第三实施例
本发明第三实施例提供的一种晶体管，本实施例中的晶体管与第一实施例中的晶体管的不同之处在于：
在本实施例中，复合高阻层可为11层层叠设置的第一子层和第二子层，复合高阻层的总厚度为1.91um，其他条件相同。
第四实施例
本发明第四实施例提供的一种晶体管，本实施例中的晶体管与第一实施例中的晶体管的不同之处在于：
在本实施例中，第一子层的厚度可为60nm，复合高阻层的总厚度为1.34um，其他条件相同。
第五实施例
本发明第五实施例提供的一种晶体管，本实施例中的晶体管与第一实施例中的晶体管的不同之处在于：
在本实施例中，第一子层的厚度可为240nm，复合高阻层的总厚度为1.53um，其他条件相同。
第六实施例
本发明第六实施例提供的一种晶体管，本实施例中的晶体管与第一实施例中的晶体管的不同之处在于：
在本实施例中，第二子层中C掺杂GaN层的单层碳的掺杂浓度为0.5×1020cm-3，其他条件相同。
第七实施例
本发明第七实施例提供的一种晶体管，本实施例中的晶体管与第一实施例中的晶体管的不同之处在于：
在本实施例中，第二子层中C掺杂GaN层的单层碳的掺杂浓度为4×1020cm-3，其他条件相同。
第八实施例
本发明第八实施例提供的一种晶体管，本实施例中的晶体管与第一实施例中的晶体管的不同之处在于：
在本实施例中，第二子层中单层C掺杂GaN层的厚度为50nm，复合高阻层的总厚度为1.19um，其他条件相同。
第九实施例
本发明第九实施例提供的一种晶体管，本实施例中的晶体管与第一实施例中的晶体管的不同之处在于：
在本实施例中，第二子层中单层C掺杂GaN层的厚度为150nm，复合高阻层的总厚度为1.99um，其他条件相同。
对比例一
本发明对比例一提供一种晶体管，本对比例中的一种晶体管与第一实施例中的晶体管的不同之处在于：高阻层仅为传统的C掺杂GaN层。
请参阅下表一，所示为本发明上述第一实施例至第九实施例以及对比例一的对应的参数表。
Figure 955258DEST_PATH_IMAGE001
表一
需要说明的是，第一实施例至第九实施例及对比例一的外延片是在使用相同工艺条件下制成的，外延片通常以其（1012）面的HRXRD（高分辨X射线衍射）摇摆曲线峰值半高宽（FWHM）的大小来表征外延片的晶体质量，即以表中“1012FWHM”值大小表征晶体质量，“1012FWHM”越小，晶体质量越好；以方块电阻“RSH”来表征其电阻大小，RSH值越大则方块电阻越大。
结合第一实施例至第九实施例及对比例一数据可知，相对于对比例一中高阻层仅为传统的缓冲层，第一实施例至第九实施例中的高阻层为复合高阻层，其包括第一子层和第二子层，第二子层包括n个周期性层叠的C掺杂GaN层以及ZnO层，可有效提升复合高阻层的晶体质量，降低漏电电流，提高器件的可靠性和使用寿命。
结合第一实施例、第二实施例和第三实施例数据可知，在周期数n较小时C掺杂GaN层产生的位错，仍有部分位错延伸至后续的外延层，降低外延片的晶体质量，相对较多的C掺杂GaN层和ZnO层层叠更有利于减少位错的延伸，但当周期数过大时，将会超出超晶格结构能降低位错密度的临界值，此时超晶格结构对于位错的阻断能力反而会出现下降，晶体质量变差的情况，优选的，n取值可为8（第一实施例、第二实施例和第三实施例对比，第一实施例具有最高的晶体质量，且具备相对较高的阻值）。
结合第一实施例、第四实施例和第五实施例数据可知，基于第一实施例的复合高阻层，上下调整第一子层的厚度，第一子层过薄时不利于填平缓冲层表面的缺陷，并且第一子层为Si3N4材料，本身具有高电阻的特性，太薄的第一子层对于提高复合高阻层的电阻效果较小，另一方面在第一子层上沉积C掺杂GaN层较为困难，当第一子层的厚度过厚时将影响后续的C掺杂GaN层的沉积，造成C掺杂GaN层晶体质量变差的情况，因此第一子层的厚度取值希望可控制在一定的范围内，不宜过小，也不易过大，优选的，第一子层的厚度取值为150（第一实施例、第四实施例和第五实施例对比，第一实施例具有最高的晶体质量，且具备相对较高的阻值）。
结合第一实施例、第六实施例和第七实施例数据可知，基于第一实施例的复合高阻层，上下调整C的掺杂浓度，C掺杂可增强GaN层电阻，但也会降低晶体质量，因此随着C掺杂浓度增大，复合高阻层电阻虽可不断提高，但晶体质量却会不断下降，需要注意的是，当C掺杂浓度超出取值范围，过高临界值时将造成C掺杂GaN晶体质量大幅下降，此时复合高阻层的电阻可能会反而会出现下降的情况。优选的，C掺杂浓度取值为2×1020cm-3（第一实施例、第六实施例和第七实施例对比，第一实施例具有相对较高的晶体质量以及相对较高的阻值，第六实施例虽然晶体质量最佳，但阻值过低，且远低于第一实施例，在降低截止状态下漏电流以及器件能耗方面弱于第一实施例）。
结合第一实施例、第八实施例和第九实施例数据可知，基于第一实施例的复合高阻层，上下调整单层C掺杂GaN层的厚度，C掺杂GaN层起到部分耐压的作用，过薄的C掺杂GaN层高压下易被击穿，而过厚的C掺杂GaN层会使其中产生的位错不断累积，位错密度提高，造成晶体质量的下降，优选的，单层C掺杂GaN层的厚度取值可为50nm-80nm。（第八实施例具有最佳的晶体质量以及相对较高的阻值，但过薄的C掺杂GaN层耐压能力较弱，易被击穿，适用于在实际情况中相对低压产品，第一实施例具备较好的晶体质量、阻值以及耐压能力可用于相对高压产品）。
综上，采用复合高阻层包括第一子层和第二子层，第二子层包括n个周期性层叠的C掺杂GaN层以及ZnO层，可有效提升复合高阻层的晶体质量，降低漏电电流，提高器件的可靠性和使用寿命。
第十实施例
本发明第十实施例提出一种晶体管的制备方法，用于制备上述第一实施例至第九实施例当中的晶体管，该晶体管的制备方法具体包括步骤S21-步骤S28：
步骤S21，提供一种衬底，在本实施例中采用Si作为外延层生长衬底；
在本实施例中采用金属有机化学气相沉积（MOCVD）设备生长外延片，其中采用氨气（NH3）作为氮源，水（H2O）作为氧源，二乙基锌（C4H10Zn）作为锌源，三甲基镓（TMGa）作为镓源，三甲基铝（TMAl）作为铝源，硅烷（SiH4）作为Si源，同时采用H2（氢气）或N2（氮气）作为载气。
步骤S22，在衬底上沉积成核层。
具体来说，成核层可为AlN、AlGaN、GaN中任意一种或其组合，在本实施例中，成核层为AlN成核层；
其中，反应腔的生长温度可为600℃-1100℃，反应腔压力可为100torr-250torr，氮源可为NH3，铝源可为TMAl，生长厚度可为15nm-65nm，在一些实施例当中，成核层的生长厚度可为30nm。
步骤S23，在成核层上沉积缓冲层。
其中，缓冲层可为AlGaN、GaN中任意一种或其组合，在本实施例中，缓冲层为AlGaN缓冲层；
其中，反应腔的的生长温度可为900℃-1300℃，反应腔压力可为100torr-300torr，氮源可为NH3，镓源可为TMGa，铝源可为TMAl，生长厚度可为1um-4um，在一些实施例当中，缓冲层的生长厚度可为2.2um。
步骤S24，在缓冲层上沉积复合高阻层，复合高阻层包括有第一子层和第二子层。
在一些实施例当中，第一子层为沉积在缓冲层上的Si3N4层；
其中，反应腔的生长温度可为900℃-1200℃，反应腔体压力为100torr-300torr，并通入N源和Si源，N源可为NH3，Si源可为SiH4，第一子层的生长厚度可为50nm-300nm，在一些实施例当中，第一子层的生长厚度可为150nm。
在第一子层上沉积第二子层，其中第二子层为n个周期性交替生长C掺杂GaN层和ZnO层，生长的周期数为5-12，在一些实施例当中，n取值可为8。
其中，在第二子层中，反应腔的生长温度可为800℃-1200℃，反应腔压力可为50torr-200torr，并通入N源、Ga源、O源以及Zn源，N源可为NH3，Ga源可为TMGa，O源可为H2O，Zn源可为C4H10Zn，在一些实施例当中，第二子层的生长厚度可为1um-4um。
具体来说，示例并非限定，单层C掺杂GaN层厚度可为45nm-200nm，碳的掺杂浓度为0.5×1020cm-3-5×1020cm-3，单层ZnO层厚度可为45nm-200nm，在一些实施例当中，单层C掺杂GaN层生长厚度可为80nm，单层ZnO层的生长厚度可为80nm，当第二子层的周期数为8时，即第二子层为8个周期性生长80nm厚的C掺杂GaN层和80nm厚的ZnO层，即第二子层厚度为1.28um。
步骤S25，在复合高阻层上沉积GaN沟道层，具体来说，在复合高阻层中的ZnO层上沉积GaN沟道层。
其中，反应腔的生长温度可为700℃-1100℃，反应腔压力可为50torr-200torr，氮源可为NH3，镓源可为TMGa，且GaN沟道层的生长厚度可为40nm-250nm，在一些实施例当中，GaN沟道层厚度可为100nm。
步骤S26，在GaN沟道层上沉积AlN插入层。
其中，反应腔的生长温度可为700℃-1100℃，反应腔压力可为100torr-200torr，氮源可为NH3，铝源可为TMAl，且AlN插入层的生长厚度可为0.5nm-6nm，在一些实施例当中，AlN插入层厚度可为2.5nm。
步骤S27，在AlN插入层上沉积AlGaN势垒层。
其中，反应腔的生长温度可为750℃-1150℃，反应腔压力可为100torr-200torr，氮源可为NH3，镓源可为TMGa，铝源可为TMAl，且AlGaN势垒层的生长厚度可为5nm-40nm，示例并非限定，AlGaN势垒层厚度可为25nm。
步骤S28，在AlGaN势垒层上沉积GaN帽层。
其中，反应腔温度可为700℃-1200℃，反应腔压力可为100torr-200torr，氮源可为NH3，镓源可为TMGa，且GaN帽层的生长厚度可为5nm-25nm，在一些实施例当中，GaN帽层厚度可为10nm。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的-少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
以上实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种晶体管，包括衬底，以及依次层叠于所述衬底上的成核层、缓冲层、复合高阻层、GaN沟道层、AlGaN势垒层以及GaN帽层，其特征在于，所述复合高阻层包括第一子层和设于所述第一子层之上的第二子层；
所述第一子层为Si3N4层；
所述第二子层包括n个周期性层叠的C掺杂GaN层以及ZnO层。
2.根据权利要求1所述的晶体管，其特征在于，在所述第二子层中，所述C掺杂GaN层层叠于所述第一子层的上方，所述ZnO层层叠于所述C掺杂GaN层的上方。
3.根据权利要求1所述的晶体管，其特征在于，在所述第二子层中，每层所述C掺杂GaN层中碳的掺杂浓度为0.5×1020cm-3-5×1020cm-3，每层所述C掺杂GaN层的厚度为45nm-200nm。
4.根据权利要求1所述的晶体管，其特征在于，在所述第二子层中，每层所述ZnO层的厚度为45nm-200nm。
5.根据权利要求1-4任一项所述的晶体管，其特征在于，在所述第二子层中，所述n为正整数且其取值范围为5-12。
6.根据权利要求1所述的晶体管，其特征在于，所述第一子层的厚度为50nm-300nm。
7.根据权利要求1所述的晶体管，其特征在于，所述晶体管还包括AlN插入层，所述AlN插入层设于所述GaN沟道层和所述AlGaN势垒层之间。
8.一种晶体管的制备方法，用于制备上述权利要求1-7任意一项所述的晶体管，其特征在于，所述方法包括：
提供一衬底；
在所述衬底上依次生长成核层、缓冲层、复合高阻层、GaN沟道层、AlN插入层、AlGaN势垒层以及GaN帽层；
生长所述复合高阻层的方法包括：
在所述缓冲层上依次生长第一子层和第二子层以形成所述复合高阻层；
其中，所述第一子层为Si3N4层，所述第二子层包括n个周期性层叠的C掺杂GaN层以及ZnO层。
9.根据权利要求8所述的晶体管的制备方法，其特征在于，在生长所述第一子层的步骤中：
通入N源和Si源，并控制反应腔内的温度至900℃-1200℃，控制反应腔的压力至100torr-300torr，生长Si3N4层作为所述第一子层；
其中，所述N源包括NH3，所述Si源包括SiH4。
10.根据权利要求8所述的晶体管的制备方法，其特征在于，在生长所述第二子层的步骤中：
通入N源、Ga源、O源以及Zn源，并控制反应腔内的温度至800℃-1200℃，控制反应腔的压力至50torr-200torr，生长所述C掺杂GaN层；
通入N源、Ga源、O源以及Zn源，并控制反应腔内的温度至800℃-1200℃，控制反应腔的压力至50torr-200torr，生长所述ZnO层；
其中，所述N源包括NH3，所述Ga源包括TMGa，所述O源包括H2O，所述Zn源包括C4H10Zn，每层所述C掺杂GaN层中碳的掺杂浓度为0.5×1020cm-3-5×1020cm-3，所述n为正整数且其取值范围为5-12。
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