CN115000161A - 半导体外延结构和半导体外延结构的制备方法 - Google Patents

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张洁
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Abstract

本发明的实施例提供了一种半导体外延结构和半导体外延结构的制备方法，涉及半导体外延技术领域，该半导体外延结构包括衬底、成核层和缓冲层，本发明通过在衬底上形成成核层，然后再在成核层上形成缓冲层，其中，成核层包括多层周期性掺杂且重复排列的半导体周期叠层，从而使得成核层形成了具有不同掺杂类型的掺杂超晶格结构，本发明实施例采用不同掺杂类型的掺杂超晶格结构提高成核层的晶体质量，本发明实施例利用形成的掺杂超晶格可以减小外延层穿透位错而获得高晶体质量的外延薄膜，并且能够简单高效地获得高质量成核层，减少外延层穿透位错，从而获得高晶体质量的外延薄膜。

Description

半导体外延结构和半导体外延结构的制备方法
技术领域
本发明涉及半导体外延技术领域，具体而言，涉及一种半导体外延结构和半导体外延结构的制备方法。
背景技术
氮化铝薄膜是一种重要的第三代半导体材料，具有禁带宽度大、击穿场强高、耐腐蚀、抗辐射能力强、热稳定性好等优良特性。氮化物半导体材料由于缺乏大尺寸高质量商用的氮化镓和氮化铝衬底，一般是通过异质外延的方法生长在硅、碳化硅或蓝宝石衬底上。由于氮化铝与异质外延衬底具有较好的浸润性，通常被用作氮化物异质外延的成核层材料。高质量的AlN薄膜制备也是氮化物半导体薄膜材料外延生长的关键技术。
氮化铝薄膜和碳化硅衬底(硅衬底)之间一般存在较大的晶格失配和热失配，因此异质外延生长的AlN薄膜中存在大量的穿透位错和微裂纹。氮化铝异质外延生长中的穿透位错密度降低通常需要界面或点缺陷的参与来促进穿透位错的湮灭，因此获得高质量AlN层需要优化生长条件或采用特定外延结构。
一般获得高质量AlN异质外延薄膜材料的方法有下面几种：1.采用较高生长温度(>1200℃)或脉冲沉积方法提高AlN生长过程中Al原子迁移率减小界面位错产生和提高位错湮灭效率；2.通过处理AlN成核层生长前衬底界面状态和优化界面AlN层生长条件降低界面失配位错密度；3.利用图形化衬底通过侧向外延的方法使穿透位错在晶界发生弯曲而终止或湮灭减小后续外延层的位错密度；4.增加AlN层的生长厚度从而增加位错湮灭几率减小AlN表面的穿透位错密度；上述方法都会或多或少受到外延生长窗口偏窄、设备加热温度限制以及生长后反应室石墨件上AlN薄膜难以去除等条件限制，难以简单高效地获得高质量AlN薄膜材料。
发明内容
本发明的目的包括，例如，提供了一种半导体外延结构和半导体外延结构的制备方法，其能够简单高效地获得高质量成核层，减少外延层穿透位错获得高晶体质量的外延薄膜。
本发明的实施例可以这样实现：
第一方面，本发明提供一种半导体外延结构，包括：
衬底；
位于所述衬底一侧的成核层；
以及位于所述成核层远离所述衬底一侧的缓冲层；
其中，所述成核层包括多层依次堆叠的半导体周期叠层，至少一层所述半导体周期叠层为掺杂结构，且多层所述半导体周期叠层形成具有不同掺杂类型的掺杂超晶格结构。
在可选的实施方式中，每层所述半导体周期叠层包括依次堆叠的第一薄膜层和第二薄膜层，所述第一薄膜层掺杂有第一掺杂原子，所述第二薄膜层掺杂有第二掺杂原子，其中，所述第一掺杂原子和所述第二掺杂原子为不同种类的掺杂原子。
在可选的实施方式中，所述第一掺杂原子为In，Ga，Si，Mg和Zn中的至少一种；所述第二掺杂原子为In，Ga，Si，Mg和Zn中的至少一种。
在可选的实施方式中，所述第一掺杂原子在所述第一薄膜层中的掺杂浓度和所述第二掺杂原子在所述第二薄膜层中的掺杂浓度均在1E16/cm3-1E21/cm3之间。
在可选的实施方式中，每层所述半导体周期叠层包括依次堆叠的第一薄膜层和第二薄膜层，所述第一薄膜层为非掺杂层，所述第二薄膜层掺杂有第二掺杂原子。
在可选的实施方式中，所述第二掺杂原子为In，Ga，Si，Mg和Zn中的至少一种。
在可选的实施方式中，所述第二掺杂原子在所述第二薄膜层中的掺杂浓度均在1E16/cm3-1E21/cm3之间。
在可选的实施方式中，所述第一薄膜层和所述第二薄膜层的厚度均在1-20nm之间。
在可选的实施方式中，所述半导体周期叠层的层数均大于或等于3。
在可选的实施方式中，所述成核层的厚度在20-250nm之间。
在可选的实施方式中，所述成核层为掺杂或非掺杂的AlN层。
在可选的实施方式中，所述半导体外延结构还包括：
位于所述缓冲层和所述成核层之间的应力传递层；
其中，所述应力传递层的两侧表面分别与所述成核层和所述缓冲层相接触。
在可选的实施方式中，所述半导体外延结构还包括：
位于所述缓冲层远离所述衬底一侧的沟道层；
以及，位于所述沟道层远离所述衬底一侧的势垒层。
第二方面，本发明提供一种半导体外延结构的制备方法，用于制备如前述实施方式所述的半导体外延结构，所述制备方法包括：
提供一衬底；
在所述衬底的一侧生长成核层；
在所述成核层远离所述衬底的一侧生长缓冲层；
其中，所述成核层包括多层依次堆叠的半导体周期叠层，至少一层所述半导体周期叠层为掺杂结构，且多层所述半导体周期叠层形成具有不同掺杂类型的掺杂超晶格结构。
在可选的实施方式中，在衬底的一侧生长成核层的步骤，包括：
在所述衬底上生长掺杂有第一掺杂原子第一薄膜层；
在所述第一薄膜层上生长掺杂有第二掺杂原子或非掺杂的第二薄膜层；
周期性重复生长所述第一薄膜层和所述第二薄膜层的步骤若干次，得到所述成核层；
其中，所述第一掺杂原子和所述第二掺杂原子为不同种类的掺杂原子。
在可选的实施方式中，在所述成核层远离所述衬底的一侧生长缓冲层的步骤之前，所述制备方法还包括：
在所述成核层远离所述衬底的一侧生长应力传递层。
在可选的实施方式中，在所述成核层远离所述衬底的一侧生长缓冲层的步骤之后，所述制备方法还包括：
在所述缓冲层远离所述衬底的一侧生长沟道层；
在所述沟道层远离所述衬底的一侧生长势垒层。
本发明实施例的有益效果包括，例如：
本发明实施例提供的半导体外延结构及其制备方法，在衬底上形成成核层，然后再在成核层上形成缓冲层，其中，成核层包括多层依次堆叠的半导体周期叠层，至少一层所述半导体周期叠层为掺杂结构，且多层所述半导体周期叠层形成具有不同掺杂类型的掺杂超晶格结构，本发明实施例采用不同掺杂类型的掺杂超晶格结构提高成核层的晶体质量。在异质生长过程中由于外延薄膜和衬底之间存在较大的晶格失配，使得成核层中存在大量的穿透位错，利用掺杂超晶格结构可以有效使穿透位错发生弯曲减小后续外延膜中的位错密度实现提高外延缓冲层晶体质量的效果。并且相比于组分调制超晶格，掺杂超晶格的界面应力比较小，因此可以避免超晶格界面处失配位错的产生。另外掺杂超晶格中的杂质原子也可以促进位错的运动和位错湮灭进而减小穿透位错密度。掺杂超晶格中的掺杂浓度大小可以通过掺杂源的流量控制实现，使得掺杂超晶格结构生长非常方便。并且掺杂原子在成核层中仅形成少量的载流子，不影响成核层的高阻特性。利用具有掺杂超晶格成核层可以获得高晶体质量的氮化镓基缓冲层从而改善器件的光学和电性特性，同时这种复合成核层生长简单、对设备依赖性小，可以用于氮化镓基电子器件和发光器件的外延片大量生产中。相较于现有技术，本发明提供的半导体外延结构及其制备方法，利用形成的掺杂超晶格可以减小外延层穿透位错而获得高晶体质量的外延薄膜，并且能够简单高效地获得高质量成核层，减少外延层穿透位错获得高晶体质量的外延薄膜。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1为本发明第一实施例提供的半导体外延结构的示意图；
图2为图1中成核层的结构示意图；
图3为本发明第三实施例提供的半导体外延结构的示意图；
图4为本发明第四实施例提供的半导体外延结构的示意图。
图标：100-半导体外延结构；110-衬底；130-成核层；131-第一薄膜层；133-第二薄膜层；150-缓冲层；170-沟道层；180-应力传递层；190-势垒层。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。
因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。
在本发明的描述中，需要说明的是，若出现术语“上”、“下”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该发明产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
此外，若出现术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
正如背景技术中所公开的，现有技术中为了获取高质量AlN异质外延薄膜材料，通常采用以下几种方式：
1、采用较高生长温度(>1200℃)或脉冲沉积方法提高AlN生长过程中Al原子迁移率减小界面位错产生和提高位错湮灭效率，这种方式需要用到高温环境，并且对设备的要求较高，难以实现量产。
2、通过处理AlN成核层生长前衬底界面状态和优化界面AlN层生长条件降低界面失配位错密度。
3、利用图形化衬底通过侧向外延的方法使穿透位错在晶界发生弯曲而终止或湮灭减小后续外延层的位错密度。
4.增加AlN层的生长厚度从而增加位错湮灭几率减小AlN表面的穿透位错密度。
然而，上述方法都会或多或少受到外延生长窗口偏窄、设备加热温度限制以及生长后反应室石墨件上AlN薄膜难以去除等条件限制，难以简单高效地获得高质量AlN薄膜材料。
为了解决上述问题，本发明实施例提供了一种半导体外延结构和半导体外延结构的制备方法，其采用不同掺杂类型的AlN掺杂超晶格结构提高AlN层的晶体质量。在异质外AlN层中由于外延薄膜和衬底之间存在较大的晶格失配AlN成核层中存在大量的穿透位错，利用掺杂超晶格结构可以有效使穿透位错发生弯曲减小后续外延膜中的位错密度实现提高外延缓冲层晶体质量的效果。相比于组分调制超晶格，掺杂超晶格的界面应力比较小，因此可以避免超晶格界面处失配位错的产生。另外掺杂超晶格中的杂质原子也可以促进位错的运动和位错湮灭进而减小穿透位错密度。掺杂超晶格中的掺杂浓度大小可以通过掺杂源的流量控制实现掺杂超晶格结构生长非常方便，并且AlN的禁带宽度高达6.2eV掺杂原子在AlN中仅形成少量的载流子不影响AlN高阻特性。利用具有掺杂超晶格AlN成核层可以获得高晶体质量的氮化镓基缓冲层从而改善器件的光学和电性特性，同时这种复合AlN层生长简单、对设备依赖性小可以用于氮化镓基电子器件和发光器件的外延片大量生产中。
需要说明的是，在不冲突的情况下，本发明的实施例中的特征可以相互结合。
第一实施例
参见图1和图2，本实施例提供了一种半导体外延结构100，其能够简单高效地获得高质量成核层130，减少外延层穿透位错，并获得高晶体质量的外延薄膜。
本实施例提供的半导体外延结构100，包括衬底110、成核层130和缓冲层150，成核层130位于衬底110的一侧，缓冲层150位于成核层130的一侧，其中，成核层130包括多层依次堆叠的半导体周期叠层，至少一层半导体周期叠层为掺杂结构，且多层半导体周期叠层形成具有不同掺杂类型的掺杂超晶格结构。优选地，可以是每层半导体周期叠层均掺杂有杂质原子，也可以是其中部分半导体周期层掺杂有杂质原子。
在本实施例中，半导体外延结构100可以适用于氮化镓基电子器件或发光器件等半导体器件，其中衬底110可以是硅(Si)、碳化硅(SiC)、蓝宝石(Saphhire)等材料，其中衬底110用于异质外延生长。衬底110的沉积方法可以包括CVD(Chemical Vapor Deposition，化学气相沉积)、VPE(Vapour Phase Epitaxy，气相外延)、MOCVD(Metal-organic ChemicalVapor Deposition，金属有机化合物化学气相沉积)、LPCVD(Low Pressure ChemicalVapor Deposition，低压力化学气相沉积)、PECVD(Plasma Enhanced Chemical VaporDeposition，等离子体增强化学气相沉积)、PLD(Pulsed Laser Deposition，脉冲激光沉积)、原子层外延、MBE(Molecular Beam Epitaxy，分子束外延)、溅射、蒸发等。当然，此处对于衬底110的沉积方法并不作具体限定。
在本实施例中，成核层130为AlN材料，此处成核层130包括有多层半导体周期叠层，即指的是包括多层具有不同掺杂类型的AlN薄膜。同时，缓冲层150为氮化镓基缓冲材料，例如GaN或AlGaN。当然，此处对于衬底110、成核层130以及缓冲层150的材料仅仅是列举，并不起到限定作用。
在本实施例中，成核层130和缓冲层150均可以采用CVD(Chemical VaporDeposition，化学气相沉积)、VPE(Vapour Phase Epitaxy，气相外延)、MOCVD(Metal-organic Chemical Vapor Deposition，金属有机化合物化学气相沉积)、LPCVD(LowPressure Chemical Vapor Deposition，低压力化学气相沉积)、PECVD(Plasma EnhancedChemical Vapor Deposition，等离子体增强化学气相沉积)、PLD(Pulsed LaserDeposition，脉冲激光沉积)、原子层外延、MBE(Molecular Beam Epitaxy，分子束外延)等工艺实现外延生长，优选地，此处成核层130可以采用MOCVD工艺制备，当然，对于此处成核层130和缓冲层150的生长工艺并不不作具体限定。
需要说明的是，此处成核层130形成有具有不同掺杂类型的掺杂超晶格结构，而在异质生长过程中由于外延薄膜和衬底110之间存在较大的晶格失配，使得成核层130中存在大量的穿透位错，本实施例中利用掺杂超晶格结构可以有效使穿透位错发生弯曲减小后续外延膜中的位错密度实现提高外延缓冲层150晶体质量的效果。并且相比于组分调制超晶格，掺杂超晶格的界面应力比较小，因此可以避免超晶格界面处失配位错的产生。另外掺杂超晶格中的杂质原子也可以促进位错的运动和位错湮灭进而减小穿透位错密度。
还需要说明的是，掺杂超晶格结构中的掺杂浓度大小可以通过掺杂源的流量控制实现，使得掺杂超晶格结构生长非常方便。并且掺杂原子在成核层130中仅形成少量的载流子，不影响成核层130的高阻特性。利用具有掺杂超晶格成核层130可以获得高晶体质量的氮化镓基缓冲层150从而改善器件的光学和电性特性，同时这种复合成核层130生长简单、对设备依赖性小，可以用于氮化镓基电子器件和发光器件的外延片大量生产中。
在本实施例中，每层半导体周期叠层包括依次堆叠的第一薄膜层131和第二薄膜层133，第一薄膜层131中掺杂有第一掺杂原子，第二薄膜层133掺杂有第二掺杂原子，其中第一掺杂原子和第二掺杂原子为不同种类的掺杂原子。具体地，在生长第一薄膜层131时，可以通入包含第一掺杂原子的掺杂源，在生长第二薄膜层133时，可以通入包含第二掺杂原子的掺杂源，具体地，第一掺杂原子为In，Ga，Si，Mg，Zn中的至少一种；第二掺杂原子为In，Ga，Si，Mg，Zn中的至少一种。也就是说，本实施例中提及的具有掺杂超晶格AlN层，是指在AlN层生长时周期性通入Ga(In)等电子掺杂源或者Mg(Si)等空穴(电子)掺杂源形成的超晶格结构。
值得注意的是，此处通过周期性地通入掺杂源以实现超晶格结构在工艺上并不难实现，与常规的超晶格结构所不同的是，本实施例中根据第一薄膜层131和第二薄膜层133的周期性沉积规律，适配地周期性通入不同的掺杂源，从而使得形成周期性掺杂且具有不同掺杂类型的超晶格结构，这样形成的超晶格结构具有周期性的应力变化，而利用掺杂超晶格中周期性的应力变化和掺杂原子在位错附近的聚集效应可以使AlN层中的穿透位错发生弯曲，从而减小外延膜中的穿透位错的密度，进而提高外延GaN缓冲层150的晶体质量。
在本实施例中，第一掺杂原子在第一薄膜层131中的掺杂浓度和第二掺杂原子在第二薄膜层133中的掺杂浓度均在1E16/cm3-1E21/cm3之间。优选地，此处第一薄膜层131和第二薄膜层133中的掺杂浓度均为1E18/cm3。本实施例中将第一掺杂浓度和第二掺杂浓度保持一致，使得超晶格结构的周期性变化更加稳定，并且应力变化更加趋于线性和稳定，且使得聚集效应更加明显。
在本实施例中，第一薄膜层131和第二薄膜层133的厚度均在1-20nm之间。优选地，第一薄膜层131和第二薄膜层133的厚度均为5nm，此处将第一薄膜层131和第二薄膜层133的厚度保持一致，并且第一薄膜层131和第二薄膜层133的基础材料均为AlN，故可以采用同一生长设备进行周期性外延生长，十分方便，并简化了工艺步骤。
在本实施例中，第一薄膜层131和第二薄膜层133的层数均大于或等于3，具体地，此处每个第一薄膜层131和相邻的第二薄膜层133即构成了一个生长周期，本实施例中成核层130中的生长周期需要大于或等于3，从而能够构成具有足够层数的超晶格结构，更加有利于实现成核层130中周期性的应力变化和掺杂原子在位错附近的聚集效应。优选地，本实施例中第一薄膜层131和第二薄膜层133均为12层，一方面能够保证其能够更好地显现出周期性的应力变化和掺杂原子的聚集效应，另一方面能够实现整体厚度的减薄，有利于整个半导体器件的微型化。
在本实施例中，成核层130的厚度在20-250nm之间。优选地，此处成核层130的厚度为120nm，在保证其能够实现周期性的应力变化和掺杂原子的聚集效应的同时，也能够避免成核层130过厚。
本实施例还提供了一种半导体外延结构100的制备方法，其用于制备前述的半导体外延结构100，该制备方法包括以下步骤：
S1：在衬底110的一侧生长成核层130。
具体地，首先提供一衬底110，并将衬底110送入一反应腔，然后在衬底110上生长成核层130。其中，成核层130包括多层依次堆叠的半导体周期叠层，至少一层半导体周期叠层为掺杂结构，且多层半导体叠层形成不同掺杂类型的掺杂超晶格结构。优选地，可以是每层半导体周期叠层均掺杂有杂质原子，也可以是其中部分半导体周期层掺杂有杂质原子。该衬底110可以是硅(Si)、碳化硅(SiC)、蓝宝石(Saphhire)等材料，其中衬底110用于异质外延生长。衬底110的沉积方法可以包括CVD(Chemical Vapor Deposition，化学气相沉积)、VPE(Vapour Phase Epitaxy，气相外延)、MOCVD(Metal-organic Chemical VaporDeposition，金属有机化合物化学气相沉积)、LPCVD(Low Pressure Chemical VaporDeposition，低压力化学气相沉积)、PECVD(Plasma Enhanced Chemical VaporDeposition，等离子体增强化学气相沉积)、PLD(Pulsed Laser Deposition，脉冲激光沉积)、原子层外延、MBE(Molecular Beam Epitaxy，分子束外延)、溅射、蒸发等。当然，此处对于衬底110的沉积方法并不作具体限定。
在衬底110上生长成核层130时，首先在衬底110上生长掺杂有第一掺杂原子第一薄膜层131，然后再在第一薄膜层131生长掺杂有第二掺杂原子第二薄膜层133，再然后重复生长第一薄膜层131和第二薄膜层133若干次，以使第一薄膜层131和第二薄膜层133周期性交错分别，并最终得到了成核层130。需要说明的是，此处第一薄膜层131和第二薄膜层133均可以采用CVD(Chemical Vapor Deposition，化学气相沉积)、VPE(Vapour PhaseEpitaxy，气相外延)、MOCVD(Metal-organic Chemical Vapor Deposition，金属有机化合物化学气相沉积)、LPCVD(Low Pressure Chemical Vapor Deposition，低压力化学气相沉积)、PECVD(Plasma Enhanced Chemical Vapor Deposition，等离子体增强化学气相沉积)、PLD(Pulsed Laser Deposition，脉冲激光沉积)、原子层外延、MBE(Molecular BeamEpitaxy，分子束外延)等工艺实现外延生长，优选地，此处成核层130采用MOCVD(Metal-organic Chemical Vapor Deposition，金属有机化合物化学气相沉积)工艺进行制备。
值得注意的是，此处第一掺杂原子和第二掺杂原子可以来自不同的掺杂源，即在生长第一薄膜层131的过程中，持续向反应腔内通入包含第一掺杂原子的掺杂源，在生长第二薄膜层133的过程中，持续向反应腔内通入包含第二掺杂原子的掺杂源，从而利用周期性通入掺杂源的方法来形成不用掺杂类型的第一薄膜层131和第二薄膜层133。
S2：在成核层130远离衬底110的一侧生长缓冲层150。
具体地，在周期性地形成第一薄膜层131和第二薄膜层133达到预设厚度后完成成核层130的制备，然后在成核层130的表面生长形成缓冲层150。缓冲层150也可以采用MOCVD(Metal-organic Chemical Vapor Deposition，金属有机化合物化学气相沉积)工艺进行制备。
下面对实际工艺过程以及环境参数进行详细描述：
步骤1：将用于异质外延的衬底110(蓝宝石，SiC，Si)放入金属有机化学气相沉积设备(MOCVD)中，在高温氢气环境加热衬底110，使得衬底110表面氧化物分解，并修复衬底110表面损伤。
步骤2：在所选的用于异质外延的衬底110表面生长掺杂超晶格结构，即在衬底110的表面生长成核层130，生长温度范围为800℃-1200℃，成核层130的厚度范围为20nm-200nm。掺杂超晶格结构具体生长方式如下：
首先通入包含第一掺杂原子的掺杂源，第一掺杂原子包含In，Ga，Si，Mg，Zn中的一种，并生长第一薄膜层131，第一薄膜层131的生长厚度为1-20nm，掺杂浓度在1E16/cm3-1E21/cm3之间。
然后通入包含第二掺杂原子的掺杂源，第二掺杂原子包含In，Ga，Si，Mg，Zn中的一种，并生长第二薄膜层133，第二薄膜层133的生长厚度为1-20nm，掺杂浓度在1E16/cm3-1E21/cm3之间，且第一掺杂原子与第二掺杂原子的种类不同。
再然后重复生长n个周期的第一薄膜层131和第二薄膜层133，其中n≥3，最终生长总厚度20-250nm的掺杂超晶格AlN层。
步骤3：在上述掺杂超晶格AlN成核层130上生长GaN缓冲层150或AlGaN/GaN缓冲层150。
综上所述，本实施例提供了一种半导体外延结构100及其制备方法，在衬底110上形成成核层130，然后再在成核层130上形成缓冲层150，其中，成核层130包括多层多层依次堆叠的半导体周期叠层，至少一层半导体周期叠层为掺杂结构，从而使得成核层130形成了具有不同掺杂类型的掺杂超晶格结构，本发明实施例采用不同掺杂类型的掺杂超晶格结构提高成核层130的晶体质量。在异质生长过程中由于外延薄膜和衬底110之间存在较大的晶格失配，使得成核层130中存在大量的穿透位错，利用掺杂超晶格结构可以有效使穿透位错发生弯曲减小后续外延膜中的位错密度实现提高外延缓冲层150晶体质量的效果。并且相比于组分调制超晶格，掺杂超晶格的界面应力比较小，因此可以避免超晶格界面处失配位错的产生。另外掺杂超晶格中的杂质原子也可以促进位错的运动和位错湮灭进而减小穿透位错密度。掺杂超晶格中的掺杂浓度大小可以通过掺杂源的流量控制实现，使得掺杂超晶格结构生长非常方便，掺杂超晶格制备简单界面应力较小且不会引入新的界面位错。并且掺杂原子在成核层130中仅形成少量的载流子，不影响成核层130的高阻特性，即本实施例中AlN的禁带宽度高，掺杂剂在AlN中的电离效率低，掺杂超晶格AlN层仍具有高阻性。利用具有掺杂超晶格成核层130可以获得高晶体质量的氮化镓基缓冲层150从而改善器件的光学和电性特性，同时这种复合成核层130生长简单、对设备依赖性小，可以用于氮化镓基电子器件和发光器件的外延片大量生产中。
第二实施例
请继续参见图1和图2，本实施例提供了一种半导体外延结构100，其基本结构和原理及产生的技术效果和第一实施例相同，为简要描述，本实施例部分未提及之处，可参考第一实施例中相应内容。本实施例与第一实施例不同的是在于成核层130的结构。
在本实施例中，半导体外延结构100包括衬底110、成核层130和缓冲层150，成核层130位于衬底110的一侧，缓冲层150位于成核层130的一侧，其中，成核层130包括多层周期性掺杂且重复排列的半导体周期叠层，从而使得成核层130形成了具有不同掺杂类型的掺杂超晶格结构。
在本实施例中，多层半导体周期叠层包括周期性交错分布的第一薄膜层131和第二薄膜层133，第一薄膜层131中掺杂为非掺杂层，第二薄膜层133掺杂有第二掺杂原子，其中，第二掺杂原子为In，Ga，Si，Mg，Zn中的至少一种。具体地，在生长第一薄膜层131时，可以不通入掺杂源，在生长第二薄膜层133时，可以通入包含第一掺杂原子的掺杂源，使得第一薄膜层131形成非掺杂层，其同样通过周期性地通入掺杂源形成了周期性掺杂的超晶格结构。其中，第二薄膜层133为掺杂结构，第一薄膜层131为非掺杂结构，从而使得第一薄膜层131和第二薄膜层133也可以构成不同掺杂类型的超晶格结构，此处不同掺杂类型可以指的是掺杂和非掺杂的区别。
值得注意的是，此处通过周期性地通入掺杂源以实现超晶格结构在工艺上并不难实现，与常规的超晶格结构所不同的是，本实施例中根据第一薄膜层131和第二薄膜层133的周期性沉积规律，适配地周期性通入掺杂源，从而使得形成周期性掺杂且具有不同掺杂类型的超晶格结构，这样形成的超晶格结构具有周期性的应力变化，而利用掺杂超晶格中周期性的应力变化和掺杂原子在位错附近的聚集效应可以使AlN层中的穿透位错发生弯曲，从而减小外延膜中的穿透位错的密度，进而提高外延GaN缓冲层150的晶体质量。
需要说明的是，本实施例中第一薄膜层131和第二薄膜层133的厚度可以不一致，其中第一薄膜层131为非掺杂层，第二薄膜层133为掺杂层，第一薄膜层131的厚度可以大于第二薄膜层133，例如，第一薄膜层131为10nm，第二薄膜层133为5nm，当然，此处仅仅是举例说明，并不对第一薄膜层131和第二薄膜层133的厚度做任何限定。
本实施例也提供了一种半导体外延结构100的制备方法，其与第一实施例的不同在于步骤S1，即生长成核层130的步骤不同。本实施例提供的半导体外延结构100的制备方法包括：
S1：在衬底110的一侧生长成核层130。
具体地，首先在衬底110上生长非掺杂层，即生长非掺杂的第一薄膜层131，然后在第一薄膜层131上生长掺杂有第二掺杂原子的第二薄膜层133，然后周期性地重复生长第一薄膜层131和第二薄膜层133，并最终形成了成核层130。
需要说明的是，此处衬底110首先需要送入反应腔，在生长第一薄膜层131时，可以避免向反应腔内通入掺杂源，在生长第二薄膜层133时，则通入包含第而掺杂原子的掺杂源，使得第二薄膜层133形成掺杂结构。
步骤S2与第一实施例相同，在此不再赘述。
本实施例提供的半导体外延结构100及其制备方法，在衬底110上形成成核层130，然后再在成核层130上形成缓冲层150，其中，成核层130由周期性重复生长的第一薄膜层131和第二薄膜层133构成，第一薄膜层131为非掺杂层，第二薄膜层133掺杂有第二掺杂原子，本发明实施例采用不同掺杂类型的掺杂超晶格结构提高成核层130的晶体质量。在异质生长过程中由于外延薄膜和衬底110之间存在较大的晶格失配，使得成核层130中存在大量的穿透位错，利用掺杂超晶格结构可以有效使穿透位错发生弯曲减小后续外延膜中的位错密度实现提高外延缓冲层150晶体质量的效果。并且相比于组分调制超晶格，掺杂超晶格的界面应力比较小，因此可以避免超晶格界面处失配位错的产生。另外掺杂超晶格中的杂质原子也可以促进位错的运动和位错湮灭进而减小穿透位错密度。掺杂超晶格中的掺杂浓度大小可以通过掺杂源的流量控制实现，使得掺杂超晶格结构生长非常方便。并且掺杂原子在成核层130中仅形成少量的载流子，不影响成核层130的高阻特性。利用具有掺杂超晶格成核层130可以获得高晶体质量的氮化镓基缓冲层150从而改善器件的光学和电性特性，同时这种复合成核层130生长简单、对设备依赖性小，可以用于氮化镓基电子器件和发光器件的外延片大量生产中。
第三实施例
参见图3，本实施例提供了一种半导体外延结构100，其基本结构和原理及产生的技术效果和第一实施例或第二实施例相同，为简要描述，本实施例部分未提及之处，可参考第一实施例或第二实施例中相应内容。
在本实施例中，半导体外延结构100包括衬底110、成核层130、缓冲层150、沟道层170和势垒层190，成核层130位于衬底110的一侧，缓冲层150位于成核层130的一侧，其中，成核层130包括多层周期性掺杂且重复排列的半导体周期叠层，从而使得成核层130形成了具有不同掺杂类型的掺杂超晶格结构。沟道层170位于缓冲层150远离衬底110一侧，势垒层190位于沟道层170远离衬底110的一侧。在本实施例中，成核层130形成在衬底110的表面，其形成过程与形成结构具体可以参考第一实施例或第二实施例，同时缓冲层150形成在成核层130的表面，沟道层170形成在缓冲层150的表面，势垒层190形成在沟道层170的表面，从而形成了半导体外延结构100，进而有助于形成半导体器件。
在本实施例中，衬底110为晶向为(0001)的SiC衬底110，成核层130为周期性掺杂的AlN超晶格结构，缓冲层150为GaN层，沟道层170为高温GaN层，势垒层190为AlGaN层。
本实施例还提供了一种半导体外延结构100的制备方法，与第一实施例或第二实施例相比，所不同之处在于在步骤S2后还执行以下步骤：
S3：在缓冲层150远离衬底110的一侧生长沟道层170。
具体地，同样可以采用MOCVD(Metal-organic Chemical Vapor Deposition，金属有机化合物化学气相沉积)工艺制备形成沟道层170。
S4：在沟道层170远离衬底110的一侧生长势垒层190。
具体地，势垒层190也可以采用MOCVD(Metal-organic Chemical VaporDeposition，金属有机化合物化学气相沉积)工艺进行制备。
下面对本实施例提供的半导体外延结构100的制备方法的实际工艺步骤进行说明：
步骤1：选择一片晶向为(0001)的碳化硅衬底110，放入金属有机化学气相沉积设备中，在氢气气氛中将衬底110加热到1100℃脱附5min去除衬底110表面的氧化物和缺陷层。
步骤2：在完成步骤1后的衬底110表面生长具有掺杂超晶格结构的AlN成核层130。具体地，该复合AlN成核层130生长包含以下步骤：
首先生长5nm的Si掺杂的AlN层，形成第一薄膜层131，生长条件为：衬底110温度1100℃，TMAl流量300sccm，TMIn流量5sccm，NH3流量为3000sccm，生长时间为1.5min；
然后在第一薄膜层131上生长5nm的Mg掺杂的AlN层，形成第二薄膜层133，生长条件为：衬底110温度1100℃，反应的室压力75mbar，TMAl流量300sccm，Cp2Mg流量300sccm，NH3流量为3000sccm，生长时间为1.5min；
重复12个周期的第一薄膜层131和第二薄膜层133的生长，从而生长总厚度120nm的掺杂超晶格AlN成核层130；
步骤3：在步骤2形成的超晶格AlN成核层130上生长GaN缓冲层150。生长条件为衬底110温度980℃，反应室的压力100mbar，TMGa流量230sccm，NH3流量为1500sccm，生长时间为20min，厚度为1000nm；
步骤4：在步骤3形成的氮化镓缓冲层150上生长高温氮化镓沟道层170，高温GaN沟道层170生长条件为：TMGa流量为200sccm，同时NH3的流量为30000sccm，表面温度为1090℃，生长速率为2um/h，生长时间9min厚度为300nm左右。
步骤5：在步骤4形成的氮化镓沟道层170上继续生长势垒层190。势垒层190的生长条件为：表面温度为：1080℃，NH3流量为8000sccm。需要说明的是，此处在生长势垒层190之前需要生长AlN插层(图未示)，AlN插层的生长通入TMAl的流量为400sccm，生长时间为16s，厚度为1nm左右；AlGaN势垒层190生长条件为：TMAl400sccm，TMGa 180sccm对应的Al组分为25％左右，生长时间为60s厚度为20nm左右；在生长完成势垒层190后，还可以继续生长GaN帽层，GaN帽层的生长时，通入TMGa的流量为150sccm，生长时间为20s，对应GaN帽层的厚度为3nm。
按照上述步骤制备外延片既为SiC衬底110上具有掺杂超晶格成核层130氮化镓基HEMT外延片。
需要说明的是，在实际制备过程中，利用MOCVD(Metal-organic Chemical VaporDeposition，金属有机化合物化学气相沉积)工艺进行制备是一项十分成熟的工艺，这也进一步降低了超晶格结构的AlN层的制备难度。
第四实施例
参见图4，本实施例提供了一种半导体外延结构100，其基本结构和原理及产生的技术效果和第一实施例、第二实施例或第三实施例相同，为简要描述，本实施例部分未提及之处，可参考第一实施例、第二实施例或第三实施例中相应内容。
在本实施例中，半导体外延结构100包括衬底110、成核层130、应力传递层180、缓冲层150、沟道层170和势垒层190，成核层130位于衬底110的一侧，缓冲层150位于成核层130的一侧，其中，成核层130包括多层周期性掺杂且重复排列的半导体周期叠层，从而使得成核层130形成了具有不同掺杂类型的掺杂超晶格结构。应力传递层180位于缓冲层150和成核层130之间，且应力传递层180的两侧表面分别与成核层130和缓冲层150相接触。沟道层170位于缓冲层150远离衬底110一侧，势垒层190位于沟道层170远离衬底110的一侧。在本实施例中，成核层130形成在衬底110的表面，其形成过程与形成结构具体可以参考第一实施例或第二实施例，同时应力传递层180形成在成核层130的表面，缓冲层150形成在应力传递层180的表面，沟道层170形成在缓冲层150的表面，势垒层190形成在沟道层170的表面，从而形成了半导体外延结构100，进而有助于形成半导体器件。
在本实施例中，衬底110选择晶向为(111)的硅衬底110，成核层130为周期性掺杂的AlN超晶格结构，应力传递层180为AlGaN层，缓冲层150为GaN层，沟道层170为高温GaN层，势垒层190为AlGaN层。
本实施例还提供了一种半导体外延结构100的制备方法，用于制备前述的半导体外延结构100，该制备方法包括以下步骤：
S1：在衬底110的一侧生长成核层130。
具体地，此处成核层130的生长过程与前述实施例的过程一致，在此不再赘述。
S2：在成核层130远离衬底110的一侧形成应力传递层180。
具体地，在完成超晶格结构的制备并生长成核层130后，可以在超晶格AlN成核层130上生长AlGaN应力传递层180，该应力传递层180能够起到应力传递的作用，以使得成核层130中周期性的应力变化能够更好地传递。
S3：在应力传递层180远离衬底110的一侧形成缓冲层150。
具体地，缓冲层150可以直接生长在应力传递层180上，生长方式与前述实施例相同，在此不作具体。
S4：在缓冲层150远离衬底110的一侧形成沟道层170。
S5：在沟道层170远离衬底110的一侧形成势垒层190。
其中，沟道层170和势垒层190的生长方式具体可以参考第三实施例。
下面对本实施例提供的半导体外延结构100的制备方法的实际工艺步骤进行说明：
步骤1：选择一片晶向为(111)的硅衬底110放入金属有机化学气相沉积设备中，在氢气气氛中将衬底110加热到1060℃脱附5min去除硅衬底110表面的氧化层。
步骤2：在完成步骤1后的衬底110表面生长具有掺杂超晶格结构的AlN成核层130。该超晶格成核层130生长包含以下步骤：
首先预通有机金属源TMAl。TMAl的预通条件为：衬底110温度1050℃，反应室的压力75mbar，TMAl流量100sccm，预通时间40s；
然后继续生长10nm非掺杂AlN层，以形成第一薄膜层131，生长条件为：衬底110温度1100℃，TMAl流量300sccm，NH3流量为3000sccm，生长时间为3min；
在第一薄膜层131上的AlN层上生长5nm的硅掺杂AlN层，以形成第二薄膜层133，生长条件为：衬底110温度1100℃，反应的室压力75mbar，TMAl流量300sccm，200ppmSiH4/H2流量500sccm，NH3流量为3000sccm，生长时间为1.5min；
重复15个周期的第一薄膜层131和第二薄膜层133的生长，从而生长总厚度225nm的超晶格AlN成核层130；
步骤3：在步骤2形成的超晶格AlN成核层130上生长AlGaN应力传递层180。该应力传递层180包含300nm的Al0.75Ga0.25N层、1000nm的Al0.5Ga0.5N层和1500nm的Al0.2Ga0.8N层，生长温度为1030℃，反应室的压力55mbar，NH3流量为3000sccm。
步骤4：在步骤3形成的应力传递层180上生长GaN缓冲层150，生长条件为衬底110温度980℃，反应室的压力55mbar，TMGa流量230sccm，NH3流量为1500sccm，生长时间为30min，厚度为1500nm；
步骤5：在步骤4形成的氮化镓层上生长高温氮化镓沟道层170。高温GaN沟道层170生长条件为：TMGa流量为200sccm，同时NH3的流量为30000sccm，表面温度为1080℃，生长速率为2um/h，生长时间6min厚度为200nm左右。
步骤6：在GaN沟道层170上继续生长势垒层190。势垒层190的生长条件为：表面温度为：1080℃，NH3流量为8000sccm；其中AlN插层的生长通入TMAl的流量为400sccm，生长时间为16s，厚度为1nm左右；AlGaN势垒层190生长条件为：TMAl200sccm，TMGa 200sccm对应的Al组分为20％左右生长时间为80s厚度为25nm左右；而GaN帽层的生长通入TMGa的流量为150sccm生长时间为20s对应GaN帽层的厚度为3nm。
按照上述步骤制备外延片即为Si衬底110上具有掺杂超晶格成核层130氮化镓基HEMT外延片。
相较于第三实施例，本实施例增加了应力传递层180，其作用是存储足够的压应力，以平衡硅衬底110上氮化镓基外延薄膜生长结束降温产生的张应力，获得低翘曲的外延片。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (17)

1.一种半导体外延结构，其特征在于，包括：
衬底；
位于所述衬底一侧的成核层；
以及位于所述成核层远离所述衬底一侧的缓冲层；
其中，所述成核层包括多层依次堆叠的半导体周期叠层，至少一层所述半导体周期叠层为掺杂结构，且多层所述半导体周期叠层形成具有不同掺杂类型的掺杂超晶格结构。
2.根据权利要求1所述的半导体外延结构，其特征在于，每层所述半导体周期叠层包括依次堆叠的第一薄膜层和第二薄膜层，所述第一薄膜层掺杂有第一掺杂原子，所述第二薄膜层掺杂有第二掺杂原子，其中，所述第一掺杂原子和所述第二掺杂原子为不同种类的掺杂原子。
3.根据权利要求2所述的半导体外延结构，其特征在于，所述第一掺杂原子为In，Ga，Si，Mg和Zn中的至少一种；所述第二掺杂原子为In，Ga，Si，Mg和Zn中的至少一种。
4.根据权利要求2所述的半导体外延结构，其特征在于，所述第一掺杂原子在所述第一薄膜层中的掺杂浓度和所述第二掺杂原子在所述第二薄膜层中的掺杂浓度均在1E16/cm3-1E21/cm3之间。
5.根据权利要求1所述的半导体外延结构，其特征在于，每层所述半导体周期叠层包括依次堆叠的第一薄膜层和第二薄膜层，所述第一薄膜层为非掺杂层，所述第二薄膜层掺杂有第二掺杂原子。
6.根据权利要求5所述的半导体外延结构，其特征在于，所述第二掺杂原子为In，Ga，Si，Mg和Zn中的至少一种。
7.根据权利要求5所述的半导体外延结构，其特征在于，所述第二掺杂原子在所述第二薄膜层中的掺杂浓度均在1E16/cm3-1E21/cm3之间。
8.根据权利要求2所述的半导体外延结构，其特征在于，所述第一薄膜层和所述第二薄膜层的厚度均在1-20nm之间。
9.根据权利要求1所述的半导体外延结构，其特征在于，所述半导体周期叠层的层数均大于或等于3。
10.根据权利要求1所述的半导体外延结构，其特征在于，所述成核层的厚度在20-250nm之间。
11.根据权利要求1所述的半导体外延结构，其特征在于，所述成核层为掺杂或非掺杂的AlN层。
12.根据权利要求1所述的半导体外延结构，其特征在于，所述半导体外延结构还包括：
位于所述缓冲层和所述成核层之间的应力传递层；
其中，所述应力传递层的两侧表面分别与所述成核层和所述缓冲层相接触。
13.根据权利要求1-12任一项所述的半导体外延结构，其特征在于，所述半导体外延结构还包括：
位于所述缓冲层远离所述衬底一侧的沟道层；
以及，位于所述沟道层远离所述衬底一侧的势垒层。
14.一种半导体外延结构的制备方法，其特征在于，所述制备方法包括：
提供一衬底；
在所述衬底的一侧生长成核层；
在所述成核层远离所述衬底的一侧生长缓冲层；
其中，所述成核层包括多层依次堆叠的半导体周期叠层，至少一层所述半导体周期叠层为掺杂结构，且多层所述半导体周期叠层形成具有不同掺杂类型的掺杂超晶格结构。
15.根据权利要求14所述的半导体外延结构的制备方法，其特征在于，在衬底的一侧生长成核层的步骤，包括：
在所述衬底上生长掺杂有第一掺杂原子或非掺杂的第一薄膜层；
在所述第一薄膜层上生长掺杂有第二掺杂原子的第二薄膜层；
重复生长所述第一薄膜层和所述第二薄膜层的步骤若干次，得到所述成核层；
其中，所述第一掺杂原子和所述第二掺杂原子为不同种类的掺杂原子。
16.根据权利要求14所述的半导体外延结构的制备方法，其特征在于，在所述成核层远离所述衬底的一侧生长缓冲层的步骤之前，所述制备方法还包括：
在所述成核层远离所述衬底的一侧生长应力传递层。
17.根据权利要求14或16所述的半导体外延结构的制备方法，其特征在于，在所述成核层远离所述衬底的一侧生长缓冲层的步骤之后，所述制备方法还包括：
在所述缓冲层远离所述衬底的一侧生长沟道层；
在所述沟道层远离所述衬底的一侧生长势垒层。
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