CN114864770A - 一种硅基氮化镓外延片及其制作方法 - Google Patents
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Abstract
本发明提供一种硅基氮化镓外延片及其制作方法，所述硅基氮化镓外延片包括：硅衬底、在硅衬底上依次层叠的Al层、AlN成核层、应力调变层、N型层、位错微调层、多量子阱层、电子阻挡层、P型层及P型接触层；AlN成核层包括AlN三维成核层和AlN二维成核层；应力调变层为AlxByGa1‑x‑yN层，其中0＜x＜0.5，0＜y＜0.5；位错微调层为AlN层、BN层、及BGaN层中的任意一种或者多种组合。本发明解决了现有采用硅衬底的氮化镓外延的位错密度大的问题。
Description
技术领域
本发明涉及光电技术领域，特别涉及一种硅基氮化镓外延片及其制作方法。
背景技术
Ⅲ族氮化物半导体材料的研究与应用是半导体行业的一个热门话题。作为Ⅲ族氮化物半导体材料的代表，GaN(氮化镓)由于其优良的电子和光学性能在发光二极管和高功率电子器件等领域而得到了很大的发展。
由于GaN单晶还处于实验阶段，GaN材料的异质外延生长是不可避免的，衬底材料有蓝宝石、SiC(碳化硅)和Si(硅)衬底等。与蓝宝石和SiC相比，Si衬底具有价格低、质量高、热导率高、电导率好、大直径单晶生长技术成熟等优势，并且Si衬底GaN基材料及器件的研制将进一步促进GaN基器件与传统Si基器件工艺兼容，在Si衬底上外延GaN材料提供了一种新的技术平台，其中蓝宝石和SiC衬底外延生长GaN薄膜已经非常成熟化，但是其本身的价格较高，特别是SiC价格更加昂贵，并且像蓝宝石本身散热效果不好，很难实现大尺寸外延生长，大大增加了制造成本。因此，现在通常采用硅片作为衬底外延生长GaN薄膜，很大程度上降低了GaN薄膜的生产成本，并且可实现大尺寸，导热性好等，使其更具有市场竞争力。
在传统Si衬底上外延GaN材料中，有用低温Ⅲ族氮化物材料做缓冲层的，也有用高温Ⅲ族氮化物材料做缓冲层的，但是随着Si衬底尺寸的增大，Ⅲ族氮化物材料做缓冲层的临界厚度越来越小，而随着Si衬底尺寸的增大要求缓冲层厚度是越来越厚的，因此传统缓冲层的GaN材料晶体质量很难提高，位错密度会越来越大，甚至由于应力问题产生裂片，同时位错的多少会间接的影响多量子阱层内的有效辐射复合效率，因此也会影响发光效率。
发明内容
基于此，本发明的目的是提供一种硅基氮化镓外延片及其制作方法，以从根本上解决现有采用硅衬底的氮化镓外延的位错密度大的问题。
根据本发明实施例的一种硅基氮化镓外延片，包括：
硅衬底、在所述硅衬底上依次层叠的Al层、AlN成核层、应力调变层、N型层、位错微调层、多量子阱层、电子阻挡层、P型层及P型接触层；
所述AlN成核层包括AlN三维成核层和AlN二维成核层；
所述应力调变层为AlxByGa1-x-yN层，其中0＜x＜0.5，0＜y＜0.5；
所述位错微调层为AlN层、BN层、及BGaN层中的任意一种或者多种组合。
另外，根据本发明上述实施例的一种硅基氮化镓外延片，还可以具有如下附加的技术特征：
进一步地，所述Al层的厚度为0.1-1nm，所述AlN三维成核层的厚度为10-20nm，所述AlN二维成核层的厚度为40-60nm，所述应力调变层的厚度为100-150nm，所述位错微调层的厚度为1-2nm。
进一步地，所述多量子阱层包括周期性交替层叠的量子阱层和量子垒层，且交替层叠的周期数为6-16；
所述量子阱层为InGaN层，单个所述量子阱层的厚度为3-3.7nm；
所述量子垒层为AlGaN层，单个所述量子垒层的厚度为9-12nm。
进一步地，所述N型层为N型GaN层，厚度为2-3um；
所述电子阻挡层为AlInGaN层，厚度为30-50nm；
所述P型层为P型GaN层，厚度为15-30nm；
所述P型接触层为重掺Mg的GaN层，厚度为1-6nm。
根据本发明实施例的一种硅基氮化镓外延片制作方法，所述方法包括：
提供一硅衬底；
在所述硅衬底上沉积Al层；
在所述Al层上沉积AlN成核层，所述AlN成核层包括AlN三维成核层和AlN二维成核层；
在所述AlN成核层上沉积应力调变层，所述应力调变层为AlxByGa1-x-yN层，其中0＜x＜0.5，0＜y＜0.5；
在所述应力调变层上沉积N型层；
在所述N型层上沉积位错微调层，所述位错微调层为AlN层、BN层、及BGaN层中的任意一种或者多种组合；
在所述位错微调层上依次沉积多量子阱层、电子阻挡层、P型层及P型接触层。
进一步地，所述在所述硅衬底上沉积Al层的步骤包括：
将反应室温度控制在860-960℃，压力控制在50-80torr，通入TMAl作为Al源，反应时间控制在26-46s，使得在所述硅衬底上生长出Al层，并控制所沉积的Al层厚度为0.1-1nm。
进一步地，所述在所述Al层上沉积AlN成核层的步骤包括：
将反应室温度控制在970-1010℃，压力控制在50-80torr，通入TMAl作为Al源，通入NH3作为N源，使得在所述Al层上生长出AlN三维成核层，并控制所沉积的AlN三维成核层厚度为10-20nm；
将反应室温度控制在1070-1110℃，压力控制在50-80torr，通入TMAl作为Al源，通入NH3作为N源，使得在所述AlN三维成核层上生长出AlN二维成核层，并控制所沉积的AlN二维成核层厚度为40-60nm。
进一步地，所述在所述AlN成核层上沉积应力调变层的步骤包括：
将反应室温度控制在600-850℃，压力控制在100-350torr，通入TMAl作为Al源，通入TMGa作为Ga源，通入BCl3作为B源，通入NH3作为N源，使得在所述AlN成核层上生长出应力调变层，并控制所沉积的应力调变层厚度为100-150nm。
进一步地，所述在所述N型层上沉积位错微调层的步骤包括：
将反应室温度控制在1080-1200℃，压力控制在40-50torr，通入TMAl作为Al源，通入NH3作为N源，使得在所述N型层上生长出具体为AlN层的位错微调层，并控制所沉积的位错微调层厚度为1-2nm。
进一步地，所述多量子阱层包括周期性交替层叠的量子阱层和量子垒层，且交替层叠的周期数为6-16；
所述量子阱层为InGaN层，单个所述量子阱层的厚度为3-3.7nm；
所述量子垒层为AlGaN层，单个所述量子垒层的厚度为9-12nm。
与现有技术相比：通过在硅衬底上预铺有Al层，使得可以起到防止SixNy无定型层以及GaSi合金形成的作用。同时由于GaN与Si之间的热失配较高，因此在外延生长结束后的降温过程中，其外延层将承受很大的张应力，会导致外延片表面出现裂纹，而通过在硅衬底上预铺有Al层，使得产生一部分压应力，从而消除后续降温过程中的一部分张应力，因此通过设置的Al层还可降低与硅衬底之间的热失配。而通过设置的AlN三维成核层提供了高密度的成核中心，降低了硅衬底与AlN之间的自由能，奠定了底层缓冲层的结晶质量，可以更好的为后期GaN层表面得到应力释放；而设置的AlN二维成核层加速了AlN三维成核层形成的岛之间的合并，从而形成高质量的缓冲层，进一步降低与硅衬底之间的晶格失配和热失配，从而减少位错的产生和裂纹的产生。而通过设置的应力调变层相比现有应力缓冲层具有更好的应力转移和协调释放效果，且整体外延结构更适合电子器件的制备，在应力调变层所选用的AlxByGa1-x-yN层中可通过Al或者B组分的调控而使得AlxByGa1-x-yN层与GaN形成晶格常数匹配关系，因此通过AlxByGa1-x-yN层的引入，使得产生的压应力与外延生长过程中、以及降温过程中的张应力相互抵消，从而起到应力调控的作用，使得可作为晶格失配应力释放层，进而实现GaN层内部低应力、无裂纹与弯曲。而通过设置的位错微调层中，由于位错微调层中的Al原子及B原子体积较小，可以插入或填充至位错造成的空白位置，因此通过调控相应的Al原子及B原子的组分，使得可以调控相应的晶格常数来控制进入多量子阱层的位错浓度，从而提高多量子阱层的发光效率，从而提高了所制备得到的LED芯片的良品率及可靠性等，同时还提升了光电性能。解决了现有采用硅衬底的氮化镓外延的位错密度大的问题。
附图说明
图1为本发明第一实施例中的一种硅基氮化镓外延片的结构示意图；
图2为本发明第二实施例中的一种硅基氮化镓外延片制作方法的流程图。
以下具体实施方式将结合上述附图进一步说明本发明。
具体实施方式
为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的若干实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容更加透彻全面。
需要说明的是，当元件被称为“固设于”另一个元件，它可以直接在另一个元件上或者也可以存在居中的元件。当一个元件被认为是“连接”另一个元件，它可以是直接连接到另一个元件或者可能同时存在居中元件。本文所使用的术语“垂直的”、“水平的”、“左”、“右”以及类似的表述只是为了说明的目的。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
实施例一
请参阅图1，是本发明实施例提供的一种硅基氮化镓外延片的结构示意图，为了便于说明，仅示出了与本发明实施例相关的部分，本发明实施例提供的硅基氮化镓外延片包括：
硅衬底1、在硅衬底1上依次层叠的Al层2、AlN成核层3、应力调变层4、N型层5、位错微调层6、多量子阱层7、电子阻挡层8、P型层9及P型接触层10；
AlN成核层3包括AlN三维成核层31和AlN二维成核层32；
应力调变层4为AlxByGa1-x-yN层，其中0＜x＜0.5，0＜y＜0.5；
位错微调层6为AlN层、BN层、及BGaN层中的任意一种或者多种组合。
其中，在本发明的一个实施例中，其具体采用硅衬底1作为外延层生长衬底，其使用时可以为图形化硅衬底或平片硅衬底。
其中，在本发明的一个实施例中，其硅衬底1上堆叠有Al(铝)层2，其Al层2的厚度为0.1-1nm，作为本发明的一个示例，其Al层2的厚度优选为0.6nm，可以理解的，在本发明的其他示例中，其Al层2的厚度还可以为其他，在此不做具体限定。其中由于硅衬底1极易与NH3(氨气)和TMGa(三甲基镓)发生预反应而产生SixNy无定型层以及GaSi合金，使得会影响外延后续的生长以及对硅衬底1造成腐蚀，此时通过在硅衬底1上预铺有Al层2，使得可以起到防止SixNy无定型层以及GaSi合金形成的作用。同时由于GaN与Si之间的热失配高达56％，因此在外延生长结束后的降温过程中，其外延层将承受很大的张应力，会导致外延片表面出现裂纹，而本实施例中，通过在硅衬底1上预铺有Al层2，使得产生一部分压应力，从而消除后续降温过程中的一部分张应力，因此通过设置的Al层2还可降低与硅衬底1之间的热失配。
其中，在本发明的一个实施例中，AlN成核层3包括AlN三维成核层31和AlN二维成核层32，其中AlN三维成核层31的厚度为10-20nm，AlN二维成核层32的厚度为40-60nm，作为本发明的一个示例，其AlN三维成核层31的厚度优选为13nm，其AlN二维成核层32的厚度优选为46nm，可以理解的，在本发明的其他示例中，其AlN三维成核层31及AlN二维成核层32的厚度还可以为其他，在此不做具体限定。具体的，其AlN三维成核层31提供了高密度的成核中心，降低了硅衬底1与AlN之间的自由能，奠定了底层缓冲层的结晶质量，可以更好的为后期GaN层表面得到应力释放；而AlN二维成核层32加速了AlN三维成核层31形成的岛之间的合并，从而形成高质量的缓冲层，进一步降低与硅衬底1之间的晶格失配和热失配，从而减少位错的产生和裂纹的产生。
其中，在本发明的一个实施例中，应力调变层4为AlxByGa1-x-yN层，其中0＜x＜0.5，0＜y＜0.5。其中，应力调变层4的厚度为100-150nm，作为本发明的一个示例，其应力调变层4的厚度优选为120nm，可以理解的，在本发明的其他示例中，其应力调变层4的厚度还可以为其他，在此不做具体限定。进一步的，其作为本发明的一个示例，其x优选为0.2，y优选为0.2，此时其应力调变层4具体为Al0.2B0.2Ga0.6N层，可以理解的，在本发明的其他示例中，其x及y还可以设置为其他，在此不做具体限定。其中本发明实施例中的应力调变层4相比现有应力缓冲层具有更好的应力转移和协调释放效果，且整体外延结构更适合电子器件的制备，其具体为体现为：选用的AlxByGa1-x-yN层可通过Al或者B组分的调控而使得AlxByGa1-x-yN层与GaN形成晶格常数匹配关系，因此通过AlxByGa1-x-yN层的引入，使得产生的压应力与外延生长过程中、以及降温过程中的张应力相互抵消，从而起到应力调控的作用，使得可作为晶格失配应力释放层，进而实现GaN层内部低应力、无裂纹与弯曲。
其中，在本发明的一个实施例中，N型层5为N型GaN层，具体的，其N型GaN层为利用SiH4(硅烷)作为N型掺杂剂所沉积生长成的掺Si的N型GaN层，其N型层5的厚度为2-3um，作为本发明的一个示例，N型层5的优选厚度为2.5um。其中该N型层5是作为提供电子的主要外延层，通过在生长GaN时通入SiH4提供Si(硅)元素，其中Si为四价元素，而GaN中Ga为三价元素，此时Si原子替换Ga原子时会提供电子，从而形成提供电子的N型GaN层，同时通过适量浓度的Si掺杂能够对GaN材料中的缺陷空位进行较好地填充而修复位错，阻断位错的进一步延伸。作为本发明的一个示例，N型GaN层中Si的掺杂浓度为1×E18 atoms/cm3-1×E19atoms/cm3。进一步的，其N型GaN层中Si的掺杂浓度优选为1.6×E18 atoms/cm3。
其中，在本发明的一个实施例中，位错微调层6为AlN层、BN层、及BGaN层中的任意一种或者多种组合，位错微调层6的厚度为1-2nm，也即是说，其位错微调层6可以为上述任意一种所构成的单层结构，例如AlN层；其位错微调层6还可以为上述至少两种所层叠构成的叠层结构，例如叠层的AlN层及BN层；其位错微调层6还可以为上述至少两种所交替排布构成的超晶格结构，例如由周期性交替排布的AlN层和BN层构成的AlN/BN超晶格结构。其中在本发明的一个示例中，其位错微调层6具体为AlN层，其位错微调层6的厚度为1.5nm，可以理解的，在本发明的其他示例中，其位错微调层6的具体结构及其厚度还可以为其他，其根据实际使用需要相应的对位错微调层6的具体结构及其厚度进行设置，在此不做具体限定。其中由于晶格失配会产生应力，而应力会产生位错，位错会影响发光效率，因此位错的形成主要来源于晶格失配，而位错的多少会间接的影响多量子阱层7内的有效辐射复合效率，从而影响发光效率。而本实施例中通过设置位错微调层6，由于位错微调层6中的Al原子及B原子体积较小，可以插入或填充至位错造成的空白位置，因此通过调控相应的Al原子及B原子的组分，使得可以调控相应的晶格常数来控制进入多量子阱层7的位错浓度，从而提高多量子阱层7的发光效率。
其中，在本发明的一个实施例中，多量子阱层7包括周期性交替层叠的量子阱层71和量子垒层72，具体的参照图1所示，其量子阱层71先层叠在位错微调层6上，量子垒层72再层叠在量子阱层71上，然后周期性的交替层叠量子阱层71和量子垒层72，使得最终组合成该多量子阱层7。其中量子阱层71和量子垒层72交替层叠的周期数为6-16。在本发明的一个优选实施例中，其量子阱层71和量子垒层72交替层叠的周期数优选为11，也即是说，其多量子阱层7由量子阱层71和量子垒层72交替层叠11次组合构成。
进一步的，量子阱层71为InGaN层，量子垒层72为AlGaN层，其中单个量子阱层71的厚度为3-3.7nm，单个量子垒层72的厚度为9-12nm，且量子垒层72中Al组分为0.1，也即其量子垒层72具体为Al0.1Ga0.9N层。在本发明的一个示例，单个量子阱层71的厚度优选为3.2nm，单个量子垒层72的优选厚度为11nm。可以理解的，在本发明的其他示例中，其量子阱层71和量子垒层72交替层叠的周期数的取值、量子阱层71及量子垒层72的厚度还可以为其他，其根据实际使用需要进行设置，在此不做具体限定。
其中，在本发明的一个实施例中，电子阻挡层8为AlInGaN层，电子阻挡层8的厚度为30-50nm，其中电子阻挡层8用于起到阻挡电子，防止电子溢流的作用。
其中，在本发明的一个实施例中，P型层9为P型GaN层，具体的，P型GaN层为二茂镁(CP2Mg)作为P型掺杂剂所沉积生长成的掺Mg的P型GaN层，其P型层9厚度为15-30nm；作为本发明的一个示例，P型层9的优选厚度为20nm。其中该P型层9是作为提供空穴的主要外延层，因此在生长GaN时通入CP2Mg提供Mg元素，其中Mg为二价元素，而GaN中Ga为三价元素，此时Mg原子替换Ga原子时会提供空穴，从而形成提供空穴的P型GaN层，同时通过适量浓度的Mg掺杂能够对GaN材料中的缺陷空位进行较好地填充而修复位错，阻断位错的进一步延伸。进一步的，在本发明的一个实施例中，P型接触层10为利用二茂镁(CP2Mg)作为P型掺杂剂所沉积生长成的重掺Mg的GaN层，其厚度为1-6nm，作为本发明的一个示例，其P型接触层10的厚度优选为4nm，可以理解的，在本发明的其他示例中，其P型接触层10的厚度还可以为其他，在此不做具体限定。
经测试，其根据本发明实施例所提供的硅基氮化镓外延片相较于现有传统结构的外延片，其发光效率有效提升，同时外观的良品率同样得到有效提升。其性能测试结果如以下表1所示：
表1
综上，本发明上述实施例当中的一种硅基氮化镓外延片，通过在硅衬底上预铺有Al层，使得可以起到防止SixNy无定型层以及GaSi合金形成的作用。同时由于GaN与Si之间的热失配较高，因此在外延生长结束后的降温过程中，其外延层将承受很大的张应力，会导致外延片表面出现裂纹，而通过在硅衬底上预铺有Al层，使得产生一部分压应力，从而消除后续降温过程中的一部分张应力，因此通过设置的Al层还可降低与硅衬底之间的热失配。而通过设置的AlN三维成核层提供了高密度的成核中心，降低了硅衬底与AlN之间的自由能，奠定了底层缓冲层的结晶质量，可以更好的为后期GaN层表面得到应力释放；而设置的AlN二维成核层加速了AlN三维成核层形成的岛之间的合并，从而形成高质量的缓冲层，进一步降低与硅衬底之间的晶格失配和热失配，从而减少位错的产生和裂纹的产生。而通过设置的应力调变层相比现有应力缓冲层具有更好的应力转移和协调释放效果，且整体外延结构更适合电子器件的制备，在应力调变层所选用的AlxByGa1-x-yN层中可通过Al或者B组分的调控而使得AlxByGa1-x-yN层与GaN形成晶格常数匹配关系，因此通过AlxByGa1-x-yN层的引入，使得产生的压应力与外延生长过程中、以及降温过程中的张应力相互抵消，从而起到应力调控的作用，使得可作为晶格失配应力释放层，进而实现GaN层内部低应力、无裂纹与弯曲。而通过设置的位错微调层中，由于位错微调层中的Al原子及B原子体积较小，可以插入或填充至位错造成的空白位置，因此通过调控相应的Al原子及B原子的组分，使得可以调控相应的晶格常数来控制进入多量子阱层的位错浓度，从而提高多量子阱层的发光效率，从而提高了所制备得到的LED芯片的良品率及可靠性等，同时还提升了光电性能。解决了现有采用硅衬底的氮化镓外延的位错密度大的问题。
实施例二
请参阅图2，所示为本发明第二实施例中的一种硅基氮化镓外延片制备方法，所述方法具体包括步骤S11至步骤S17。
步骤S11，提供一硅衬底。
其中，在本发明实施例中，其具体采用硅衬底作为外延层生长衬底，其使用时可以为图形化硅衬底或平片硅衬底。进一步的，本发明采用金属有机化学气相沉积(MOCVD)设备生长外延片。其中采用高纯氨气(NH3)作为N(氮)源，三甲基镓(TMGa)作为Ga(镓)源，三甲基铟(TMIn)为In(铟)源，三甲基铝(TMAl)作为Al(铝)源，三氯化硼(BCl3)作为B(硼)源，其中硅烷(SiH4)作为N型掺杂剂，二茂镁(CP2Mg)作为P型掺杂剂。同时采用高纯H2(氢气)或N2(氮气)作为载气。
具体的，先将硅衬底放置于MOCVD反应室里，在温度在1000-1150℃条件下，采用H2、NH3高温处理硅衬底4-15分钟，以免硅衬底表面发生氧化或表面沾污，以清洁衬底表面。
步骤S12，在硅衬底上沉积Al层。
其中，在本发明实施例中，在硅衬底上沉积Al层的具体沉积工艺为：
将反应室温度控制在860-960℃，压力控制在50-80torr，通入TMAl作为Al源，反应时间控制在26-46s，使得在硅衬底上生长出Al层，并控制所沉积的Al层厚度为0.1-1nm。其中通过加热分解三甲基铝，使得在硅衬底中留下Al原子进行堆叠从而形成Al层，作为本发明的一个优选示例，其控制反应室温度在870℃，控制反应室压力在60torr，通入TMAl作为Al源，控制反应时间在36s左右，并控制在硅衬底上所沉积的Al层的厚度为0.6nm。
其中由于硅衬底极易与NH3(氨气)和TMGa(三甲基镓)发生预反应而产生SixNy无定型层以及GaSi合金，使得会影响外延后续的生长以及对硅衬底造成腐蚀，此时通过在硅衬底上先沉积Al层，使得可以起到防止SixNy无定型层以及GaSi合金形成的作用。同时由于GaN与Si之间的热失配高达56％，因此在外延生长结束后的降温过程中，其外延层将承受很大的张应力，会导致外延片表面出现裂纹，而本实施例中，通过在硅衬底上先沉积Al层，使得产生一部分压应力，从而消除后续降温过程中的一部分张应力，因此通过设置的Al层还可降低与硅衬底之间的热失配。
步骤S13，在Al层上沉积AlN成核层，AlN成核层包括AlN三维成核层和AlN二维成核层；
其中，在本发明实施例中，在Al层上沉积AlN成核层的具体沉积工艺为：
将反应室温度控制在970-1010℃，压力控制在50-80torr，通入TMAl作为Al源，通入NH3作为N源，且所通入的NH3流量为3000-4500sccm，使得在Al层上生长出AlN三维成核层，并控制所沉积的AlN三维成核层厚度为10-20nm；
将反应室温度控制在1070-1110℃，压力控制在50-80torr，通入TMAl作为Al源，通入NH3作为N源，且所通入的NH3流量为2020-3400sccm，使得在AlN三维成核层上生长出AlN二维成核层，并控制所沉积的AlN二维成核层厚度为40-60nm。
作为本发明的一个优选示例，在沉积AlN三维成核层时，其将反应室温度控制在1000℃，压力控制在60torr，通入TMAl作为Al源，通入NH3作为N源，且所通入的NH3流量控制为4000sccm，并控制所沉积的AlN三维成核层厚度为13nm。此时其AlN三维成核层提供了高密度的成核中心，降低了硅衬底与AlN之间的自由能，奠定了底层缓冲层的结晶质量，可以更好的为后期GaN层表面得到应力释放。
在沉积AlN二维成核层时，其将反应室温度控制在1100℃，压力控制在60torr，通入TMAl作为Al源，通入NH3作为N源，且所通入的NH3流量控制为2700sccm，并控制所沉积的AlN三维成核层厚度为46nm。此时其AlN二维成核层加速了AlN三维成核层形成的岛之间的合并，从而形成高质量的缓冲层，进一步降低与硅衬底之间的晶格失配和热失配，从而减少位错的产生和裂纹的产生。
步骤S14，在AlN成核层上沉积应力调变层，应力调变层为AlxByGa1-x-yN层，其中0＜x＜0.5，0＜y＜0.5；
其中，在本发明实施例中，在AlN成核层上沉积应力调变层的具体沉积工艺为：
将反应室温度控制在600-850℃，压力控制在100-350torr，通入TMAl作为Al源，通入TMGa作为Ga源，通入BCl3作为B源，通入NH3作为N源，使得在AlN成核层上生长出应力调变层，并控制所沉积的应力调变层厚度为100-150nm。具体的，其以H2作为载气，并控制H2流量为700-1000sccm，NH3流量为800-1200sccm，TMGa流量为50-60sccm,TMAL流量为10-20sccm，BCl3流量为10-20sccm。
作为本发明的一个优选示例，将反应室温度控制在730℃，压力控制在200torr，其控制H2流量为850sccm，控制通入TMAL流量为13sccm，控制通入TMGa流量为55sccm，控制通入BCl3流量为13sccm，控制通入NH3流量为1000sccm，使得沉积得到具体为Al0.2B0.2Ga0.6N层的应力调变层，控制所沉积的应力调变层厚度为120nm。
此时，本发明实施例中的应力调变层相比现有应力缓冲层具有更好的应力转移和协调释放效果，且整体外延结构更适合电子器件的制备，其具体为体现为：选用的AlxByGa1-x-yN层可通过Al或者B组分的调控而使得AlxByGa1-x-yN层与GaN形成晶格常数匹配关系，因此通过AlxByGa1-x-yN层的引入，产生的压应力与外延生长过程中、以及降温过程中的张应力相互抵消，从而起到应力调控的作用，使得可作为晶格失配应力释放层，进而实现GaN层内部低应力、无裂纹与弯曲。
步骤S15，在应力调变层上沉积N型层；
其中，在本发明实施例中，在应力调变层上沉积N型层的具体沉积工艺为：
将反应室温度控制在1000℃，通入NH3作为N(氮)源，通入TMGa作为Ga(镓)源，通入SiH4作为N型掺杂剂，同时Si(硅)的掺杂浓度为1×E18atoms/cm3-1×E19 atoms/cm3，使得生长出掺Si的N型GaN层，并控制所沉积的N型GaN层厚度为2-3um。其中，作为本发明的一个示例，Si的掺杂浓度优选为1.6×E18 atoms/cm3，并控制所沉积的N型GaN层厚度优选为2.5um。其中该层是作为提供电子的主要外延层，所以会在生长GaN时通入SiH4提供Si元素，其中Si为四价元素，而GaN中Ga为三价元素，此时Si原子替换Ga原子时会提供电子，从而形成提供电子的N型GaN层，同时通过适量浓度的Si掺杂能够对GaN材料中的缺陷空位进行较好地填充而修复位错，阻断位错的进一步延伸。
步骤S16，在N型层上沉积位错微调层，位错微调层为AlN层、BN层、及BGaN层中的任意一种或者多种组合；
其中，位错微调层为AlN层、BN层、及BGaN层中的任意一种或者多种组合，也即是说，其位错微调层可以为上述任意一种所构成的单层结构，例如AlN层；其位错微调层还可以为上述至少两种所层叠构成的叠层结构，例如叠层的AlN层及BN层；其位错微调层还可以为上述至少两种所交替排布构成的超晶格结构，例如由周期性交替排布的AlN层和BN层构成的AlN/BN超晶格结构。
其中在本发明的一个示例中，其位错微调层具体为AlN层，因此，在N型层上沉积位错微调层的具体沉积工艺为：
将反应室温度控制在1080-1200℃，压力控制在40-50torr，通入TMAl作为Al源，通入NH3作为N源，使得在N型层上生长出具体为AlN层的位错微调层，并控制所沉积的位错微调层厚度为1-2nm。具体的，其以H2作为载气，并控制H2流量为3000-3200sccm，TMAl流量为10-20sccm，NH3流量为2000-2200sccm。作为本发明的一个优选示例，将反应室温度控制在1100℃，压力控制在46torr，其控制H2流量为3010sccm，控制通入TMAL流量为12sccm，控制通入NH3流量为2010sccm，使得沉积得到具体为AlN层的位错微调层，控制所沉积的位错微调层厚度为1.5nm。
可以理解的，在本发明的其他示例中，当位错微调层为BN层或BGaN层等其他结构时，其根据具体结构的元素组成相应的通入对应的气体源，例如位错微调层为BN层时，则通入BCl3作为B源，通入NH3作为N源，从而实现相应的反应沉积，其具体根据位错微调层的实际组成结构相应的控制气体源进行沉积，在此不予赘述。
其中由于晶格失配会产生应力，而应力会产生位错，位错会影响发光效率，因此位错的形成主要来源于晶格失配，而位错的多少会间接的影响多量子阱层内的有效辐射复合效率，从而影响发光效率。而本实施例中通过设置位错微调层，由于位错微调层中的Al原子及B原子体积较小，可以插入或填充至位错造成的空白位置，因此通过调控相应的Al原子及B原子的组分，使得可以调控相应的晶格常数来控制进入多量子阱层的位错浓度，从而提高多量子阱层的发光效率。
步骤S17，在位错微调层上依次沉积位多量子阱层、电子阻挡层、P型层、及P型接触层；
其中，在本发明实施例中，在位错微调层上依次沉积位多量子阱层、电子阻挡层、P型层、及P型接触层的具体沉积工艺为：
具体的，其先在位错微调层上沉积多量子阱层，然后在多量子阱层上沉积电子阻挡层，然后在电子阻挡层上沉积P型层，并最终在P型层上沉积P型接触层使得制备得到硅基氮化物外延片。
进一步的，在本发明实施例中，多量子阱层由周期性交替层叠的量子阱层和量子垒层交替生长制得，具体的，其量子阱层先层叠在位错微调层上，量子垒层再层叠在量子阱层上，然后周期性的交替层叠量子阱层和量子垒层，使得最终组合成该多量子阱层。其中，在本实施例中，量子阱层和量子垒层交替层叠的周期数为6-16；作为本发明的一个优选实施例，其周期数可以为11，也即是说，其多量子阱层由量子阱层和量子垒层交替层叠11次组合构成。进一步的，量子阱层为InGaN层，量子垒层为AlGaN层。作为本发明的一个示例，单个量子阱层的厚度为23-3.7nm，单个量子垒层的厚度为9-12nm，且量子垒层中Al组分为0.1，也即其量子垒层具体为Al0.1Ga0.9N层。
具体的，生长量子阱层的反应室温度控制为800℃-920℃，压力控制在200-250torr，通入NH3作为N(氮)源，通入TMGa作为Ga(镓)源，通入TMIn作为In(铟)源，使得生长出InGaN量子阱层，并控制所沉积的InGaN量子阱层厚度为3-3.7nm。在本发明的一个优选实施例中，生长量子阱层的反应室生长温度优选为870℃，压力优选为220torr，其控制所沉积的量子阱层的厚度优选为3.2nm。
进一步的，生长量子垒层的反应室温度控制为850-900℃，压力控制在200-250torr，通入NH3作为N(氮)源，通入TMGa作为Ga(镓)源，通入TMAl作为Al(铝)源，使得生长出AlGaN量子垒层，并控制所沉积的AlGaN量子垒层厚度为9-12nm，在本发明的一个优选实施例中，生长量子垒层的反应室生长温度优选为860℃，压力优选为220torr，其控制所沉积的量子垒层的厚度优选为11nm。
进一步的，在本发明实施例中，电子阻挡层为AlInGaN层，具体的，生长AlInGaN层的反应室温度为900℃-1000℃，压力为100-200torr，通入NH3作为N(氮)源，通入TMGa作为Ga(镓)源，通入TMAl作为Al(铝)源，通入TMIn作为In(铟)源，使得生长出AlInGaN层，并控制所沉积的电子阻挡层的厚度为30-50nm。在本发明的一个优选实施例中，生长电子阻挡层的反应室温度优选为960℃，压力优选为150torr，其控制所沉积的电子阻挡层的厚度优选为35nm。
进一步的，在本发明实施例中，P型层为P型GaN层，具体的，生长P型层的反应室温度为900℃-1000℃，压力为200-300torr，通入NH3作为N(氮)源，通入TMGa作为Ga(镓)源，通入二茂镁(CP2Mg)作为P型掺杂剂，使得生长出掺Mg的P型GaN层，并控制所沉积的P型层厚度为15-30nm。其中，作为本发明的一个示例，反应室温度优选为950℃，压力为250torr，并控制所沉积的P型层厚度优选为20nm。
进一步的，在本发明实施例中，P型接触层为重掺Mg的GaN层，具体的，生长P型接触层的反应室温度为800℃-900℃，压力为100-200torr，通入NH3作为N(氮)源，通入TMGa作为Ga(镓)源，通入二茂镁(CP2Mg)作为P型掺杂剂，且Mg的掺杂浓度较上述P型层中的M掺杂浓度更高，使得生长出重掺Mg的GaN层，并控制所沉积的P型接触层厚度为1-6nm。其中，作为本发明的一个示例，反应室温度优选为860℃，压力为150torr，并控制所沉积的P型接触层厚度优选为4nm。
综上，本发明上述实施例当中的硅基氮化镓外延片制备方法，通过在硅衬底上预铺有Al层，使得可以起到防止SixNy无定型层以及GaSi合金形成的作用。同时由于GaN与Si之间的热失配较高，因此在外延生长结束后的降温过程中，其外延层将承受很大的张应力，会导致外延片表面出现裂纹，而通过在硅衬底上预铺有Al层，使得产生一部分压应力，从而消除后续降温过程中的一部分张应力，因此通过设置的Al层还可降低与硅衬底之间的热失配。而通过设置的AlN三维成核层提供了高密度的成核中心，降低了硅衬底与AlN之间的自由能，奠定了底层缓冲层的结晶质量，可以更好的为后期GaN层表面得到应力释放；而设置的AlN二维成核层加速了AlN三维成核层形成的岛之间的合并，从而形成高质量的缓冲层，进一步降低与硅衬底之间的晶格失配和热失配，从而减少位错的产生和裂纹的产生。而通过设置的应力调变层相比现有应力缓冲层具有更好的应力转移和协调释放效果，且整体外延结构更适合电子器件的制备，在应力调变层所选用的AlxByGa1-x-yN层中可通过Al或者B组分的调控而使得AlxByGa1-x-yN层与GaN形成晶格常数匹配关系，因此通过AlxByGa1-x-yN层的引入，使得产生的压应力与外延生长过程中、以及降温过程中的张应力相互抵消，从而起到应力调控的作用，使得可作为晶格失配应力释放层，进而实现GaN层内部低应力、无裂纹与弯曲。而通过设置的位错微调层中，由于位错微调层中的Al原子及B原子体积较小，可以插入或填充至位错造成的空白位置，因此通过调控相应的Al原子及B原子的组分，使得可以调控相应的晶格常数来控制进入多量子阱层的位错浓度，从而提高多量子阱层的发光效率，从而提高了所制备得到的LED芯片的良品率及可靠性等，同时还提升了光电性能。解决了现有采用硅衬底的氮化镓外延的位错密度大的问题。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。
Claims (10)
1.一种硅基氮化镓外延片，其特征在于，包括：
硅衬底、在所述硅衬底上依次层叠的Al层、AlN成核层、应力调变层、N型层、位错微调层、多量子阱层、电子阻挡层、P型层及P型接触层；
所述AlN成核层包括AlN三维成核层和AlN二维成核层；
所述应力调变层为AlxByGa1-x-yN层，其中0＜x＜0.5，0＜y＜0.5；
所述位错微调层为AlN层、BN层、及BGaN层中的任意一种或者多种组合。
2.根据权利要求1所述的硅基氮化镓外延片，其特征在于，所述Al层的厚度为0.1-1nm，所述AlN三维成核层的厚度为10-20nm，所述AlN二维成核层的厚度为40-60nm，所述应力调变层的厚度为100-150nm，所述位错微调层的厚度为1-2nm。
3.根据权利要求1所述的硅基氮化镓外延片，其特征在于，所述多量子阱层包括周期性交替层叠的量子阱层和量子垒层，且交替层叠的周期数为6-16；
所述量子阱层为InGaN层，单个所述量子阱层的厚度为3-3.7nm；
所述量子垒层为AlGaN层，单个所述量子垒层的厚度为9-12nm。
4.根据权利要求1所述的硅基氮化镓外延片，其特征在于，所述N型层为N型GaN层，厚度为2-3um；
所述电子阻挡层为AlInGaN层，厚度为30-50nm；
所述P型层为P型GaN层，厚度为15-30nm；
所述P型接触层为重掺Mg的GaN层，厚度为1-6nm。
5.一种硅基氮化镓外延片制作方法，其特征在于，所述方法包括：
提供一硅衬底；
在所述硅衬底上沉积Al层；
在所述Al层上沉积AlN成核层，所述AlN成核层包括AlN三维成核层和AlN二维成核层；
在所述AlN成核层上沉积应力调变层，所述应力调变层为AlxByGa1-x-yN层，其中0＜x＜0.5，0＜y＜0.5；
在所述应力调变层上沉积N型层；
在所述N型层上沉积位错微调层，所述位错微调层为AlN层、BN层、及BGaN层中的任意一种或者多种组合；
在所述位错微调层上依次沉积多量子阱层、电子阻挡层、P型层及P型接触层。
6.根据权利要求5所述的硅基氮化镓外延片制作方法，其特征在于，所述在所述硅衬底上沉积Al层的步骤包括：
将反应室温度控制在860-960℃，压力控制在50-80torr，通入TMAl作为Al源，反应时间控制在26-46s，使得在所述硅衬底上生长出Al层，并控制所沉积的Al层厚度为0.1-1nm。
7.根据权利要求5所述的硅基氮化镓外延片制作方法，其特征在于，所述在所述Al层上沉积AlN成核层的步骤包括：
将反应室温度控制在970-1010℃，压力控制在50-80torr，通入TMAl作为Al源，通入NH3作为N源，使得在所述Al层上生长出AlN三维成核层，并控制所沉积的AlN三维成核层厚度为10-20nm；
将反应室温度控制在1070-1110℃，压力控制在50-80torr，通入TMAl作为Al源，通入NH3作为N源，使得在所述AlN三维成核层上生长出AlN二维成核层，并控制所沉积的AlN二维成核层厚度为40-60nm。
8.根据权利要求5所述的硅基氮化镓外延片制作方法，其特征在于，所述在所述AlN成核层上沉积应力调变层的步骤包括：
将反应室温度控制在600-850℃，压力控制在100-350torr，通入TMAl作为Al源，通入TMGa作为Ga源，通入BCl3作为B源，通入NH3作为N源，使得在所述AlN成核层上生长出应力调变层，并控制所沉积的应力调变层厚度为100-150nm。
9.根据权利要求5所述的硅基氮化镓外延片制作方法，其特征在于，所述在所述N型层上沉积位错微调层的步骤包括：
将反应室温度控制在1080-1200℃，压力控制在40-50torr，通入TMAl作为Al源，通入NH3作为N源，使得在所述N型层上生长出具体为AlN层的位错微调层，并控制所沉积的位错微调层厚度为1-2nm。
10.根据权利要求5所述的硅基氮化镓外延片制作方法，其特征在于，所述多量子阱层包括周期性交替层叠的量子阱层和量子垒层，且交替层叠的周期数为6-16；
所述量子阱层为InGaN层，单个所述量子阱层的厚度为3-3.7nm；
所述量子垒层为AlGaN层，单个所述量子垒层的厚度为9-12nm。
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